KR20070082674A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070082674A
KR20070082674A KR1020060015576A KR20060015576A KR20070082674A KR 20070082674 A KR20070082674 A KR 20070082674A KR 1020060015576 A KR1020060015576 A KR 1020060015576A KR 20060015576 A KR20060015576 A KR 20060015576A KR 20070082674 A KR20070082674 A KR 20070082674A
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한기현
남기원
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주식회사 하이닉스반도체
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Abstract

본 발명은 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 금속컨택층을 형성하기 위한 컨택홀 형성시 컨택홀의 오정렬 및/또는 컨택홀 낫 오픈 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 상부에 제1 절연막으로 이루어진 하드마스크를 구비한 전극이 형성된 기판을 제공하는 단계와, 상기 전극을 덮도록 상기 기판 상부에 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계와, 상기 제2 절연막 상에 상기 제1 절연막과 식각 선택비가 동일한 제3 절연막을 증착하는 단계와, 상기 전극을 외부회로와 연결시키기 위한 컨택층이 형성될 컨택예정영역에 대응되도록 상기 제3 절연막의 일부를 미리 식각하는 단계와, 상기 제3 절연막 상에 상기 제3 절연막과 식각 선택비가 다른 제4 절연막을 증착하는 단계와, 상기 컨택예정영역에 대응되도록 상기 제1 내지 제4 절연막을 식각하여 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
금속컨택층, 질화막, 식각 선택비, 비트라인, 컨택홀.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래기술에 따른 디램 소자의 제조방법을 도시한 공정 단면도.
도 2는 이러한 컨택홀의 오정렬로 인해 소자 불량(fail)이 발생될 수 있음을 나타낸 TEM(Transmmision Electron Microscope) 사진.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 디램 소자의 제조방법을 도시한 공정 단면도.
도 4는 본 발명의 실시예에 따라 제조된 반도체 소자를 나타낸 TEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판 11, 111 : 게이트 산화막
12, 112 : 폴리실리콘막 13, 113 : 텅스텐 실리사이드막
14, 114 : 질화막 하드마스크 15a, 15b, 115a, 115b : 게이트 전극
16, 116 : 스페이서 17, 117 : 소스/드레인
18, 118 : 절연막 19, 119 : 랜딩 플러그
20, 120 : 제1 층간절연막 21, 121 : TiN/Ti막
22, 122 : 텅스텐막 23, 123 : 하드마스크용 질화막
25, 125 : 비트라인 27, 127 : 제2 층간절연막
28, 128 : 스토리지노드 컨택 30, 130 : 제3 층간절연막
31, 131 : 질화막 32, 137 : 제4 층간절연막
33, 138 : 캐패시터의 하부전극 34, 139 : 유전체막
35, 140 : 캐패시터의 상부전극 37, 141 : 캐패시터
38, 142 : 제5 층간절연막 39, 143 : 컨택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 60㎚급 이하의 디자인 룰(design rule)을 갖는 디램(DRAM) 소자의 금속컨택층 형성방법에 관한 것이다.
근래에 컴퓨터가 급속히 보급되면서 반도체 소자들에 대한 수요도 크게 증가하고 있다. 이러한 반도체 소자들은 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 반도체 소자는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
이와 같은 반도체 소자로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖 는 디램(DRAM; Dynamic Random Access Memory) 소자가 범용적으로 이용되고 있다. DRAM 소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 그 정보 데이터의 입력 및 출력을 위한 주변 영역으로 구성된다. 또한, DRAM 소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터를 포함한다.
상기 캐패시터는 집적도의 증가가 요구되는 반도체 소자에 부응하기 위해 그 크기가 더욱 감소되어야 한다. 그러나, 캐패시터의 크기가 축소됨에 따라 요구되는 축적 용량(이하, 유전 용량이라 함)을 확보하는 것이 점점 어려워지고 있다. 따라서, 최근에는 요구되는 유전 용량을 확보하기 위해 캐패시터 형성을 위해 형성되는 캐패시터 절연막의 높이를 증가시키게 되었다. 이에 따라, 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 금속컨택층(metal contact layer)의 높이 또한 증가하게 되었다.
도 1a 내지 도 1c는 종래기술에 따른 디램 소자의 제조방법을 도시한 공정 단면도이다. 이들은 디램 소자의 비트라인이 형성되는 방향으로 절단한 단면도들이다.
먼저, 도 1a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 형성된 소자분리막(STI)에 의해 셀 영역(cell)과 주변 영역(peri)으로 정의된 기판(10) 상에 복수의 게이트 전극(15a, 15b)을 형성한다. 이때, 게이트 전극(15a)은 셀 영역에서 워드라인으로 기능하는 것으로 주변 영역의 게이트 전극(15b)에 비해 그 밀도가 높다.
통상, 게이트 전극(15a, 15b)은 게이트 산화막(11), 폴리실리콘막(12), 텅스 텐 실리사이드막(13) 및 질화막 하드마스크(14)가 차례로 적층된 구조를 갖는다.
이어서, 게이트 전극(15a, 15b)의 양측벽에 스페이서(16)를 형성한 후, 소스/드레인 이온주입공정을 실시하여 기판(10) 내에 소스/드레인(17)을 형성한다.
이어서, 게이트 전극(15a, 15b) 사이로 노출된 빈 공간이 매립되도록 절연막(18)을 증착하고 셀 영역(cell)의 게이트 전극(15a) 사이의 절연막(18)을 식각한 다음, 이로 인해 노출된 기판(10) 상의 빈 공간이 매립되도록 플러그 물질을 증착하여 셀 영역(cell)에만 랜딩 플러그(19)를 형성한다.
이어서, 랜딩 플러그(19)를 포함한 전체 구조 상부에 층간절연막(20, ILD : Inter Layer Dielectric)을 증착한 후, 비트라인 형성공정을 진행한다. 예컨대, 셀 영역(cell)의 랜딩 플러그(19) 일부가 노출되고 주변 영역(peri)의 소스/드레인(17) 및 게이트 전극(15b)의 상부가 노출되도록 층간절연막(20; 이하, 제1 층간절연막이라 함)을 식각하여 컨택홀(미도시)을 형성한 후, 컨택홀을 포함한 제1 층간절연막(20) 상부의 단차를 따라 비트라인 형성물질을 증착 및 패터닝하여 비트라인(25)을 형성한다.
바람직하게는, 비트라인 형성물질은 확산 방지막(diffusion barrier layer)으로 기능하는 TiN/Ti막(21), 텅스텐(W)막(22) 및 하드마스크용 질화막(23)으로 이루어진다. 도 1a에 있어 셀 영역(cell)의 비트라인이 도시되지 않은 이유는, 비트라인 방향으로 절단되었기 때문이다.
이어서, 도 1b에 도시된 바와 같이, 비트라인(25) 형성공정이 완료된 전체 구조 상부에 층간절연막(27; 이하, 제2 층간절연막이라 함)을 증착한 후, 소정의 마스크 패턴을 이용한 식각공정을 실시하여 셀 영역(cell)의 제2 층간절연막(27)과 제1 층간절연막(20) 일부를 식각한다. 그런 다음, 이러한 식각으로 인해 형성된 컨택홀(미도시)이 매립되도록 도전물질을 증착 및 평탄화함으로써 캐패시터를 연결하는 컨택플러그인 스토리지노드 컨택(28)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 캐패시터 형성을 위한 캐패시터 절연막으로 층간절연막(30; 이하, 제3 층간절연막이라 함)을 증착하고, 제3 층간절연막(30) 상에는 식각정지막으로 기능하는 질화막(31)을 증착한다. 그런 다음, 캐패시터 절연막으로 질화막(31) 상에는 2층의 적층구조를 갖는 층간절연막(32; 이하, 제4 층간절연막이라 함)을 증착한다.
이어서, 소정의 마스크 패턴을 이용한 식각공정을 실시하여 셀 영역(cell)의 제4 층간절연막(32), 질화막(31) 및 제3 층간절연막(30)을 차례로 식각한다. 이로써, 스토리지노드 컨택(28)이 노출되는 컨택홀(미도시)이 형성된다.
이어서, 컨택홀의 내부면을 따라 캐패시터의 하부전극(또는, 스토리지노드; 33) 및 유전체막(34)을 형성한 후, 컨택홀이 매립되도록 유전체막(34) 상에 캐패시터의 상부전극(35)을 형성한다. 이로써, 셀 영역(cell)에는 하부전극(33)/유전체막(34)/상부전극(35)으로 이루어진 캐패시터(37)가 형성된다.
이어서, 상부전극(35)을 덮는 층간절연막(38; 이하, 제5 층간절연막이라 함)을 증착하고 이를 평탄화한 후, 셀 영역(cell)과 주변 영역(peri)의 경계부에 존재하는 상부전극(35) 및 주변 영역(peri)의 비트라인(25) 상부를 노출시키기 위한 식각공정을 실시한다. 이로써, 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지 스터 소스/드레인에 신호를 인가하기 위한 금속컨택층을 형성하기 위한 컨택홀(39)이 형성된다.
그러나, 이와 같은 식각공정시에는 식각 선택비가 서로 다른 질화막과 산화막의 적층막을 식각해야 하기 때문에, 컨택홀(39)이 비트라인 상부에 제대로 형성되지 않는 컨택홀(39)의 오정렬(mis-align)이 발생하거나 컨택홀(39)이 저부로 갈수록 점점 좁아지면서 컨택홀(39)이 오픈(open)되지 않는 컨택홀(39) 낫 오픈(not open) 문제가 발생('A' 부위 참조)할 수 있다.
도 2는 이러한 컨택홀의 오정렬로 인해 컨택홀이 비트라인 상부에 제대로 형성되지 않고 비트라인의 일측으로 형성('A' 부위 참조)됨에 따라 소자 불량(fail)이 발생될 수 있음을 나타낸 TEM(Transmmision Electron Microscope) 사진이다.
참고로, 보통 캐패시터의 용량 확보를 위해 제4 층간절연막(32)으로 2가지 종류의 산화막을 사용하여 면적을 넓히고 있으나, 이것 만으로는 용량 확보가 이루어지지 않아 현재에는 산화막의 높이를 약 26000Å 이상까지 증가시키고 있으므로, 상기 식각공정시 발생하는 문제가 더욱 심각히 대두되고 있는 것이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 금속컨택층을 형성하기 위한 컨택홀 형성시 컨택홀의 오정렬 및/또는 컨택홀 낫 오픈 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하 는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 상부에 제1 절연막으로 이루어진 하드마스크를 구비한 전극이 형성된 기판을 제공하는 단계와, 상기 전극을 덮도록 상기 기판 상부에 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계와, 상기 제2 절연막 상에 상기 제1 절연막과 식각 선택비가 동일한 제3 절연막을 증착하는 단계와, 상기 전극을 외부회로와 연결시키기 위한 컨택층이 형성될 컨택예정영역에 대응되도록 상기 제3 절연막의 일부를 미리 식각하는 단계와, 상기 제3 절연막 상에 상기 제3 절연막과 식각 선택비가 다른 제4 절연막을 증착하는 단계와, 상기 컨택예정영역에 대응되도록 상기 제1 내지 제4 절연막을 식각하여 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
본 발명의 일측면에 있어서, 상기 제3 절연막의 일부를 미리 식각하는 단계는, 상기 컨택예정영역 전체폭의 1/2~1/3 폭으로 상기 제3 절연막을 식각하는 것을 그 특징으로 한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 주변 영역으로 정의된 기판을 제공하는 단계와, 상기 기판 상부에 질화막으로 이루어진 하드마스크를 구비한 비트라인을 형성하는 단계와, 상기 비트라인을 덮도록 상기 기판 상부에 산화막 계열의 제1 층간절연막을 증착하는 단계와, 상기 제1 층간절연막 상에 상기 질화막으로 이루어진 식각정지막을 형성하는 단계와, 상기 비 트라인을 외부회로와 연결하기 위한 컨택층이 형성될 컨택예정영역에 대응되도록 상기 식각정지막의 일부를 미리 식각하는 단계와, 상기 식각정지막 상에 산화막 계열의 제2 층간절연막을 증착하는 단계와, 상기 셀 영역에 캐패시터를 형성하는 단계와, 상기 캐패시터를 덮도록 상기 제2 층간절연막 상에 산화막 계열의 제3 층간절연막을 증착하는 단계와, 상기 캐패시터의 상부전극 및 상기 비트라인이 노출되도록 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3d는 본 발명의 실시예에 따른 디램 소자의 제조방법을 도시한 공정 단면도이다. 이들은 디램 소자의 비트라인이 형성되는 방향으로 절단한 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통 해 형성된 소자분리막(STI)에 의해 셀 영역(cell)과 주변 영역(peri)으로 정의된 기판(10) 상에 복수의 게이트 전극(115a, 115b)을 형성한다. 이때, 게이트 전극(115a)은 셀 영역(cell)에서 워드라인으로 기능하는 것으로 주변 영역의 게이트 전극(15b)에 비해 그 밀도가 높다.
특히, 게이트 전극(115a, 115b)은 게이트 산화막(111), 게이트 도전층인 폴리실리콘막(112)과 텅스텐 실리사이드막(113), 그리고 질화막 하드마스크(114)가 차례로 적층된 구조로 형성한다.
이어서, 일반적인 스페이서 형성공정을 통해 게이트 전극(115a, 115b)의 양측벽에 스페이서(116)를 형성한 후, 소스/드레인 이온주입공정을 실시하여 기판(110) 내에 소스/드레인(117)을 형성한다. 이때, 스페이서(116)는 산화막/질화막/산화막(Oxide/Nitride/Oxide, ONO) 구조로 형성한다.
이어서, 게이트 전극(115a, 115b) 사이로 노출된 빈 공간이 매립되도록 절연막(118)을 증착하고 셀 영역(cell)의 게이트 전극(115a) 사이의 절연막(118)을 식각한 다음, 이로 인해 노출된 기판(110) 상의 빈 공간이 매립되도록 플러그용 도전물질을 증착하여 셀 영역(cell)에 랜딩 플러그(119)를 형성한다.
이어서, 랜딩 플러그(119)를 포함한 전체 구조 상부에 층간절연막(120, ILD : Inter Layer Dielectric)을 증착한 후, 비트라인 형성공정을 진행한다. 예컨대, 셀 영역(cell)의 랜딩 플러그(119) 일부가 노출되고 주변 영역(peri)의 소스/드레인(117) 및 게이트 전극(115b)의 상부가 노출되도록 층간절연막(120; 이하, 제1 층간절연막이라 함)을 식각하여 컨택홀(미도시)을 형성한 후, 컨택홀을 포함한 제1 층간절연막(120) 상부의 단차를 따라 비트라인 형성물질을 증착 및 패터닝하여 비트라인(125)을 형성한다.
바람직하게는, 비트라인 형성물질은 확산 방지막(diffusion barrier layer)으로 기능하는 TiN/Ti막(121), 텅스텐(W)막(122) 및 하드마스크용 질화막(123)으로 이루어진다. 또한, 제1 층간절연막(120)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
참고로, 도 3a에 있어 셀 영역(cell)의 비트라인이 도시되지 않은 이유는, 비트라인 방향으로 절단되었기 때문이다.
이어서, 도 3b에 도시된 바와 같이, 비트라인(125) 형성공정이 완료된 전체 구조 상부에 층간절연막(127; 이하, 제2 층간절연막이라 함)을 증착한 후, 소정의 마스크 패턴을 이용한 식각공정을 실시하여 셀 영역(cell)의 제2 층간절연막(127)과 제1 층간절연막(120) 일부를 식각한다. 그런 다음, 이러한 식각으로 인해 형성된 컨택홀(미도시)이 매립되도록 플러그용 도전물질을 증착 및 평탄화함으로써 캐패시터를 연결하는 컨택플러그인 스토리지노드 컨택(128)을 형성한다. 이때, 제2 층간절연막(127)은 제1 층간절연막(120)과 같이 산화막 계열의 물질로 형성한다.
이어서, 도 3c에 도시된 바와 같이, 캐패시터 형성을 위한 캐패시터 절연막 으로 층간절연막(130; 이하, 제3 층간절연막이라 함)을 증착하고, 제3 층간절연막(130) 상에는 식각정지막으로 기능하는 질화막(131)을 증착한다. 이때, 제3 층간절연막(130)은 제2 층간절연막(127)과 같이 산화막 계열의 물질로 형성한다.
이어서, 질화막(131) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(132)을 형성한다. 여기서, 포토레지스트 패턴(132)은 주변 영역(peri)의 일부가 개방되도록 형성한다.
이어서, 포토레지스트 패턴(132)을 마스크로 이용한 식각공정(133)을 실시하여 질화막(131)을 미리 일부분 식각한다. 이로써, 제3 층간절연막(130)의 일부를 노출시키는 개구부(135)가 형성된다. 이때, 개구부(135)는 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 금속컨택층이 형성될 컨택예정영역의 1/2~1/3 만큼의 폭을 갖도록 형성한다.
이렇듯, 본 발명의 실시예에 따르면, 컨택예정영역의 질화막(131)을 미리 일정 폭만큼 식각함으로써, 금속컨택층 형성을 위해 후속으로 진행될 식각공정시 산화막과 식각 선택비가 다른 질화막에 의해 식각공정이 제대로 진행되지 않는 것을 방지할 수 있다. 이를 통해, 금속컨택층을 형성하기 위한 컨택홀 형성시 컨택홀의 오정렬 및/또는 컨택홀 낫 오픈 문제를 해결할 수 있다.
또한, 이를 통해 금속컨택층 형성을 위한 컨택홀(143)이 원하는 위치에 제대로 형성되도록 하면서 컨택홀(143)의 폭을 용이하게 조절 할 수 있다.
도 4를 참조하면, 본 발명의 실시예에서와 같이 컨택예정영역의 질화막(131) 을 미리 컨택예정영역의 폭보다 좁게 식각해 놓은 경우, 층간절연막들을 식각하기 위한 마스크 패턴의 폭이 넓을지라도 질화막(131)에 의해 다시 컨택홀(143)의 폭이 조절됨을 알 수 있다.
이어서, 도 3d에 도시된 바와 같이, 또다른 캐패시터 절연막으로 질화막(131) 상에는 2층의 적층구조를 갖는 층간절연막(137; 이하, 제4 층간절연막이라 함)을 증착한다. 바람직하게는, 제4 층간절연막(137)은 PSG 산화막 및 PETEOS 산화막의 적층구조로 형성한다.
이어서, 소정의 마스크 패턴을 이용한 식각공정을 실시하여 제4 층간절연막(137), 질화막(131) 및 제3 층간절연막(130)을 식각한다. 이로써, 셀 영역(cell)의 스토리지노드 컨택(128)이 각각 노출되는 복수의 컨택홀(미도시)이 형성된다.
이어서, 컨택홀의 내부면을 따라 캐패시터의 하부전극(또는, 스토리지노드; 138) 및 유전체막(139)을 차례로 형성한 후, 컨택홀이 매립되도록 유전체막(139) 상에 캐패시터의 상부전극(140)을 형성한다. 이로써, 셀 영역(cell)에는 하부전극(138)/유전체막(139)/상부전극(140)으로 이루어진 캐패시터(141)가 형성된다.
이어서, 상부전극(140)을 덮는 층간절연막(142; 이하, 제5 층간절연막이라 함)을 증착하고 이를 평탄화한 후, 셀 영역(cell)과 주변 영역(peri)의 경계부에 존재하는 상부전극(140) 및 주변 영역(peri)의 비트라인(125) 상부를 노출시키기 위한 식각공정을 실시한다. 여기서, 제5 층간절연막(142) 또한 산화막 계열의 물질로 형성한다.
특히, 식각공정은 다음과 같이 진행되는 것이 바람직하다.
먼저, 질화막과 산화막 간의 식각 선택비가 큰 식각가스, 예컨대 C4F6, O2 및 아르곤의 조합가스를 이용하여 비트라인(125) 상부의 하드마스크 질화막(123) 상에서 식각이 일단 멈추도록 한다. 바람직하게, 이때 식각가스의 비율은 C4F6 : O2 = 1:1이 되도록 하는데, 이러한 식각가스는 질화막과 산화막의 식각 선택비가 1:10~1:15가 되므로 산화막의 식각율이 현저히 크다. 이에 따라, 이러한 식각공정을 진행하게 되면 하드마스크 질화막(123)은 식각되지 않고 제2 내지 제5 층간절연막(127, 130, 137, 142)이 식각되게 된다.
그런 다음, 비트라인(125) 상부의 하드마스크 질화막(123)을 식각하기 위해 CHF3 및 CF4의 조합가스를 사용한 식각공정을 실시한다. 이때, CHF3와 CF4는 1:4~1:6의 비율로 혼합하여 식각시 산화막과 질화막이 동일한 식각률을 갖거나 질화막이 좀 더 빠른 식각율을 갖도록 한다. 이러한 하드마스크 질화막(123) 식각시에는 질화막(131) 또한 함께 일부가 식각된다. 이로써, 금속컨택층의 형성이 예정된 영역의 1/2~1/3 만큼의 폭을 갖던 컨택홀(135, 도 3c 참조)의 폭이 금속컨택층의 형성이 예정된 영역의 폭으로 증가할 수 있다.
이로써, 캐패시터의 상부전극, 주변영역의 비트라인 및 트랜지스터 소스/드레인에 신호를 인가하기 위한 금속컨택층을 형성하기 위한 컨택홀(143)이 상부전극(140) 및 비트라인(125) 내부에 형성된다.
이후에는, 상기 금속컨택층을 형성하기 위해 상기 컨택홀(143)이 매립되도록 금속물질 또는 도전물질을 증착한다. 그런 다음, 이를 평탄화함으로써 금속컨택층이 완성된다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 금속컨택층이 형성될 컨택예정영역의 질화막으로 이루어진 식각정지막을 미리 일정 폭만큼 식각함으로써, 금속컨택층 형성을 위해 후속으로 진행될 식각공정시 산화막과 식각 선택비가 다른 질화막에 의해 식각공정이 제대로 진행되지 않는 것을 방지할 수 있다. 이를 통해, 금속컨택층을 형성하기 위한 컨택홀 형성시 컨택홀의 오정렬 및/또는 컨택홀 낫 오픈 문제를 해결할 수 있다.
또한, 이를 통해 금속컨택층 형성을 위한 컨택홀이 원하는 위치에 제대로 형성되도록 하면서 컨택홀의 폭을 용이하게 조절할 수 있다.

Claims (15)

  1. 상부에 제1 절연막으로 이루어진 하드마스크를 구비한 전극이 형성된 기판을 제공하는 단계;
    상기 전극을 덮도록 상기 기판 상부에 제1 절연막과 식각 선택비가 다른 제2 절연막을 증착하는 단계;
    상기 제2 절연막 상에 상기 제1 절연막과 식각 선택비가 동일한 제3 절연막을 증착하는 단계;
    상기 전극을 외부회로와 연결시키기 위한 컨택층이 형성될 컨택예정영역에 대응되도록 상기 제3 절연막의 일부를 미리 식각하는 단계;
    상기 제3 절연막 상에 상기 제3 절연막과 식각 선택비가 다른 제4 절연막을 증착하는 단계; 및
    상기 컨택예정영역에 대응되도록 상기 제1 내지 제4 절연막을 식각하여 컨택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제3 절연막의 일부를 미리 식각하는 단계는,
    상기 컨택예정영역 전체폭의 1/2~1/3 폭으로 상기 제3 절연막을 식각하는 것 을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 컨택홀을 형성하는 단계는,
    제1 식각공정을 실시하여 상기 제2 내지 제4 절연막을 식각하는 단계; 및
    제2 식각공정을 실시하여 상기 제1 절연막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 및 제3 절연막은 질화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제2 및 제4 절연막은 산화막 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 식각공정은 상기 질화막과 산화막의 식각 선택비가 1:10~1:15가 되도록 C4F6, O2 및 Ar 중 어느 하나의 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 제2 식각공정은 상기 산화막과 질화막이 동일한 식각율을 갖거나 상기 질화막의 식각율이 더 크도록 실시하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 식각공정은 CHF3와 CF4를 1:4~1:6의 비율로 혼합한 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 셀 영역과 주변 영역으로 정의된 기판을 제공하는 단계;
    상기 기판 상부에 질화막으로 이루어진 하드마스크를 구비한 비트라인을 형성하는 단계;
    상기 비트라인을 덮도록 상기 기판 상부에 산화막 계열의 제1 층간절연막을 증착하는 단계;
    상기 제1 층간절연막 상에 상기 질화막으로 이루어진 식각정지막을 형성하는 단계;
    상기 비트라인을 외부회로와 연결하기 위한 컨택층이 형성될 컨택예정영역에 대응되도록 상기 식각정지막의 일부를 미리 식각하는 단계;
    상기 식각정지막 상에 산화막 계열의 제2 층간절연막을 증착하는 단계;
    상기 셀 영역에 캐패시터를 형성하는 단계;
    상기 캐패시터를 덮도록 상기 제2 층간절연막 상에 산화막 계열의 제3 층간절연막을 증착하는 단계; 및
    상기 캐패시터의 상부전극 및 상기 비트라인이 노출되도록 컨택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 식각정지막의 일부를 미리 식각하는 단계는,
    상기 컨택예정영역 전체폭의 1/2~1/3 폭으로 상기 식각정지막을 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 컨택홀을 형성하는 단계는,
    제1 식각공정을 실시하여 상기 제1 내지 제3 층간절연막을 식각하는 단계; 및
    제2 식각공정을 실시하여 상기 비트라인의 하드마스크를 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 비트라인의 하드마스크를 식각하는 단계는 상기 하드마스크와 함께 상기 식각정지막의 일부를 함께 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 식각공정은 상기 질화막과 산화막의 식각 선택비가 1:10~1:15가 되도록 C4F6, O2 및 Ar 중 어느 하나의 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제2 식각공정은 상기 산화막과 질화막이 동일한 식각율을 갖거나 상기 질화막의 식각율이 더 크도록 실시하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제2 식각공정은 CHF3와 CF4를 1:4~1:6의 비율로 혼합한 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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