KR100686681B1 - 반도체 집적 회로 및 불휘발성 기억 소자 - Google Patents

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Abstract

플래시 메모리를 구성하는 불휘발성 메모리 소자(130)는 동일한 반도체 기판에 걸쳐 형성된 다른 회로의 트랜지스터에서의 산화 게이트 막(GO2)과 게이트 전극(GT2) 각각이 터널 옥사이드막(GO3)과 게이트 전극(FGT)이 되도록 구성된다. 하나의 메모리 셀은 한 쌍의 상보 데이터선에 접속된 한쌍의 불휘발성 메모리 소자로 이루어진 2-소자의 1 비트 구조를 갖는다. 한쌍의 불휘발성 메모리 소자에서, 서로 상이한 임계 전압 상태가 설정되어서 그들은 서로 다르게 판독된다. 판독 동작에서의 워드선 전압은 불휘발성 메모리 소자의 열 평형 상태에서 임계 전압(초기 임계 전압)과 실질적으로 동일하고, 바람직하게는 메모리 소자의 낮은 임계 전압과 높은 임계 전압과의 평균과 동일하다. 한쌍의 불휘발성 메모리 소자가 높은 임계 전압 상태 또는 낮은 임계 전압 상태에 있더라도, 그들 임계 전압은 초기 임계 전압에 근접하게 위치하여 그들 특성을 열화시킨다. 이 때, 워드선 선택 전압은 초기 임계 전압과 실질적으로 동일하여, 하나의 메모리 소자의 특징적인 열화가 상대적으로 진행하더라도 판독 오류가 거의 일어나지 않는다.
불휘발성 메모리 소자, 워드선, 캐시 메모리, 스태틱형 랜덤 액세스 메모리, 다이내믹형 랜덤 액세스 메모리

Description

반도체 집적 회로 및 불휘발성 기억 소자{SEMICONDUCTOR INTEGRATED CIRCUIT AND NONVOLATILE MEMORY ELEMENT}
본 발명은 전기적으로 소거 및 기입 가능한 불휘발성 기억 소자를 갖는 반도체 집적 회로에 관한 것으로, 예를 들면, 2개의 불휘발성 기억 소자를 기억 단위로서 사용하는 불휘발성 메모리를 갖는 반도체 집적 회로에 적용할 수 있는 기술에 관한 것이다.
최근, 데이터나 프로그램 등을 기억하는 메모리 장치로서, 기억하는 데이터를 소정의 단위로 일괄해서 전기적으로 소거하는 것이 가능하며, 또한, 데이터를 전기적으로 기입 가능한 불휘발성 기억 장치의 일종인 플래시 EEPROM(이하, 플래시 메모리라고 함)이 주목을 모으고 있다. 플래시 메모리는 전기적으로 소거 및 기입 가능한 불휘발성 기억 소자에 의해 메모리 셀이 구성되고, 일단 메모리 셀에 기입된 데이터나 프로그램을 구성하는 데이터를 소거하고, 새로운 데이터나 프로그램을 구성하는 데이터를 메모리 셀에 재차 기입(프로그래밍)하는 것이 가능하다.
그 때문에, 이 플래시 메모리 혹은 플래시 메모리를 내장하는 매크로 컴퓨터를 응용 시스템에 조립한 후, 데이터의 변경, 프로그램의 버그 정정, 혹은 프로그램의 갱신이 있는 경우 등에 플래시 메모리에 기억된 데이터나 프로그램을 구성하 는 데이터를 변경할 수 있기 때문에, 응용 시스템 개발 기간의 단축화를 도모할 수 있고, 또한, 응용 시스템 프로그램 개발의 유연성이 향상된다.
한편, 최근, 하나의 반도체 기판에 데이터 제어 장치로서의 중앙 처리 장치(이하, CPU라고도 함), 대규모 기억 장치로서의 다이내믹 랜덤 액세스 메모리(이하, DRAM이라고도 함), 고속 기억 장치 내지 캐시 메모리로서의 스태틱 랜덤 액세스 메모리(이하, SRAM이라고도 함) 및 그 밖의 기능 회로를 형성하고, 하나의 반도체 집적 회로 장치로 하나의 시스템을 구성할 수 있도록 한 시스템 반도체 장치(이하, 시스템 LSI라고도 함)도 주목받고 있다. 이러한 시스템 LSI는 프린트 기판이나 실장 기판의 소형화 등에 유효하고, 특히, 휴대 전화기나 휴대용 데이터 단말기 등의 휴대용 기기의 소형화·경량화에 유효하다.
또, 본 발명자들은 본 발명을 완성한 후, 하기의 관점 A 및 관점 B에 대하여 공지예에 대한 조사를 행하였다.
관점 A는 단층의 폴리실리콘 게이트로 불휘발성 메모리의 메모리 셀을 구성하는 관점이고, 관점 B는 두개의 메모리 셀을 차동적으로 이용하는 관점이다.
그 결과, 관점 A에 대하여, 미국 특허 공보 제5,440,159호, 미국 특허 공보 제5,504,706호, 일본 특개평4-212471호 공보(대응 미국 특허 공보 제5,457,335호), 및, 大崎에 의한 "A single Ploy EEPROM Cell Structure for Use in Standard CMOS Processes", IEEE Journal of solid state circuits", VOL.29, NO.3, March 1994, pp311-316이 발견되었다.
한편, 관점 B에 대하여, 일본 특개평4-163797, 일본 특개평1-263999, 일본 특개평4-74392, 일본 특개평2-127478, 일본 특개평4-129091, 일본 특개평6-268180의 각 호 공보, 및, 미국 특허 공보 제5,029,131호가 발견되었다.
또, 일본 특개평4-212471호 공보에는, 전기로 기입 가능한 불휘발성 메모리(EPROM)를 판독 전용 메모리(ROM)의 구제 회로로서 이용하는 기술에 대해서도 개시한다. 또한 동 공보에는, 본 발명에 따른 1층 게이트 구조의 불휘발성 기억 소자는 기입을 핫 캐리어로 행하고, 소거를 소스 또는 드레인에 고전압을 인가하여 터널 전류로 행하거나, 혹은 기입과 소거를 터널 전류로 행하는 전기적으로 기입과 소거가 가능한 불휘발성 기억 소자로서도 이용할 수 있다는 것이 기재되어 있다.
상기 공지예에 대한 조사로 발견된 문헌에는 단층의 폴리실리콘층을 이용한 불휘발성 메모리 셀을 차동 형태로 이용하는 관점과, 단층의 폴리실리콘층을 이용한 불휘발성 메모리 셀을 차동 형태로 이용하는 경우의 메모리 셀의 초기 임계치 전압(열 평형 상태의 임계치 전압)과 데이터 판독 시의 워드선 전위와의 관계에 대한 관점 등에 대해서는 아무런 개시가 없었다.
또한, 다음의 것이 본 발명자에 의해 분명하게 되었다.
즉, 차동 형태의 메모리 셀 구조에 있어서도, 부유 게이트에 전하가 전혀 없는 초기의 임계치 전압, 기입·소거 상태의 임계치 전압, 및 판독 시의 워드선 전위의 상태에 의해 전하 보유 특성의 열화에 기인하는 판독 불량의 발생율이 크게 영향을 받는다고 하는 제1 문제점이 있음을 본 발명자가 발견하였다. 또한, 이하에서 설명되는 도 12 및 도 13은 공지된 기술이 아니라, 본 발명의 이해를 용이하 게 하기 위해 본 발명자에 의해 작성된 도면이다.
도 12에는 초기 임계치 전압(Vthi)을 비교적 높게 설정한 경우에서의 메모리 셀의 임계치 전압 분포가 도시되어 있다. 예를 들면 소거 상태와 같은 저임계치 전압(VthL)과, 기입 상태와 같은 고임계치 전압(VthH)의 평균치보다 초기 임계치 전압(Vthi)이 높게 되어 있다. 판독 워드선 전위(Vread)는 저임계치 전압(VthL)과 초기 임계치 전압(Vthi)의 중간 영역에 설정되어 있다. 이 설정 상태에서는, 부유 게이트에 전자 축적이 있는 고임계치 전압(VthH)과 초기 임계치 전압(Vthi)과의 전압차는 작다. 즉, 축적 전하량이 적고, 보유 상태에서 터널 산화막에 인가되는 보유 전계 강도도 작다. 그 결과, 부유 게이트로부터의 전하 누설에 의한 임계치 전압의 저하가 발생하기 어렵다. 한편, 판독 동작 시의 워드선 전압에 의해 저임계치 전압(VthL)의 메모리 셀의 터널 산화막에는 부유 게이트로 전자가 주입되는 방향의 전계가 인가되기 때문에, 임계치 전압의 상승, 소위 차지 이득이 발생한다. 이 때, 임계치 전압의 원하지 않는 상승은 초기 임계치 전압(Vthi)까지 도달하기 때문에, 판독 워드선 전위(Vread)보다 임계치 전압이 높아지면, 데이터가 반전되어 판독 불량이 된다. 따라서, 도 12와 같은 특성에서는 데이터 보유에는 비교적 강하지만 차지 이득에는 약하다는 것이 본 발명자에 의해 분명하게 되었다.
도 13은, 상기와는 반대로, 초기 임계치 전압(Vthi)을 비교적 낮게 설정한 경우에서의 메모리 셀의 임계치 전압 분포가 도시되어 있다. 예를 들면 저임계치 전압(VthL)과 고임계치 전압(VthH)의 평균치보다 초기 임계치 전압(Vthi)이 낮게 되어 있다. 판독 워드선 전위(Vread)는 저임계치 전압(VthL)과 초기 임계치 전압(Vthi)의 중간 영역에 설정되어 있다. 이 설정 상태에서는, 부유 게이트에 전자 축적이 없는 저임계치 전압(VthL)과 초기 임계치 전압(Vthi)과의 전압차가 작고, 판독 동작 시의 워드선 전압에 의한 차지 이득은 발생하기 어렵다. 한편, 고임계치 전압(VthH)의 메모리 셀은 초기 임계치 전압(Vthi)과의 전압차가 크기 때문에, 축적 전하량이 많고, 보유 상태에서 터널 산화막에 인가되는 보유 전계 강도가 높다. 그 결과, 부유 게이트로부터의 전하 누설에 의한 임계치 전압의 원하지 않는 저하가 발생하기 쉽다. 이 때, 초기 임계치 전압(Vthi)까지의 원하지 않는 임계치 전압의 저하로 인해, 판독 워드선 전위(Vread)보다 임계치 전압이 낮아지면, 데이터가 반전되어 판독 불량이 된다. 도 13과 같은 특성에서는, 차지 이득에는 강하고, 저임계치 전압(VthL)과 판독 워드선 전위(Vread)와의 차가 크기 때문에 비교적 큰 판독 전류가 얻어지지만, 데이터 보유에는 약하다는 것이 본 발명자에 의해 발견되었다.
또한, 제2 문제점으로서, 부유 게이트·제어 게이트 종방향 적층 구조의 메모리 셀, 즉 스택트(stacked) 게이트형 메모리 셀에서는 메모리 셀 구조가 복잡함으로 인한 제조 비용의 증가라는 문제가 있다. 특히, 최근, 시장이 급격하게 확대되고 있는 플래시 메모리를 고속의 논리 회로, 혹은, DRAM(Dynamic Random Access Memory) 등과 혼재하는, 소위 시스템 LSI(Large Scale Integration) 제품에 있어서, 플래시 메모리에 스택트 게이트형 메모리 셀을 채택하는 것은 제조 비용의 증가를 가져온다. 본 발명자의 검토에 따르면, 이것은 하기의 포토마스크나 제조 공정의 증가가 그 원인이 된다. 즉, 플래시 메모리의 터널 산화막이 논리 회로용 트랜지스터의 게이트 산화막, 혹은 DRAM 셀 트랜지스터의 게이트 산화막보다 두껍기 때문에, 터널 산화막의 구별용 마스크, 플래시 메모리의 부유 게이트용의 폴리실리콘막의 추가·가공 마스크, 플래시 메모리의 워드선을 가공하는 마스크, 플래시 메모리의 드레인 영역을 형성하기 위한 불순물 주입용 마스크, 또한, 기입·소거 회로를 구성하는 고내압 트랜지스터의 저농도 N형 소스·드레인 영역 및 저농도 P형 소스·드레인 영역을 형성하기 위한 불순물 주입용 마스크가 필요하므로, 추가해야 할 마스크 수는 최소한 6장이 된다. 이 때문에, 스택트 게이트형 메모리 셀을 이용한 플래시 메모리를 탑재한 서민용의 염가인 시스템 LSI를 제공하는 것이 비용적으로 곤란하다. 이것을 해결하기 위해서는, 단층 폴리실리콘 게이트 구조의 불휘발성 기억 소자를 형성하면 좋다.
그러나, 상기 단층 폴리실리콘 게이트 구조의 불휘발성 기억 소자의 게이트 산화막 두께에 대하여, 그것과 함께 혼재되는 다른 회로의 MIS 트랜지스터에서의 게이트 산화막 두께와의 관계도 고찰할 필요가 있다. 본 발명자의 검토에 따르면, 불휘발성 기억 소자의 재기록 횟수의 제한은 게이트 산화막 두께와 상관이 있고, 정보 보유 성능의 열화의 진행을 완화하기 위해서는 게이트 산화막을 두껍게 한 쪽이 좋다. 그러나, 반도체 집적 회로의 제조 프로세스를 복잡화하지 않기 위해서는, 단층 게이트 구조의 불휘발성 기억 소자에서의 게이트 산화막 두께를 다른 회로의 MIS 트랜지스터의 게이트 산화막 두께와 공통화하는 것이 바람직하다고 생각된다.
본 발명의 목적은, 한쌍의 불휘발성 기억 소자를 차동 형태로 포함한 메모리 셀에 의한 장기 정보 보유 성능을 현저하게 향상시킬 수 있는 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 다른 목적은, 전기적으로 기입 가능한 불휘발성 메모리를 혼재한 반도체 집적 회로의 디바이스 구조를 간소화하는 것에 있다.
본 발명의 그 밖의 목적은, 통상의 논리 회로 프로세스, 혹은 범용 DRAM 프로세스에 전혀 새로운 프로세스를 추가하지 않고, 판독 불량의 발생율을 현저하게 저하시킬 수 있는 2셀 1비트 차동 형식의 불휘발성 메모리를 탑재한 반도체 집적 회로를 제공하는 것에 있다.
본 발명의 다른 목적은, 단층의 폴리실리콘 게이트로 구성된 플래시 메모리 셀을 반도체 장치에 형성된 메모리 모듈이나 메모리 회로의 구제 회로로서 이용하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 이하의 기술과 첨부 도면에서 분명해질 것이다.
<발명의 개시>
〔1〕 본 발명의 제1 관점은 불휘발성 메모리의 메모리 셀에 불휘발성 기억 소자의 차동 접속 형태를 채택하고, 불휘발성 기억 소자의 초기 임계치 전압을 감지 증폭기의 동작점과 워드선 선택 전압을 고려하여 결정한다. 즉, 불휘발성 메모리 셀(131)은 소스(ST3), 드레인(DT3), 부유 게이트(FGT) 및 제어 게이트(CGT)를 각각 갖는 한쌍의 불휘발성 기억 소자(130)를 갖는다. 상기 한쌍의 불휘발성 기억 소자(130)의 한쌍의 제어 게이트는 워드선(WL)을 공유하고, 상기 한쌍의 불휘발성 기억 소자의 드레인은 상보 데이터선쌍(DLt, DLb)에 결합된다. 불휘발성 메모리(113, 114, 115)는 상기 불휘발성 메모리 셀(131)을 갖고, 그것에 포함되는 한쌍의 불휘발성 기억 소자의 서로 다른 논리치 상태 혹은 다른 임계치 전압 상태에 따라서 상기 상보 데이터선쌍에서 판독되는 정보를 감지 증폭기(143)로 차동 증폭한다. 이러한 불휘발성 메모리를 내장하는 반도체 집적 회로에 관한 것으로, 상기 불휘발성 기억 소자에 대한 정보 판독을 위해 상기 워드선에 제공되는 선택 전압(Vread)과 상기 불휘발성 기억 소자의 초기 임계치 전압(Vthi)을 거의 동일하게 한다. 예를 들면, 쌍방의 전압의 차분 전압을 상기 감지 증폭기가 과도하게 응답하여 동작되는 입력 전압 범위(즉, 소위 감지 증폭기 감도가 큰 범위)의 전압 폭(ΔVth)보다 작은 전압(예를 들면 50㎷와 같은 전압)으로 한다. 더욱 바람직하게는, 한쪽 불휘발성 기억 소자의 상대적으로 낮은 임계치 전압 상태와 다른쪽 불휘발성 기억 소자의 상대적으로 높은 임계치 전압 상태에 따라 상기 한쌍의 불휘발성 기억 소자의 서로 다른 논리치 상태가 결정될 때, 상기 초기 임계치 전압을 상기 상대적으로 낮은 임계치 전압(VthL)과 상대적으로 높은 임계치 전압(VthH)과의 평균치 근방의 전압으로 한다.
전하 보유 상태에서, 불휘발성 기억 소자의 고임계치 전압(VthH)은 터널막으로 인가되는 자기 전계에 의한 전하 누설에 기인하여 열 평형 상태인 초기 임계치 전압(Vthi)에 접근하고, 또한, 저임계치 전압(VthL)은 판독 시의 워드선 전압(Vread)에 의한 차지 이득 방향의 전계에 의해 열 평형 상태인 초기 임계치 전압(Vthi)에 접근한다. 상기한 바와 같이, 초기 임계치 전압(Vthi)과 판독 워드선 전압(Vread)을 감지 증폭기 감도가 큰 전압 폭의 범위에서 거의 동일하게 설정함으로써, 고임계치 전압(VthH)의 불휘발성 기억 소자의 임계치 전압이 점차 저하되거나, 혹은 저임계 전압(VthL)의 불휘발성 기억 소자의 임계치 전압이 점차 상승됨으로써 한쪽 불휘발성 기억 소자가 불량화되어도, 그 불량에 따른 기억 소자의 임계치 전압은 워드선 선택 전압과 거의 동일한 상태로 멈추기 때문에, 불휘발성 기억 소자는 온 상태와 오프 상태의 과도 상태 혹은 중간 상태에 있고, 이에 의해 데이터선을 통해서 감지 증폭기에 전달되는 신호 상태는 감지 증폭기에 과도하게 응답하는 동작의 입력 상태를 가져온다. 따라서, 다른쪽 불휘발성 기억 소자의 상태가 정상이면, 감지 증폭기의 차동 증폭 작용에 의해 열화 전의 정규 논리치의 기억 정보를 얻을 수 있을 가능성이 매우 높고, 이에 의해 장기 데이터 보유 성능을 향상시켜 판독 불량율의 저하를 실현할 수 있다.
특히, 상기 초기 임계치 전압을 상기 저임계치 전압과 고임계치 전압과의 평균치 근방의 전압으로 하면, 불휘발성 기억 소자의 고임계치 전압(VthH)이 점차 저하됨으로써 생기는 불량의 발생 확률과, 불휘발성 기억 소자의 저임계치 전압(VthL)이 점차 상승됨으로써 생기는 불량화의 발생 확률을 거의 동일하게 할 수 있고, 이에 의해, 기억 정보 보유 성능을 최대한으로 향상시킬 수 있다.
단층 폴리실리콘 프로세스 등의 제조 프로세스에 의해 생성할 수 있는 상기 불휘발성 기억 소자는 MIS 트랜지스터(MFSn), 및 상기 MIS 트랜지스터의 부유 게이트(FGT) 간에 절연막이 개재된 제어 게이트(CGT)를 갖는다. 제어 게이트는 불순물 도입층에 의해 형성되어 있다. 더욱 상세하게는, 상기 소스(ST3) 및 드레인(DT3) 은 제1 도전형의 반도체 영역(121)에 설치된 제2 도전형의 반도체 영역에 의해 형성되고, 상기 부유 게이트는 상기 소스 및 드레인 간의 채널 상에 게이트 절연막(GO3)을 사이에 두고 배치된 도전층(PSi)에 의해 형성되며, 상기 제어 게이트는 상기 부유 게이트로부터 연장된 도전층 아래에 게이트 절연막(GO3)을 사이에 두고 배치된 제2 도전형의 반도체 영역(122)에 의해 형성된다.
임계치 전압 제어를 목적으로, 상기 단층 폴리실리콘 프로세스 등의 제조 프로세스로 생성 가능한 상기 불휘발성 기억 소자의 부유 게이트에 상기 제1 도전형의 불순물을 도입함으로써, 상기 불휘발성 기억 소자의 초기 임계치 전압을 고임계치 전압과 저임계치 전압과의 대략 중간 전압으로 하는 것이 용이해진다. 상기한 바와 같은 불순물을 도입하는 경우에도, 상기 불휘발성 기억 소자 구성용의 MIS 트랜지스터의 제조에 CMOS 프로세스를 유용할 수 있다. 이 대신에, 상기 MIS 트랜지스터(MFSn)의 채널에 대한 제1 도전형 불순물의 이온 주입에 의해 임계치 전압을 조정하는 경우에는, 상기 MIS 트랜지스터(FMSn)의 제조에는 CMOS 프로세스에 대하여 상기 채널 이온 주입용의 포토마스크가 추가된다.
상기 불휘발성 메모리는 SRAM 등의 휘발성 메모리의 결함을 구제하기 위한 구제 정보의 저장에 이용할 수 있다. 예를 들면, 그와 같은 SRAM은 중앙 처리 장치에 접속된 캐시 메모리 등을 구성해도 좋다. 또한, 상기 불휘발성 기억 장치는 기억 정보가 입력에 대한 출력의 논리 기능을 결정하는 프로그래머블 논리 회로의 일부 또는 전부를 구성해도 좋다.
〔2〕 본 발명의 제2 관점은, 불휘발성 기억 소자의 게이트 절연막 두께를 그 밖의 회로의 게이트 절연막 두께와의 관계를 고려하여 결정한다. 즉, 외부 인터페이스 회로는 외부 단자에 게이트가 접속되는 입력 MIS 트랜지스터의 정전 내압 향상을 위해 비교적 두꺼운 게이트 절연막이 채택된다. 또한, 외부로부터 공급되는 3.3V와 같은 동작 전원을 강압하여 내부 회로의 동작 전원으로 하는 반도체 집적 회로에서는, 내부 회로의 내압 향상의 관점에서 3.3V를 받아 동작하는 외부 인터페이스 회로의 MIS 트랜지스터는 내부 회로의 MIS 트랜지스터에 비해 두꺼운 게이트 산화막을 갖는다. 이것에 주목하여, 반도체 기판 상에 논리 회로(109, 107), 불휘발성 메모리(113, 114, 115), 및 외부 인터페이스 회로(103)가 혼재된 반도체 집적 회로(101)에서, 상기 단층 폴리실리콘 프로세스 등의 제조 프로세스로 생성 가능한 상기 불휘발성 기억 소자 구성용의 MIS 트랜지스터(MFSn)의 게이트 절연막(GO3)을, 상기 외부 인터페이스 회로에 포함되는 MIS 트랜지스터(MIOn)의 게이트 절연막(GO1)에 대하여, 프로세스 변동에 의한 허용 오차 범위 내에서 동일한 막 두께로 한다. 바꾸어 말하면, 상기 불휘발성 기억 소자 구성용의 MIS 트랜지스터의 게이트 절연막과 상기 외부 인터페이스 회로에 포함되는 MIS 트랜지스터의 게이트 절연막을 동일한 프로세스 혹은 공통의 포토마스크를 이용하여 함께 제조한다. 이와 같이, 단층 게이트 구조의 불휘발성 기억 소자에서의 게이트 절연막 두께를 다른 회로의 MIS 트랜지스터의 게이트 절연막 두께와 공통화함으로써, 반도체 집적 회로의 제조 프로세스를 복잡화하지 않는 것을 우선시하여, 불휘발성 기억 소자(130)에 어느 정도 장기 정보 보유 성능을 갖게 할 수 있다.
상술한 불휘발성 기억 소자의 게이트 절연막 두께를 외부 인터페이스 회로의 MIS 트랜지스터의 두께에 일치시켰을 때, 게이트 절연막 두께의 관점에서 충분한 정보 보유 성능을 확보할 수 없을 때는 상기 불휘발성 기억 소자(130)를 상기 차동 형태로 접속한 메모리 셀(131)을 채택할 수 있고, 또한, 제1 관점에서 설명한 바와 같이, 불휘발성 기억 소자의 상기 초기 임계치 전압을 감지 증폭기의 감도 및 워드선 선택 전압과의 관계로 결정하고, 또한, 불휘발성 기억 소자의 고임계치 전압 및 저임계치 전압과의 관계에 따라서 결정하면, 정보 보유 성능도 한층 향상시킬 수 있다.
또한, 불휘발성 메모리를 포함하는 반도체 집적 회로에 혼재되는 다른 회로에 주목하면, 상기 불휘발성 기억 소자의 MIS 트랜지스터의 게이트 절연막의 두께는 DRAM에 포함되는 MIS 트랜지스터의 게이트 절연막과 일치시킬 수 있다. 또한, 상기 불휘발성 기억 소자 구성용의 MIS 트랜지스터의 게이트 절연막은 논리 회로에 포함되는 MIS 트랜지스터의 게이트 절연막보다 두껍게 형성된다.
불휘발성 기억 소자가 상기 단층 폴리실리콘 프로세스와 같은 제조 프로세스를 이용하여 형성할 수 있는 것에 주목하면, 상기 불휘발성 기억 소자를 구성하는 MIS 트랜지스터의 부유 게이트, 상기 논리 회로에 포함되는 MIS 트랜지스터의 게이트, 상기 입출력 회로에 포함되는 MIS 트랜지스터의 게이트, 및 DRAM에 포함되는 MIS 트랜지스터의 게이트는 프로세스 변동에 의한 허용 오차 범위 내에서 동일한 막 두께로 형성되어 있으면 좋다. 즉, 단층 폴리실리콘 프로세스와 같은 단층 게이트 프로세스를 이용해도, 상기 데이터 보유 성능이 뛰어난 불휘발성 메모리를 DRAM 등과 함께 혼재한 시스템 LSI와 같은 반도체 집적 회로를 얻을 수 있다. 또 한, 종래의 표준 CMOS의 제조 프로세스와 같은 제조 프로세스에 어떠한 공정도 추가하지 않고 고신뢰도의 불휘발성 메모리를 형성할 수 있기 때문에, 동일한 반도체 기판 상에 불휘발성 메모리와 논리 LSI, 혹은 불휘발성 메모리와 DRAM을 혼재한 LSI로의 적용도 용이하다. 따라서, 제조 비용을 증가시키지 않고도 플래시 메모리 혼재의 시스템 LSI를 제공할 수 있다.
도 1은 본 발명에 따른 반도체 집적 회로의 일례인 시스템 LSI에 혼재된 플래시 메모리의 불휘발성 기억 소자와 외부 입출력 회로 및 논리 회로에 포함되는 n채널형의 MIS 트랜지스터의 단면 구조를 개략적으로 나타내는 설명도.
도 2는 본 발명에 따른 반도체 집적 회로의 일례인 시스템 LSI의 개략적인 칩 평면도.
도 3은 도 1에 도시한 불휘발성 기억 소자의 소거 동작의 설명도.
도 4는 도 1에 도시한 불휘발성 기억 소자의 기입 동작의 설명도.
도 5는 도 1에 도시한 불휘발성 기억 소자의 판독 동작의 설명도.
도 6은 한쌍의 불휘발성 기억 소자를 차동 형태로 구성한 메모리 셀의 일례를 나타내는 회로도.
도 7은 도 6의 메모리 셀 디바이스의 구조적인 평면 레이아웃도.
도 8은 차동 접속 형태의 메모리 셀을 이용한 플래시 메모리의 개략 블록도.
도 9는 도 8의 플래시 메모리에 설치되어 있는 감지 증폭기의 구체예를 나타내는 회로도.
도 10은 초기 임계치 전압과 워드선 선택 전압과의 관계를 나타내는 불휘발성 기억 소자의 임계치 전압 분포에 관한 특성도.
도 11은 감지 증폭기의 입출력 특성의 일례를 나타내는 특성도.
도 12는 초기 임계치 전압을 비교적 높게 설정한 경우에서의 메모리 셀의 임계치 전압 분포를 나타내는 특성도.
도 13은 초기 임계치 전압을 비교적 낮게 설정한 경우에서의 메모리 셀의 임계치 전압 분포를 나타내는 특성도.
도 14는 칩 불량율의 개선 효과를 계산하기 위해 이용하는 터널막 두께를 변화시켰을 때의 보유 불량 비트의 불량율 f의 실측치를 나타내는 설명도.
도 15는 칩 불량율을 종래의 1셀 1비트 방식과 비교한 결과를 나타내는 설명도.
도 16은 도 1의 불휘발성 기억 소자를 포함하는 차동 형태의 메모리 셀을 채택한 64kB의 플래시 메모리의 칩 불량율을 종래의 1셀 1비트 방식과 비교한 결과를 나타내는 설명도.
도 17은 도 1의 플래시 메모리의 메모리 셀 및 논리 회로의 MIS 트랜지스터를 제조하는 공정 중에서의 디바이스의 주요부 종단면도.
도 18은 도 17에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 19는 도 18에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 20은 도 19에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 21은 도 2의 시스템 LSI를 게이트 산화막 두께가 2종류이며 단층 폴리실 리콘 게이트 채택의 CMOS 프로세스를 이용하여 제조하는 공정 중에서의 디바이스의 주요부 종단면도.
도 22는 도 21에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 23은 도 22에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 24는 도 23에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 25는 도 24에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 26은 도 25에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 27은 도 26에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 28은 도 27에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 29는 도 28에 계속되는 제조 공정 중에서의 디바이스의 주요부 단면도.
도 30은 도 29에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 31은 도 30에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 32는 도 31에 계속되는 제조 공정 중에서의 디바이스의 주요부 종단면도.
도 33은 본 발명에 따른 반도체 집적 회로의 제2 예인 마이크로 컴퓨터의 블록도.
도 34는 도 33의 SRAM을 캐시 메모리로서 실현했을 때의 상세한 일례를 나타내는 블록도.
《시스템 LSI》
도 2에는 본 발명에 따른 반도체 집적 회로의 일례인 시스템 LSI의 칩 평면도가 개략적으로 도시되어 있다. 도 2에 도시된 시스템 LSI(101)는 특히 제한되지 않지만, 반도체 기판(100)의 주연부에 다수의 본딩 패드 등의 외부 접속 전극(102)이 배치되고, 그 중측에 외부 입출력 회로(103), 아날로그 입출력 회로(104)가 설치되어 있다. 외부 입출력 회로(103) 및 아날로그 입출력 회로(104)는 3.3V와 같은 상대적으로 레벨이 높은 외부 전원을 동작 전원으로 한다. 레벨 시프터(105)는 상기 외부 전원을 1.8V와 같은 내부 전원 전압으로 강압한다. 레벨 시프터(105)의 내측에는 다이내믹 랜덤 액세스 메모리(DRAM)(106), 중앙 처리 장치(CPU)(107), 캐시 메모리(CACH)(108), 논리 회로(109), 페이즈 로크 루프 회로(PLL)(110), 아날로그 디지털 변환 회로(ADC)(111), 및 디지털 아날로그 변환 회로(DAC)(112)를 갖는다. 참조 부호 113∼115는 각각 전기적으로 소거 및 기입이 가능한 불휘발성 메모리, 예를 들면, 플래시 메모리이다. 상기 DRAM(106), CPU(107), LOG(109), CACH(108)는 레벨 시프터(105)로부터 공급되는 1.8V와 같은 내부 전원 전압을 동작 전원으로서 동작된다. 단, DRAM(106)은 내부 전원 전압을 승압하여 워드선 선택 레벨을 형성하고, 워드 드라이버 등의 동작 전원에 이용한다. 플래시 메모리(113∼115)는 데이터 판독 동작에서는 내부 전원 전압을 이용하여 동작하지만, 소거·기입 동작에는 고전압을 필요로 하고, 상기 고전압은 내부 승압 회로에 의해 형성해도 좋고, 또한, 시스템 LSI의 후술하는 EPROM 라이터 모드와 같은 소정의 동작 모드에 있어서 소정의 외부 접속 전극을 통해서 외부로부터 공급되도록 해도 좋다.
상기 플래시 메모리(113)는 DRAM(106)의 구제 정보(결함 메모리 셀을 중복 메모리 셀로 치환하기 위한 제어 정보)의 저장에 이용되고, 플래시 메모리(114)는 캐시 메모리(108)의 구제 정보의 저장에 이용되며, 퓨즈에 의한 구제용 프로그램 회로 대신 탑재되어 있다. 상기 플래시 메모리(115)는 입력에 대하여 출력의 논리 기능을 그 기억 정보가 결정하는 프로그래머블 논리 회로를 구성한다. 예를 들면 플래시 메모리(115)는 어드레스 신호의 복수 비트에 대하여 소정의 논리 연산을 행하여 얻어진 결과를 사전에 데이터로서 보유함으로써, 어드레스 입력 신호의 논리치의 조합에 따른 소정의 논리 연산 결과를 출력하는 논리 회로로서 기능된다.
상기 시스템 LSI(101)는 특히 제한되지 않지만, 단층 폴리실리콘 게이트 프로세스에 의해 단결정 실리콘과 같은 1개의 반도체 기판 상에 형성된 상보형의 MIS 트랜지스터(절연 게이트 전계 효과 트랜지스터)를 갖고, MIS 트랜지스터의 게이트 산화막 두께는 2종류로 분류된다.
외부 입출력 회로(103), 아날로그 입출력 회로(104), DRAM(106), 플래시 메모리(113∼115), ADC(111), 및 DAC(112)는 특히 제한되지 않지만, 0.2㎛ 프로세스 기술을 이용한 경우, 게이트 길이가 0.4㎛이고 게이트 산화막 두께가 8㎚(Tox2)인 MIS 트랜지스터를 갖는다. 이것은 게이트 산화막으로 구성되는 터널 산화막에 비교적 두꺼운 막 두께를 설정하는 것이 플래시 메모리의 정보 보유 성능을 양호하게 하는 데에 있어서 바람직하고, 그 밖에 MIS 트랜지스터의 동작 전압에 대하여 어느 정도의 내압(게이트 산화막의 파괴에 대한 내압)을 확보할 필요가 있기 때문이다. 따라서, 상기 플래시 메모리의 불휘발성 기억 소자를 구성하는 MIS 트랜지스터의 게이트 절연막이나, 상기 외부 인터페이스 회로에 포함되는 MIS 트랜지스터의 게이 트 절연막 등은 프로세스 변동에 의한 허용 오차 범위 내에서 동일한 막 두께를 갖게 된다. 상기 게이트 절연막 두께의 프로세스 변동에 의한 허용 범위는 특히 제한되지 않지만, 0.25㎛∼0.2㎛의 최소 가공 치수의 프로세스에서는 8.0㎚의 목표 막 두께에 대하여 ±0.5㎚ 정도이고, 0.18㎛∼0.15㎛의 최소 가공 치수의 프로세스에서는 6.5㎚의 목표 막 두께에 대하여 ±0.3㎚ 정도이다.
이에 반하여, 강압된 비교적 낮은 내부 전압을 동작 전원으로 하는 회로, 즉, 논리 회로(109), 캐시 메모리(108), CPU(107)는 게이트 길이가 0.2㎛이고 게이트 산화막 두께가 4㎚(Tox1)인 MIS 트랜지스터로 구성된다. 레벨 시프트 회로(105)는 특히 제한되지 않지만, 쌍방의 게이트 산화막 두께의 MIS 트랜지스터를 갖고 있다.
상기 게이트 산화막 두께가 각각 다른 MIS 트랜지스터의 게이트 전극은 동일한 막 두께의 폴리실리콘층에 의해 구성되어 있다. 여기서 폴리실리콘층의 동일한 막 두께란 프로세스 변동에 의한 허용 범위 내에서 동일한 막 두께인 것을 의미하고, 게이트막 두께의 프로세스 변동에 의한 허용 범위는 특히 제한되지 않지만, 30㎚∼200㎚의 목표 막 두께에서 ±10% 정도이다.
상술한 게이트 산화막은 막 두께가 동일한 것끼리 동일한 포토마스크를 이용하여 생성하고, 또한, 상술한 폴리실리콘 게이트는 막 두께가 같은 것끼리 동일한 포토마스크를 이용하여 생성할 수 있다. 이와 같이, 단층 게이트 구조의 불휘발성 기억 소자에서의 게이트 산화막 두께를 다른 회로의 MIS 트랜지스터의 게이트 산화막 두께와 공통화함으로써, 시스템 LSI(101)의 제조 프로세스를 복잡화하지 않는 것을 우선시하여, 플래시 메모리(113∼115)의 불휘발성 기억 소자에 어느 정도 길게 정보를 보유할 수 있다.
《불휘발성 기억 소자》
도 1에는 상기 플래시 메모리(113∼115)의 불휘발성 기억 소자, 그리고 외부 입출력 회로(103) 및 논리 회로(109)에 포함되는 n채널형의 MIS 트랜지스터의 단면 구조가 개략적으로 도시된다.
논리 회로(109)에 포함되는 MIS 트랜지스터 MLGn은 p형 반도체 기판(120)에 형성된 p형 웰 영역(121) 내에 형성된다. 상기 p형 웰 영역(121)은 소자 분리 영역(123)에서 분리된다. MIS 트랜지스터 MLGn은 막 두께 4㎚의 게이트 산화막(Tox1) GO1, 막 두께 200㎚의 n형 폴리실리콘막을 포함하는 게이트 GT1, n형 영역을 포함하는 소스 ST1, 및 n형 영역을 포함하는 드레인 DT1에 의해 구성된다. 외부 입출력 회로용의 MIS 트랜지스터 MIOn은 상기 p형 반도체 기판(120)에 형성된 p형 웰 영역(121) 내에 형성된다. p형 웰 영역(121)은 분리 영역(125)에서 분리된다. MIS 트랜지스터 MIOn은 막 두께 8㎚의 게이트 산화막 GO2(Tox2), 막 두께 200㎚의 n형 폴리실리콘막을 포함하는 게이트 GT2, n형 영역을 포함하는 소스 ST2, 및 n형 영역을 포함하는 드레인 DT2로 구성된다.
플래시 메모리(113∼115)의 불휘발성 기억 소자(130)는 MIS 트랜지스터 MFSn과 제어 게이트 CGT를 구성하는 커플링 용량 전극에 의해 구성된다. 즉, MIS 트랜지스터 MFSn은 상기 p형 반도체 기판(120)에 형성된 p형 웰 영역(p-well)(121) 내에 형성된다. p형 웰 영역은 상기 소자 분리 영역(123)에서 분리된다. MIS 트랜 지스터 MFSn은 n형 영역의 소스 ST3, n형 영역의 드레인 DT3, 상기 소스 ST3과 드레인 DT3n 간의 채널 상에 설치된 상기 막 두께 8㎚의 게이트 산화막 GO3(Tox2), 그리고 상기 게이트 산화막 GO3 상에 배치된 상기 막 두께 200㎚의 n형 폴리실리콘막을 포함하는 부유 게이트 FGT에 의해 구성된다. 상기 제어 게이트 CGT는 상기 p형 반도체 기판(120)에 형성된 n형 웰 영역(n-well)(122)이 된다. n형 웰 영역(122)은 상기 소자 분리 영역(123)에서 분리된다. 상기 n형 웰 영역(122) 상에는 상기 게이트 산화막 GO3을 사이에 두고 상기 부유 게이트 FGT의 연장 부분이 중첩되어 있다. 도 1의 단면도에서는, MIS 트랜지스터 MFSn과 제어 게이트 CGT 간에서 부유 게이트 FGT가 도중에서 끊겨져 있는 것처럼 도시되어 있지만, 실제로는 후술되는 도 7에 도시된 바와 같이 일체적으로 구성되어 있다. 또한, n형 웰 영역(122)에는 제어 게이트 CGT의 전극 접속을 위해 n+형 영역(203)이 형성된다.
도 3은 상기 불휘발성 기억 소자(130)의 소거 동작의 설명도이다. 소거 동작에서는, p형 웰 영역(121) 및 제어 게이트 CGT인 n형 웰 영역(122)은 접지 전위와 같은 0V, 즉 Vpw=0V, Vw=0V가 되고, 소스 ST3에 7V의 정전압, 즉 Vs=7V가 인가되고, 드레인 DT3에 접지 전압과 같은 0V, 즉 Vb=0V가 인가되어 부유 게이트 FGT로부터 터널 전류로 전자를 소스 ST3으로 인출한다. 이에 따라, 제어 게이트(워드선)로부터 본 불휘발성 기억 소자(130)의 임계치 전압이, 예를 들면 2V까지 저하된다. 그것에 의해 소자(130)의 임계치 전압의 상태가 소거 상태로 된다. 이 불휘발성 기억 소자(130)의 디바이스 구조로부터 분명해진 바와 같이, 제어 게이트 CGT 는 n형 웰 영역(122)에 형성되어 있으므로, 워드선 전압 Vw가 부전압으로 되지 않는다. 그 때문에, 소거 동작 시, 워드선 전압 Vw=0V에 대하여 소스 전압 Vs는 Vs=7V로 된다.
도 4는 상기 불휘발성 기억 소자(130)의 기입 동작의 설명도이다. 기입 동작에서는, p형 웰 영역(121)이 0V(Vpw=0V)로 인가되고, 제어 게이트(워드선)인 n형 웰 영역(122)이 6V(Vpw=6V)로 인가되고, 소스 ST3이 접지 전압(Vs=0V)으로 인가되고, 드레인 DT3이 5V(Vb=5V)로 인가된다. 그 결과, 드레인 DT3에서 발생한 열 전자가 부유 게이트 FGT에 주입되고, 불휘발성 기억 소자(130)의 제어 게이트(워드선) CGT에서 본 임계 전압이, 예를 들면 4V까지 상승한다. 이에 의해, 소자(130)의 임계치 전압의 상태가 기입 상태로 된다. 또한, 소자(130)의 기입 상태의 임계치 전압과 소거 상태의 임계치 전압은 상기의 역으로 설정해도 좋다.
도 5는 상기 불휘발성 기억 소자의 판독 동작의 설명도이다. 판독 동작에서는 p형 웰 영역(121)이 접지 전압(Vpw=0V)으로, 제어 게이트(워드선) CGT를 구성하는 n형 웰(122)이 3V(Vpw=3V)로, 소스 ST3이 접지 전압(Vs=0V)으로, 드레인 DT3이 1V(Vb=1V)로 인가된다. 그리고, 제어 게이트(워드선) CGT에서 본 임계치 전압이 판정된다. 상기 드레인 DT3의 1V는 그 드레인이 접속되는 데이터선의 프리차지 레벨이다. 이 때, 판독 워드선 전압(Vpw=3V)은 소거 시 상태의 임계치 전압 VthL(VthL=2V)과 기입 상태의 임계치 전압 VthH(VthH=4V)과의 중간치로 되어 있다. 이 점에 대해 그 상세는 후술한다.
《차동 접속 형태의 메모리 셀》
도 6은 한쌍의 불휘발성 기억 소자(130)를 차동 형태로 구성한 메모리 셀(131)의 회로도의 일례를 나타낸다. 상기 MIS 트랜지스터 MFSn 및 제어 게이트 CGT로 구성되는 불휘발성 기억 소자(130)는 특히 제한되지 않지만, 2개 1조로 1비트분의 메모리 셀(단위 셀)(131)을 구성한다. 불휘발성 기억 소자(130)는 상기 소스 ST3, 드레인 DT3, 부유 게이트 FGT 및 제어 게이트 CGT를 각각 갖고, 한쌍의 제어 게이트 CGT는 대응 행의 워드선 WL에 공통으로 접속된다. 한쪽 불휘발성 기억 소자[130(L)]의 드레인이 대응하는 열의 상보 데이터선쌍의 한쪽 데이터선 DLt에 접속되고, 다른쪽 불휘발성 기억 소자[130(R)]의 드레인이 상기 대응하는 열의 상보 데이터선쌍의 다른쪽 데이터선 DLb에 접속된다. 그리고 소스 ST3은 소거 단위를 구성하는 일군의 불휘발성 기억 소자마다 공통의 소스선 SL에 접속된다.
도 7은 도 6의 두개의 메모리 셀의 평면 레이아웃의 일례를 나타낸다. 또한, 상기 도 6의 불휘발성 기억 소자(130)의 단면은 도 7의 A-A'선 화살 표시 단면도로 되어 있다.
도 7에 있어서, 1개의 메모리 셀(131)은 점선으로 표시되고, p형 웰 영역(121)에 형성된 소자(130)와 상기 p형 웰 영역(121)의 옆에 형성되며, 제어 게이트 CGT를 구성하기 위한 n형 웰 영역(122)에 의해 형성된다. 참조 부호 123L은 구형의 외측이 상기 소자 분리 영역(123)이다. 부유 게이트 FGT가 폴리실리콘층 PSi에 의해 구성된다. 제어 게이트 CGT를 구성하는 n형 웰 영역(122)은 컨택트홀 CH를 통해서 제1층째 알루미늄 도전층 AL1에 접속되고, 제1층째 알루미늄 도전층 AL1은 또한 관통 홀 TH를 통해서 제2층째 알루미늄 도전층 AL2로 이루어지는 워드선 WL에 접속된다. n형 웰 영역(122)은 워드선을 따라서 연장된다. 상보 데이터선쌍 DLt, DLb는 제1층째 알루미늄 도전층에 의해 형성된다. p형 웰 영역(121)의 드레인 DT3은 컨택트홀 CH를 통해서 상보 데이터선쌍 DLt, DLb에 접속된다. p형 웰 영역(121)의 소스 ST3은 컨택트홀 CH를 통해서 제1 알루미늄 도전층 AL1에 접속되고, 제1층째 알루미늄 도전층 AL1은 또한 관통 홀 TH를 통해서 제2층째 알루미늄 도전층 AL2로 이루어지는 소스선 SL에 접속된다. 이와 같이 구성된 소자(130)의 상부는 자외선 등에 의한 소프트 에러 방지를 위한 차광을 목적으로서 제3층째 알루미늄 도전층 AL3에 의해 전면이 피복된다. 또한, 상기 제어 게이트(워드선) CGT가 되는 n형 웰 유역(122)과 부유 게이트 FGT가 되는 폴리실리콘층 PSi 간에는 게이트 산화막을 통해서 용량(C2)이 형성된다. MIS 트랜지스터(130)의 게이트 용량(C1)과, 상기 용량(C2)으로부터 결정되는 커플링비, C2/(C1+C2)는, 예를 들면, 0.8로 설정되어 있다. 도 7로부터 이해되는 바와 같이, 2점 쇄선 B, C, D 및 E에 대하여 경면 대칭이 되도록 상기 메모리 셀(131)의 주위에 다른 메모리 셀이 배치된다. 그것에 의해 메모리 셀이 구성된다. 또한, 도 3∼도 5에 도시된 바와 같이 p-형 웰(121)의 전위를 설정하기 위한 p형 영역(300)은 도시되지 않지만, 소스선 SL(AL2) 아래에 소정의 간격을 두고 설치되는 것은 당업자에게 있어서 용이하게 이해될 것이다.
《플래시 메모리》
도 8은 차동 접속 형태의 메모리 셀(131)을 이용한 플래시 메모리(113)의 개 략 블록도를 나타낸다. 또한, 그 밖의 플래시 메모리(114, 115)도 참조 부호 113과 마찬가지로 구성되어 있다.
플래시 메모리(113)의 메모리 셀 어레이에는 상기 메모리 셀(131)이 매트릭스 배치되어 있다. 메모리 셀(131)의 제어 게이트는 대응하는 행의 워드선 WL1∼WLn에 결합되고, 드레인은 대응하는 열의 상보 데이터선쌍 DLt1, DLb1∼DLtm, DLbm에 결합되며, 소스는 소거 단위 블록마다 소스선 SLi에 결합되어 있다. 로우 디코더(140)는 로우 어드레스 신호 RADD 등에 따라서 워드선 선택 신호를 형성한다. 워드 드라이버(141)는 워드선 선택 신호로 선택되는 워드선을 구동한다. 워드선의 구동 전압은 불휘발성 기억 소자(130)에 대한 소거, 기입, 판독 동작에 따라서 워드선 구동 전압 전환 회로(142)가 워드 드라이버(141)에 제공한다. 또한, 로우 디코더(140)의 입력부에 로우 어드레스 신호 RADD를 유지하는 래치 회로가 설치되어도 좋다.
상보 데이터선쌍 DLt1, DLb1∼DLtm, DLbm은 각각 이퀄라이즈 MIS 트랜지스터 M1, 프리차지 MIS 트랜지스터 M2, M3을 통해서 감지 증폭기(SA)(143)의 차동 입출력 단자에 결합되어 있다. Vpc는 프리차지 전압, ψpc는 프리차지 이퀄라이즈 제어 신호이다. 프리차지 전압 전환 회로(149)는 불휘발성 기억 소자(130)의 소거, 기입, 판독 동작에 따라서 프리차지 전압 Vpc를 전환하여 출력한다. 상기 감지 증폭기(143)의 동작 전원은 불휘발성 기억 소자(130)에 대한 소거, 기입, 판독의 각 동작 모드에 따라 감지 증폭기 전원 전환 회로(144)에서 전환되어 공급된다. 또한 상보 데이터선쌍 DLt1, DLb1∼DLtm, DLbm은 컬럼 선택 MIS 트랜지스터 M4, M5를 통해서 상보 공통 데이터선쌍 CDt, CDb에 공통으로 접속된다. 컬럼 디코더(145)는 컬럼 어드레스 신호 CADD를 디코드하여 한쌍의 컬럼 선택 MIS 트랜지스터 M4, M5를 온 상태로 제어한다. 또한, 컬럼 디코더(145)의 입력부에 컬럼 어드레스 신호 CADD를 유지하는 래치 회로가 설치되어도 좋다. 상보 공통 데이터선쌍 CDt, CDb는 메인 증폭기(146)의 데이터 입출력 단자에 결합되어 있다. 메인 증폭기(146)는 상보 공통 데이터선쌍 CDt, CDb의 차동 신호를 싱글 엔드로 외부로 출력하고, 또한, 외부로부터의 기입 신호의 논리치에 따라 상보 공통 데이터선쌍 CDt, CDb를 상보적으로 구동한다. 소스선 SLi는 불휘발성 기억 소자(130)에 대한 소거, 기입, 판독의 각 동작에 따른 소스선 전압을 전환하여 공급한다. 제어 회로(148)는 외부로부터의 액세스 동작의 복수의 지시 신호 CONT에 따라서, 불휘발성 기억 소자(130)의 소거, 기입, 판독 동작을 위한 동작 타이밍 제어나 각종 동작 전압의 선택 제어 등 플래시 메모리를 전체적으로 제어한다. 소거, 기입, 판독 동작에서 불휘발성 기억 소자(130)에 인가되는 전압은 도 3∼도 5에서 설명한 바와 같이 제어된다. 또한, 지시 신호 CONT에 의해 지시되는 동작은 기입 검증 동작이나 소거 검증 동작을 포함하여도 좋다.
도 9에는 상기 감지 증폭기의 일례가 도시된다. 감지 증폭기(143)는 p채널형 MIS 트랜지스터 M10과 n채널형 MIS 트랜지스터 M11의 직렬 회로를 포함하는 상보형 MIS 인버터 회로를 한쌍 갖고, 상호 한쪽 입력을 다른쪽 출력에 교차적으로 결합한 차동 증폭 회로로서 구성된다. 상기 MIS 트랜지스터 M10의 소스에는 p채널형 MIS 트랜지스터 M12를 통해서 전원 전압/기입용 고전압(Vcc/Vpp) 전환 회로(150)의 출력이 접속되고, 상기 MIS 트랜지스터 M11의 소스는 n채널형 MIS 트랜지스터 M13을 통해서 접지 전압 GND(=0V)에 접속되어 있다. 상기 전원 전압/기입용 고전압(Vcc/Vpp) 전환 회로(150)는, 판독 시는 전원 전압 Vcc=1.8V를, 기입 동작 시는 기입용 고전압 Vpp=5.5V를 출력한다. 상기 MIS 트랜지스터 M12, M13은 감지 증폭기(143)의 파워 스위치로서 기능하고, 상기 MIS 트랜지스터 M13의 게이트에는 감지 증폭기 활성화 제어 신호 ψsa가, 상기 MIS 트랜지스터 M13에는 감지 증폭기 활성화 제어 신호 ψsa를 인버터(151)에서 반전시킨 신호가 공급된다. 감지 증폭기를 동작시켜야 되는 타이밍에서 감지 증폭기 활성화 제어 신호 ψsa가 하이 레벨로 된다. 또한, 소거 동작에서는 감지 증폭기(143)는 비활성 상태를 유지하고, 상보 데이터선쌍은 프리차지 MIS 트랜지스터 M2, M3을 통해서 접지 전압(=0V)으로 된다.
상기 도 3, 도 4에서 각각 설명한 불휘발성 기억 소자(130)에 대한 소거, 기입에 필요한 고전압인 7V, 5V, 6V의 전압은 외부로부터 직접 입력해도 좋고, 혹은 1.8V의 전원 전압, 또는 3.3V의 외부 전원 전압을 내부 승압 회로를 이용하여 승압하여 생성해도 좋다. 도 5에서 설명한 불휘발성 기억 소자(130)에 대한 판독 동작에 필요한 3V의 워드선 선택 레벨은 내부의 1.8V의 전원 전압을 내부 승압 회로를 이용하여 승압하여 생성해도 좋고, 혹은 3.3V의 외부 전원 전압을 내부 강압 회로에서 강압하여 이용해도 좋다.
메모리 셀(131)의 기억 정보는 2개의 불휘발성 기억 소자(130)의 서로 다른 논리치 상태에 따라 결정된다. 예를 들면 메모리 셀(131)의 기억 정보의 논리치 "1"은 좌측의 메모리 셀[130(L)]의 임계치 전압이 높은 곳의 기입 상태와, 우측의 메모리 셀[130(R)]의 임계치 전압이 낮은 곳의 소거 상태에 따라 얻어진다. 판독 동작에서 이 상태의 메모리 셀(131)이 선택되면, 예를 들면 도 8에 있어서 데이터선 DLt1은 프리차지 레벨을 유지하여 하이 레벨, 데이터선 DLb1은 방전되어 로우 레벨이 되고, 그 차분 전압이 감지 증폭기(143)에서 전압 감지되어 증폭되며, 메인 증폭기(146)를 통해서 논리치 "1"의 데이터가 외부로 출력된다.
한편, 메모리 셀(131)의 기억 정보의 논리치 "0"은 좌측의 메모리 셀[130(L)]의 임계치 전압이 낮은 곳의 소거 상태와, 우측의 메모리 셀[130(R)]의 임계치 전압이 높은 곳의 기입 상태에 따라 얻어진다. 판독 동작에서 이 상태의 메모리 셀(131)이 선택되면, 예를 들면 도 8에 있어서 데이터선 DLb1은 프리차지 레벨을 유지하여 하이 레벨, 데이터선 DLt1은 방전되어 로우 레벨이 되고, 그 차분 전압이 감지 증폭기(143)에서 전압 감지되어 증폭되며, 메인 증폭기(146)를 통해서 논리치 "0"의 데이터가 외부로 출력된다.
메모리 셀(131)에 논리치 "1"의 데이터를 기입하는 경우에는, 불휘발성 기억 소자[130(L), 130(R)]를 소거 상태로 한 후, 메인 증폭기(146)에 입력된 논리치 "1"의 기입 데이터에 의해 상보 레벨로 구동된 상보 공통 데이터선쌍 CDt, CDb의 상보 신호에 따라서, 감지 증폭기(143)에 의한 상보 데이터선쌍에 대한 차동 증폭 작용에 의해 좌측의 불휘발성 기억 소자[130(L)]만을 기입 상태로 프로그램한다. 메모리 셀(131)에 논리치 "0"의 데이터를 기입하는 경우에는, 상기와는 반대로, 불휘발성 기억 소자[130(L), 130(R)]를 소거 상태로 한 후, 우측의 불휘발성 기억 소 자[130(R)]만을 기입 상태로 프로그램한다.
《초기 임계치 전압과 워드선 선택 전압》
도 10은 불휘발성 기억 소자(130)의 초기 임계치 전압 Vthi와 워드선 선택 전압 Vread의 관계를 나타낸다. 불휘발성 기억 소자(130)의 초기 임계치 전압 Vthi는 감지 증폭기(143)의 동작점과 워드선 선택 전압 Vread를 고려하여 결정된다. 즉, 상기 불휘발성 기억 소자(130)에 대한 정보 판독을 위해 상기 워드선 WL에 제공되는 선택 전압 Vread와 상기 불휘발성 기억 소자(130)의 초기 임계치 전압 Vthi는 거의 동일해진다. 예를 들면, 쌍방의 전압의 차분 전압은 상기 감지 증폭기(143)가 과도하게 응답하여 동작되는 입력 전압 범위[즉, 소위 감지 증폭기(143)의 감도가 큰 범위]의 전압 폭 ΔVth보다 작은 전압(예를 들면 50㎷와 같은 전압)이 된다. 도 11은 상기 감지 증폭기(143)의 입출력 특성의 일례를 나타낸다. 상기 전압 폭 ΔVth의 영역은 감지 증폭기(143)를 구성하는 MIS 트랜지스터 M10 및 M11의 쌍방이 포화 영역에서 동작하는 범위이다. 상기 조건을 만족시키기 위해서, 특히 도 10의 예에서는 상기 초기 임계치 전압 Vthi를 저임계치 전압 VthL과 고임계치 전압 VthH의 평균치 근방의 전압으로 한다. 상기 도 3 및 도 4의 설명에서는, 기입 상태의 고임계치 전압 VthH는 4V, 소거 상태의 저임계치 전압 VthL은 2V이며, 이 때, 상기 초기 임계치 전압 Vthi 및 판독 동작 시의 워드선 선택 전압 Vread는 예를 들면 3V로 된다.
전하 보유 상태에서, 불휘발성 기억 소자(130)의 고임계치 전압 VthH는 터널막으로 인가되는 자기 전계에 의한 전하 누설에 기인하여 열 평형 상태인 초기 임계치 전압 Vthi로 접근한다. 한편, 불휘발성 기억 소자(130)의 저임계치 전압 VthL은 판독 시의 워드선 선택 전압 Vread에 의한 차지 이득 방향의 전계에 의해 열 평형 상태인 초기 임계 전압 Vthi로 접근한다. 상기한 바와 같이, 초기 임계 전압 Vthi와 판독 워드선 선택 전압 Vread를 감지 증폭기(143)의 감도가 큰 전압 폭 ΔVth의 범위에서 거의 동일하게 설정한다. 그것에 따라, 고임계치 전압 VthH의 불휘발성 기억 소자(130)의 임계치 전압이 점차 저하되거나, 혹은 저임계치 전압 VthL의 불휘발성 기억 소자의 임계치 전압이 점차 상승됨으로써, 메모리 셀(131)의 한쪽 불휘발성 기억 소자[130(L), 130(R)]가 만약 불량화되었다고 해도, 그 불량에 따른 기억 소자[130(L), 130(R)]의 임계치 전압은 워드선 선택 전압 Vread에 거의 동일한 상태로 된다. 그 때문에, 상기 불량에 따른 불휘발성 기억 소자[130(L), 130(R)]는 온 상태와 오프 상태의 과도 상태(transient state) 혹은 중간 상태에 있으며, 이에 의해 데이터선을 통해서 감지 증폭기(143)에 전달되는 신호 상태는 감지 증폭기(143)에 과도하게 응답하는 동작의 입력 상태를 초래한다. 따라서, 메모리 셀(131)의 다른쪽 불휘발성 기억 소자(130)의 상태가 정상이면, 감지 증폭기(143)의 차동 증폭 작용에 의해 열화 전의 메모리 셀(131)의 정규 논리치의 기억 정보를 재현할 수 있을 가능성이 매우 높아진다. 이에 의해, 메모리 셀(131)의 장기 데이터 보유 성능이 향상되기 때문에, 판독 불량율의 저하를 실현할 수 있다.
특히, 상기 초기 임계치 전압 Vthi를 상기 상대적으로 낮은 임계치 전압 VhtL과 상대적으로 높은 임계치 전압 VthH의 평균치 근방의 전압으로 하면, 불휘발 성 기억 소자(130)의 고임계치 전압 VthH가 점차 저하됨으로써 생기는 불량의 발생 확률과, 불휘발성 기억 소자(130)의 저임계치 전압 VthL이 점차 상승됨으로써 생기는 불량화의 발생 확률을 거의 동일하게 할 수 있다. 이에 의해, 메모리 셀(131)의 기억 정보의 장기 보유 성능을 최대한으로 향상시킬 수 있다.
상기 초기 임계치 전압 Vthi는 불휘발성 기억 소자(130)가 n채널형이기 때문에, 예를 들면, 부유 게이트 FGT로의 p형 불순물의 이온 주입에 의해 제어할 수 있다. 상술한 바와 같이, 단층 폴리실리콘 게이트 프로세스로 생성 가능한 상기 불휘발성 기억 소자(130)는 MIS 트랜지스터, 및 상기 MIS 트랜지스터의 부유 게이트 간에 절연막이 개재된 제어 게이트를 갖지만, 임계치 전압 제어를 목적으로, 상기 단층 폴리실리콘 게이트 프로세스로 생성 가능한 상기 불휘발성 기억 소자(130)의 부유 게이트 FGT에 상기 p형 웰 영역(121)과 마찬가지의 p형 불순물을 도입함으로써, 상기 불휘발성 기억 소자(130)의 초기 임계치 전압을 고임계치 전압과 저임계치 전압의 대략 중간 전압으로 하는 것이 용이해진다. 그와 같은 불순물을 도입하는 경우에도 상기 불휘발성 기억 소자(130)를 구성하는 MIS 트랜지스터 MFSn의 제조에 CMOS 프로세스를 유용할 수 있다. 그 대신, 상기 MIS 트랜지스터 MFSn의 채널에 n형 불순물을 도입함으로써 임계치 전압을 조정하는 경우에는, 상기 MIS 트랜지스터 MFSn의 제조에는 CMOS 프로세스에 대하여 채널 주입용의 포토마스크가 추가된다.
여기서, 상기 메모리 셀(131)과 같은 차동 접속 형태의 메모리 셀 구조에 의해 얻어지는 판독 불량율의 저하에 대하여 확률적인 설명을 행한다. 상술한 바와 같이, Vthi=Vread로 함으로써, 고임계치 전압 VthH의 불휘발성 기억 소자의 임계치 전압 저하에 의한 불량화와 저임계치 전압 VthL의 불휘발성 기억 소자의 임계치 전압 상승에 의한 불량화의 발생 확률이 거의 동일해진다. 그 전제로서, 2개의 불휘발성 기억 소자로 1비트를 구성하는 2셀 1비트 형식의 메모리 셀에 의한 판독 불량율을 도출한다. 예를 들면 1개의 불휘발성 기억 소자로 1비트를 구성하는 1셀 1비트 구성의 메모리 셀에서의 10년 후의 불량 확률을 f로 하면,
상태 ① : 2셀 모두 우수한 제품일 확률 Pa는,
Figure 112001019191084-pct00001
상태 ② : 어느 한쪽 셀이 불량일 확률 Pb는,
Figure 112001019191084-pct00002
상태 ③ : 2셀 모두 불량일 확률 Pc는,
Figure 112001019191084-pct00003
이 된다. 여기서,
Pa+Pb+Pc=(1-f)2+2f(1-f)+f2=1이다. 칩의 총 비트수를 N으로 하면, 우수한 제품은 상기 ③ 상태의 비트가 하나도 없는 것이고, 이 때, N비트는 상기 ① 또는 ② 중 어느 하나의 상태에 있기 때문에, 우수한 제품 확률 Y는,
Figure 112001019191084-pct00004
가 되고, 칩 불량율 F는,
Figure 112001019191084-pct00005
이항 정리에 의해,
Y=ΣNCkPakPbN-k=(Pa+Pb)N
={(1-f)2+2f(1-f)}N
=(1-f2)N
이기 때문에,
Figure 112001019191084-pct00006
이 된다. 그런데, 1셀 1비트 방식의 경우의 우수한 제품 확률 Y'는 N비트 중의 1비트라도 불량이 되면 칩 불량이 되기 때문에,
Figure 112001019191084-pct00007
이 되고, 1셀 1비트 방식의 경우의 칩 불량율 F'는
Figure 112001019191084-pct00008
이 된다. 따라서, 본 발명의 반도체 집적 회로 장치에 의한 칩 불량율의 개선도 R은,
Figure 112001019191084-pct00009
이 된다.
도 14는 상술한 칩 불량율의 개선 효과를 계산하기 위해 이용하는 보유 불량의 비트 불량율 f를 터널막 두께를 변화시켜 실측한 값을 나타낸다. 도 14에는 전혀 재기입이 없는 경우와 1만회의 재기록을 행한 경우의 결과를 나타내고 있고, 재기입에 의해 약 1자릿수의 불량율의 증가가 보인다. 도 15에는, 상기 수학식 6, 수학식 8을 이용하여 칩 불량율을 1세트1비트 방식과 비교한 결과를 나타낸다. 재기입 횟수를 1만회로 하고, 총 비트수 N으로 하여 16M비트와 1G비트를 가정한다. 도 15의 내용에 의해, 터널막 두께 8㎚에 있어서, 1셀 1비트 방식에서는 불량율이 100%가 되는 데 반하여, 본 발명의 2셀 1비트의 메모리 셀에서는 16M비트에서 약 1ppm, 1G비트에서도 100ppm 정도까지 칩 불량율을 저감하는 것이 가능해진다. 상기 수학식 9로부터도 알 수 있는 바와 같이, 상기 메모리 셀(131)을 이용함으로써 6자릿수 이상의 신뢰도 개선 효과를 얻을 수 있다. 따라서, 1셀 1비트 방식의 메모리 셀에서는 사용할 수 없었던 막 두께 8㎚ 이하의 얇은 터널막 두께의 영역에서도 높은 신뢰도를 확보한 상대 그대로 플래시 메모리를 제조할 수 있다. 이것은, 전원 전압 3.3V에서 동작하는 트랜지스터의 게이트 산화막 두께를 그대로 터널막으 로서 사용할 수 있는 것을 의미한다. 도 16에는 이상 설명한 메모리 셀을 이용한 64kB의 플래시 메모리의 칩 불량율을 1세트1비트 방식과 비교한 결과가 도시된다. 도 16으로부터, 1만회의 재기록을 행한 후에도 터널 산화막 두께 8㎚에서는 불량률 0.1ppm이고, 이것은 1셀 1비트 메모리 셀에 대하여 6자릿수 낮은 불량율로 되어 있다.
《제조 방법》
도 17 내지 도 20은 도 1의 플래시 메모리의 불휘발성 기억 소자(130) 및 논리 회로의 MIS 트랜지스터 MLGn의 단면 구조를 제조 프로세스의 주된 공정마다 나타낸다. 또한, 하기의 설명에 이용되는 수치는 일례이며, 변경이 가능하다.
우선, 도 17에 있어서, 저항율 10Ω㎝의 p형 실리콘 기판(120) 상에 깊이 0.3㎛의 홈형 소자 분리 영역(123)을 형성한 후, 이온 주입법에 의해 가속 에너지 350keV의 B+ 이온을 도우즈량 1×1012/㎠, 가속 에너지 150keV의 B+ 이온을 도우즈량 2×1012/㎠, 그리고 가속 에너지 50keV의 BF2 + 이온을 도우즈량 5×1012 /㎠로 주입하여 p형 웰 영역(121)을 형성한다. 동일한 이온 주입법에 의해, 가속 에너지 500keV의 P+ 이온을 도우즈량 1×1012/㎠, 가속 에너지 200keV의 P+ 이온을 도우즈량 2×1012/㎠, 그리고 가속 에너지 50keV의 BF2 + 이온을 도우즈량 3×1012 /㎠로 주입하여 n형 웰 영역(122)을 형성한다. 상기 웰 영역(122, 121)의 표면에 온도 850℃의 열 산화법에 의해 막 두께 7㎚의 고내압계 게이트 산화막(200)을 성장시키고, 그 후, 논리 회로용 MIS 트랜지스터가 형성되는 영역만을 개구한 두께 1㎛의 레지스트막(201)을 통상의 리소그래피법에 의해 형성하고, 도시와 같이, 웨트 에칭법에 의해 논리 회로용 MIS 트랜지스터가 형성되는 영역의 상기 고내압계 게이트 산화막(200)을 제거한다.
다음으로, 상기 레지스트막(201)을 애싱법에 의해 제거하고, 세정을 행한 후, 도 18에 도시한 바와 같이, 온도 850℃의 열 산화법에 의해 막 두께 4㎚의 저내압계 게이트 산화막[204(GO1)]을 성장시키고, 동시에 상기 게이트 산화막(200)에 그 산화를 추가하여 막 두께가 8㎚로 증가된 고내압계 게이트 산화막[200(GO3)]을 형성한다. 막 두께가 성장된 고내압계 게이트 산화막(200)은 불휘발성 기억 소자의 상기 게이트 산화막 GO3이 된다. 이 후, 온도 600℃의 CVD법(화학 기상 성장법 : Chemical Vapor Deposition)에 의해 폴리실리콘을 피착하고, 이온 주입법에 의해 가속 에너지 20keV의 P+ 이온을 도우즈량 4×1015/㎠로 주입한 막 두께 200㎚의 폴리실리콘막을 형성한다. 그리고, 통상의 리소그래피법에 의해 가공된 게이트 전극[202(GT1)]이 형성된다. 그 후, 논리 회로용의 MIS 트랜지스터 내의 n채널형 MIS 트랜지스터(MLGn)와 플래시 메모리 셀 구성용 MIS 트랜지스터(MFSn)와의 영역을 개구한 두께 1㎛의 레지스트막을 마스크로 한 이온 주입법에 의해, 가속 에너지 30keV의 As+ 이온을 도우즈량 3×1015/㎠로 주입하여 소스·드레인 영역(203)을 형성한다. 이 영역(203)은 상기 소스 ST1, ST2, ST3나 드레인 영역 DT1, DT2, DT3이 된다.
또한, 도 19는 온도 400℃의 CVD법(화학 기상 성장법 : Chemical Vapor Deposition)에 의해 피착되고, CMP법(화학적 기계적 연마법 : Chemical Mechanical Polishing)에 의해 평탄화된 막 두께 1㎛의 실리콘 산화막(205)을 형성하고, 원하는 위치에 컨택트홀을 형성하며, 막 두께 500㎚의 알루미늄막을 스퍼터법에 의해 피착하여 통상의 리소그래피법에 의해 가공한 제1 알루미늄 도전층[206(AL1)]을 형성한 상태를 나타낸다.
마지막으로, 도 20에 도시한 바와 같이, 제1 층간 절연막(207)을 형성하고, 제1 접속 홀의 가공, 제2 알루미늄 도전층[208(AL2)]의 형성, 제2 층간 절연막(209)의 형성, 및 제3 알루미늄 도전층[210(AL3)]을 가공한 상태를 나타낸다. 또한, 도 20에는 도시하지 않지만, 패시베이션막의 피착과 가공을 행하여 본 실시예의 플래시 메모리를 혼재한 시스템 LSI의 제조를 완료한다.
상술한 개략적인 제조 프로세스로부터 명백해진 바와 같이, 논리 회로(109)의 게이트 산화막(204)보다 두꺼운 게이트 산화막(200)을 성장시켜 단층 폴리실리콘 프로세스에 의해 상기 불휘발성 기억 소자(130)를 간단하게 형성할 수 있다.
다음으로, 상기 차동 형태로 접속한 불휘발성 기억 소자를 플래시 메모리로서 갖는 시스템 LSI를 CMOS 프로세스를 이용하여 제조하는 경우의 제조 방법에 대하여 도 21∼도 32를 참조하면서 설명한다. 각 도면에서, I/O·NMIS는 상기 외부 입출력 회로(103)를 구성하는 n채널형의 MIS 트랜지스터의 형성 영역, I/O·PMIS는 상기 외부 입출력 회로(103)를 구성하는 p채널형의 MIS 트랜지스터의 형성 영역, 논리 NMIS는 상기 논리 회로(109) 구성용의 n채널형의 MIS 트랜지스터의 형성 영 역, 논리 PMIS는 상기 논리 회로(109) 구성용의 p채널형의 MIS 트랜지스터의 형성 영역을 각각 의미한다. 또한, 각 도면에서, 메모리 셀 영역은 상기 불휘발성 기억 소자(130) 구성용의 MIS 트랜지스터 형성 영역을 의미한다. 이 메모리 셀 영역에는 상기 제어 게이트 CGT를 커플링 용량 전극으로 한 용량은 도시를 생략한다. 또한, 상기 2종류의 게이트 산화막 두께의 상이는 각 도면에 있어서 식별 불가능하지만, 도 17∼도 20에서 설명된 바와 같이 상이가 있다. 또한, 이하의 제조 방법의 설명에서는 웰 영역이나 반도체 영역 등에 붙인 참조 번호는 지금까지의 설명과는 편의상 다르게 한다.
우선, 도 21에 도시한 바와 같이, 예를 들면 p형으로 비저항이 10Ω㎝ 정도인 반도체 기판(이 단계에서는 반도체 웨이퍼)(3)을 800℃ 정도로 웨트 산화하여 그 표면에 막 두께 10㎚ 정도의 얇은 산화실리콘막(10)을 형성한 후, 그 위에 CVD (Chemical Vapor Deposition)법으로 막 두께 200㎚ 정도의 질화실리콘막(11)을 피착한다. 산화실리콘막(10)은 후의 공정에서 소자 분리홈의 내부에 매립되는 산화실리콘막을 신터링(sintering)(소결)할 때 등에 반도체 기판(3)에 가해지는 응력을 완화하기 위해 형성된다. 질화실리콘막(11)은 산화되기 어려운 성질을 갖고 있기 때문에, 그 하부(활성 영역)의 기판 표면의 산화를 방지하는 마스크로서 이용된다.
계속해서, 포토레지스트막을 마스크로 하여 질화실리콘막(11), 산화실리콘막(10) 및 반도체 기판(3)을 드라이 에칭함으로써, 반도체 기판(3)에 깊이 300∼400㎚ 정도의 분리홈(4a)을 형성한다. 분리홈(4a)을 형성하기 위해서는, 포토레지스트막을 마스크로 하여 질화실리콘막(11)을 에칭하고, 계속해서 포토레지 스트막을 제거한 후, 패터닝된 질화실리콘막(11)을 마스크로 하여 산화실리콘막(10) 및 반도체 기판(3)을 드라이 에칭해도 좋다.
이러한 처리 후, 상기 에칭으로 분리홈(4a)의 내벽에 생긴 손상층을 제거하기 위해서, 반도체 기판(3)을 1000℃ 정도에서 드라이 산화하여 분리홈(4a)의 내벽에 막 두께 30㎚ 정도의 얇은 산화실리콘막을 형성한다. 계속해서, 도 22에 도시한 바와 같이, 반도체 기판(3) 상에 막 두께 400㎚ 정도의 산화실리콘막(13)을 피착한 후 반도체 기판(3)을 웨트 산화함으로써, 분리홈(4a)에 매립한 산화실리콘막(13)의 막질을 개선하기 위한 신터링(소결)을 행한다. 이 산화실리콘막(13)은, 예를 들면 오존(O3)과 테트라에톡시 실란(TEOS)을 소스 가스로 이용한 플라즈마 CVD법으로 피착한다.
계속해서, 그 산화실리콘막(13)의 상부에 CVD법으로 막 두께 200㎚ 정도의 질화실리콘막을 피착한 후, 포토레지스트막을 마스크로 하여 질화실리콘막을 드라이 에칭함으로써, 예를 들면 메모리 셀 어레이와 주변 회로의 경계부와 같이 상대적으로 넓은 면적의 분리홈(4a)의 상부에만 질화실리콘막(14)을 남긴다. 분리홈(4a)의 상부에 남은 질화실리콘막(14)은, 다음의 공정에서 산화실리콘막(13)을 화학적 기계 연마(Chemical Mechanical Polishing ; CMP)법으로 연마하여 평탄화할 때, 상대적으로 넓은 면적의 분리홈(4a)의 내부 산화실리콘막(13)이 상대적으로 좁은 면적의 분리홈(4a)의 내부 산화실리콘막(13)에 비해 깊게 연마되는 현상(디싱 ; dishing)을 방지하기 위해 형성된다.
계속해서, 질화실리콘막(14)의 패터닝용의 포토레지스트막을 제거한 후, 질화실리콘막(11, 14)을 스토퍼로 이용한 CMP법으로 산화실리콘막(13)을 연마하여 분리홈(4a)의 내부에 남김으로써 분리부(4)를 형성한다. 이 분리부(4)는 도 1의 소자 분리 영역(123)에 상당한다.
그 후, 질화실리콘막(11, 14)을 제거하고, 반도체 기판(3)에 대하여 사전 산화 처리를 실시하고, 두께 10㎚ 정도의 게이트 절연막을 반도체 기판(3) 상에 형성한다. 그 후, 도 23에 도시한 바와 같이, 반도체 기판(3)의 주면 상에 매립 영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12C)을 형성한 후, 반도체 기판(3)에 n형의 매립 영역(15)을 형성하기 위해, 그 포토레지스트 패턴(12C)을 마스크로 하여, 예를 들면 인을 반도체 기판(3)에 이온 주입한다. 또, 이 단계에서는 불순물의 활성화 등을 위한 열 처리를 반도체 기판(3)에 실시하고 있지 않기 때문에 n형의 매립 영역(15)은 형성되어 있지 않지만, 설명을 이해하기 쉽게 하기 위해 도시한다.
계속해서, 그 포토레지스트 패턴(12C)을 제거한 후, 반도체 기판(3)의 주면 상에 모든 영역에서의 n웰 영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴을 형성한다. 계속해서, 그 포토레지스트 패턴을 마스크로 하여, 반도체 기판(3)에, 예를 들면 인을 이온 주입한다. 여기서는, 적어도 n웰(n형 웰 영역)(16NW)를 형성하기 위한 상기 불순물 도입 공정과, 메모리 셀 영역 이외의 n웰(16NW)에 형성되는 MIS 트랜지스터의 임계치 전압을 설정하기 위한 상기 불순물 도입 공정이라는 2종의 불순물 도입 공정을 각각 따로 행한다. 그 후, 그 포토레 지스트 패턴을 제거한다.
계속해서, 도 24에 도시한 바와 같이, 반도체 기판(3)의 주면 상에 p웰 영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12D)을 형성한다. 계속해서, 그 포토레지스트 패턴(12D)을 마스크로 하여, 반도체 기판(3)에, 예를 들면 붕소 또는 2불화 붕소를 이온 주입한다. 여기서는, 적어도 p웰(p형 웰 영역)(16PW)을 형성하기 위한 상기 불순물 도입 공정과, 메모리 셀 영역 이외의 p웰(16PW)에 형성되는 MIS 트랜지스터의 Vth를 설정하기 위한 상기 불순물 도입 공정이라는 2종의 불순물 도입 공정을 따로 행한다. 그 후, 그 포토레지스트 패턴(12D)을 제거한다.
이러한 일련의 처리 후, 반도체 기판(3)에 대하여 열 처리를 실시함으로써 반도체 기판(3)에 도입한 불순물의 활성화 등을 행하고, 반도체 기판(3)에 n웰(16NW), p웰(16PW) 및 n형의 매립 영역(15)을 형성한다. n웰(16NW)은 도 1의 n 웰 영역(122), p웰(16PW)은 도 1의 p형 웰 영역(121)에 상당한다.
이러한 처리 후, 예를 들면 다음과 같은 게이트 절연막의 형성 공정으로 이행한다. 우선, 반도체 기판(3)에 형성되는 고내압 MIS 트랜지스터의 게이트 절연막을 형성하기 위한 산화 처리를 실시하고, 반도체 기판(3)의 주면 상에, 예를 들면 두께 8㎚ 정도의 상대적으로 두꺼운 제1 막 두께를 갖는 게이트 절연막을 형성한다. 계속해서, 그 게이트 절연막 상에 고내압 MIS 트랜지스터의 형성 영역이 피복되고, 그 이외의 영역이 노출되는 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴으로부터 노출되는 두꺼운 게이트 절연막을 제거하고, 또한 그 포토레지 스트 패턴을 제거한다. 그 후, 고내압 MIS 트랜지스터 이외의 MIS 트랜지스터에서의 게이트 절연막의 형성 공정으로 이행한다.
다음으로, 주변 회로 영역 및 논리 회로 영역에 있어서 상기 누설 전류의 억제가 요구되는 MIS 트랜지스터의 형성 영역이 피복되고, 그 이외의 영역이 노출되는 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴으로부터 노출되는 게이트 절연막을 제거하고, 또한 그 포토레지스트 패턴을 제거한다.
그 후, 반도체 기판(3)에 대하여, 고속 동작이 요구되는 MIS 트랜지스터의 게이트 절연막을 형성하기 위한 산화 처리를 실시하고, 반도체 기판(3)의 주면 상에, 예를 들면 두께가 4㎚ 정도의 상대적으로 얇은 제2 막 두께를 갖는 게이트 절연막을 형성한다.
다음으로, 도 25에 도시한 바와 같이, 상술된 바와 같이 하여 형성된 게이트 산화막(17) 및 분리부(4)의 상면이 피복되도록 반도체 기판(3) 상에 게이트 전극 형성용의 도체막(18)을 CVD법 등에 의해 형성한다. 이 도체막(18)은, 예를 들면 저저항 폴리실리콘의 단체막(simple substance film), 저저항 폴리실리콘 상에 텅스텐 실리사이드막을 피착하여 이루어지는 적층막 또는 저저항 폴리실리콘 상에 질화 텅스텐이나 질화 티탄 등과 같은 배리어 금속막을 사이에 두고 텅스텐 등과 같은 금속막을 피착한 적층막 등을 포함한다. 도체막(18)은 도 7의 폴리실리콘층 PSi에 상당한다. 또, 상기 배리어 금속막은 고온의 열 처리 시 텅스텐막과 폴리실리콘막이 반응하여 양자의 계면에 고저항의 실리사이드층이 형성되는 것을 방지하는 배리어층으로서 기능한다.
계속해서, 도 25에 예시된 바와 같이, 메모리 셀 영역을 제외하고 n채널형의 MIS 트랜지스터의 형성 영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12E)을 도체막(18) 상에 형성한 후, 그것을 마스크로 하여 도체막(18)에 n형 불순물, 예를 들면 인을 이온 주입한다. 그 후, 포토레지스트 패턴(12E)을 제거한다. 이에 따라, 메모리 셀 영역을 제외한 영역에 형성되는 n채널형 MIS 트랜지스터의 게이트 전극 형성 영역에는 n형 불순물이 도입된다.
상기 포토레지스트 패턴(12E)을 제거한 후, 이번은 도 26에 예시된 바와 같이, 메모리 셀 영역과 함께 p채널형의 MIS 트랜지스터의 형성 영역이 노출되고, 그 이외의 영역이 피복되는 포토레지스트 패턴(12EE)을 도체막(18) 상에 형성한 후, 그것을 마스크로 하여 도체막(18)에 p형 불순물, 예를 들면 붕소(B)를 이온 주입한다. 그 후, 포토레지스트 패턴(12EE)을 제거한다. 이에 따라, p채널형 MIS 트랜지스터 및 메모리 셀 영역의 n채널형 MIS 트랜지스터의 게이트 전극 형성 영역에는 p형 불순물이 도입된다. 이러한 공정을 거침으로써, 상기 불휘발성 기억 소자(130)의 부유 게이트 FGT는 p형 불순물을 포함하는 수 있고, 그것에 의해 불휘발성 기억 소자의 초기 임계치 전압 Vthi는 상기 고임계치 상태와 저임계치 상태의 중간 임계치 전압으로 설정하는 것이 용이해진다. 초기 임계치 전압 제어를 상기 MIS 트랜지스터 MFSn의 채널 영역에 p형 불순물을 도입하여 행하는 경우에는, 다른 n채널형 MIS 트랜지스터의 임계치 전압 제어용과는 별도로 포토마스크를 준비하여 행해진다.
그 후, 포토레지스트 패턴(12EE)을 제거한 후, 도체막(18) 상에, 예를 들면 산화실리콘 또는 질화실리콘을 포함하는 캡용 절연막을 CVD법 등에 의해 피착한다.
계속해서, 캡용 절연막을 포토레지스트 패턴을 마스크로 하여 드라이 에칭법 등에 의해 패터닝한 후 그 포토레지스트 패턴을 제거하고, 패터닝된 캡용 절연막을 마스크로 하여 도체막(18)을 패터닝하고, 또한 캡용 절연막(19)을 제거하여 도 27에 도시한 바와 같이 게이트 전극(6g)을 형성한다.
계속해서, 도 28에 도시된 바와 같이, 포토레지스트 패턴(12F)을 마스크로 하여 n웰(16NW)에, 예를 들면 붕소(B)를 이온 주입하여 게이트 전극(6g)의 양측의 n웰(16NW)에 p-형의 반도체 영역(7a)을 형성한다. 또, 이 단계에서는 활성화 등을 위한 열 처리를 실시하고 있지 않기 때문에 p-형의 반도체 영역(7a)은 형성되어 있지 않지만, 설명을 이해하기 쉽게 하기 위해 도시한다.
계속하여, 그 포토레지스트 패턴(12F)을 제거한 후, 도시를 생략한 새롭게 형성된 포토레지스트 패턴을 마스크로 하여 p웰(16PW)에, 예를 들면 인(P)을 이온 주입하여 게이트 전극(6g)의 양측의 p웰(16PW)에 n-형의 반도체 영역(5a)을 형성한다. 또, 이 단계에서는 활성화 등을 위한 열 처리를 실시하고 있지 않기 때문에 n_형의 반도체 영역(5a)은 형성되어 있지 않지만, 설명을 이해하기 쉽게 하기 위해 도시한다. 또한, 이 처리에 의해 메모리 셀 영역의 n채널형 MIS 트랜지스터의 게이트에 이미 도입되어 있는 불순물은 여전히 p형을 유지하는 것으로 한다.
계속해서, 포토레지스트 패턴(12F)을 제거한 후, 반도체 기판(3)에 도입된 불순물의 활성화 등을 위한 열 처리를 실시한 후, 도 29에 도시한 바와 같이, 반도체 기판(3) 상에 CVD법으로 막 두께 50㎚ 정도의 질화실리콘막을 피착한 후, 그 질화실리콘막을 이방성 에칭함으로써, 게이트 전극(6g)의 측벽에 측벽 스페이서(19)를 형성한다. 이 에칭은 게이트 절연막(17)이나 분리부(4)에 매립된 산화실리콘막의 삭감량을 최소로 하기 위해서, 산화실리콘막에 대한 질화실리콘막의 에칭율이 커지는 에칭 가스를 사용하여 행한다. 또한, 게이트 전극(6g) 상에 질화실리콘막을 포함하는 캡용 절연막을 형성한 경우에도 그 삭감량을 최소로 하기 위해, 오버 에칭량을 필요 최소한으로 한다.
계속해서, 포토레지스트 패턴을 마스크로 하여 p웰(16PW)에, 예를 들면 비소(As)를 이온 주입하여 n채널형의 MIS 트랜지스터의 n+형의 반도체 영역(5b)을 형성한다. 또한, 이 처리에 의해 메모리 셀 영역의 n채널형 MIS 트랜지스터의 게이트에 이미 도입되어 있는 불순물은 여전히 p형을 유지하는 것으로 한다. 또, 이 단계에서는 활성화 등을 위한 열 처리를 실시하고 있지 않기 때문에 n+형의 반도체 영역(5b)은 형성되어 있지 않지만, 설명을 이해하기 쉽게 하기 위해 도시한다.
계속해서, 그 포토레지스트 패턴을 제거한 후, 새롭게 형성된 포토레지스트 패턴(12G)을 마스크로 하여 n웰(16NW)에, 예를 들면 붕소(B)를 이온 주입하여 p채널형의 MIS 트랜지스터의 p+형의 반도체 영역(7b)을 형성한다. 또, 이 단계에서는 활성화 등을 위한 열 처리를 실시하고 있지 않기 때문에 p+형의 반도체 영역(7b)은 형성되어 있지 않지만, 설명을 이해하기 쉽게 하기 위해 도시한다.
그 후, 포토레지스트 패턴(12G)을 제거한 후, 반도체 기판(3)에 불순물 활성화를 위한 열 처리를 실시함으로써, p채널형의 MISFET Qp, QL 및 n채널형의 MISFET Qn, Qd가 형성된다.
계속해서, 반도체 기판(3) 상에, 예를 들면 질화 티탄(TiN) 또는 코발트(Co) 등과 같은 도체막을 스퍼터링법 등에 의해 피착한 후 열 처리를 실시함으로써, 도 30에 도시한 바와 같이, 그 도체막과 반도체 기판(3) 및 게이트 전극(6g)과의 접촉 계면에 실리사이드층(20)을 형성한다. 계속해서, 실리사이드화되지 않은 도체막을 에칭 제거한 후, 다시 열 처리를 실시한다.
계속해서, 반도체 기판(3) 상에, 예를 들면 질화실리콘막 등을 포함하는 절연막(21a)을 CVD법 등에 의해 피착한 후, 그 위에, 예를 들면 PSG(Phosho Silicate Glass) 등을 포함하는 절연막(21b)을 CVD법 등에 의해 피착하고, 또한, 그 위에, 예를 들면 산화실리콘을 포함하는 절연막(21c)을 피착한다. 계속해서, 그 절연막(21c)의 상면을 CMP법에 의해 평탄화한 후, 절연막(21a∼21c)의 일부에 접속 홀(8)을 천공한다. 그 후, 반도체 기판(3) 상에, 예를 들면 티탄, 질화 티탄 및 텅스텐을 하층으로부터 순서대로 피착한 후, 이것을 CMP법에 의해 에치백함으로써, 접속 홀(8) 내에 도체막(22)을 매립하여 형성한다.
계속해서, 반도체 기판(3) 상에, 예를 들면 티탄, 알루미늄 또는 알루미늄 합금, 티탄 및 질화 티탄을 하층으로부터 순서대로 피착한 후, 이것을 포토 리소그래피 기술 및 드라이 에칭 기술에 의해 패터닝함으로써 도 31에 도시된 바와 같이 제1 알루미늄 도전층(AL1)(9L)을 형성한다. 계속해서, 도 32에 도시한 바와 같이, 상기 제1 알루미늄 도전층(9L)과 마찬가지로 하여 제2 알루미늄 도전층(AL2)(23L) 및 제3 알루미늄 도전층(AL3)(24L)을 형성한다. 또, 참조 부호 21d, 21e는, 예를 들면 산화실리콘을 포함하는 절연막을 나타낸다.
이와 같이, 게이트 산화막 두께를 2종류 갖고, 단층 폴리실리콘 게이트와 같은 CMOS 프로세스를 이용함으로써, 어떠한 특별한 프로세스를 추가하지 않고 상기 불휘발성 기억 소자(130)를 반도체 기판 상에 형성할 수 있다. 게다가, 불휘발성 기억 소자(130) 구성용의 MIS 트랜지스터의 부유 게이트에 p형 불순물을 도입하는 공정도 특별한 마스크를 필요로 하지 않는다. 이상으로부터, 차동 형태이며 또한 데이터 보유 성능이 뛰어난 플래시 메모리를 특별한 제조 프로세스 혹은 포토마스크를 추가하지 않고 용이하게 얻을 수 있는 것이 분명해질 것이다. 따라서, CMOS (Complementary Metal Oxide Semiconductor)로 칭해지는 상보형 MIS 트랜지스터 제조 프로세스에 플래시 메모리 고유의 새로운 프로세스를 전혀 추가하지 않고 플래시 메모리를 제조하는 것이 가능해지며, 베이스가 되는 상보형 MIS 논리 LSI, 혹은 상보형 MIS-DRAM에 제조 비용을 증가시키지 않고서 플래시 메모리를 혼재할 수 있다.
《마이크로 컴퓨터》
도 33에는 본 발명에 따른 반도체 집적 회로의 제2 예인 데이터 처리 장치로서의 마이크로 컴퓨터(또는 마이크로 프로세서)가 도시되어 있다. 이 마이크로 컴퓨터(301)도 논리 회로와 함께 DRAM 등을 혼재한 시스템 LSI로서 포지셔닝할 수 있 다. 마이크로 컴퓨터(301)도 상술한 게이트 산화막 두께를 2종류 갖고, 단층 게이트의 상보형 MIS 프로세스를 이용하여 단결정 실리콘 등을 포함하는 1개의 반도체 기판에 형성되어 있다.
마이크로 컴퓨터(301)는 각각 대표적으로 도시된 제어 회로로서의 CPU(중앙 처리 장치)(310), 불휘발성 메모리의 일례인 플래시 메모리(311), 휘발성 메모리의 일례인 다이내믹형 랜덤 액세스 메모리(DRAM)(312), 휘발성 메모리의 다른 예인 스태틱형 랜덤 액세스 메모리(SRAM)(313), 및 입출력 회로(314) 등을 갖는다. 각 메모리(311, 312, 313)는 메모리 모듈로 간주할 수 있다. 상기 CPU(310), 플래시 메모리(311), DRAM(312), SRAM(313) 및 입출력 회로(314)는 어드레스 버스(315), N비트의 데이터 버스(316) 및 제어 버스(317)를 공유한다. 상기 DRAM(312) 및 SRAM(313)은 후술하는 구제 정보를 보유하기 위해 불휘발성 메모리로서 플래시 메모리(312FM, 313FM)를 갖고 있다.
상기 입출력 회로(14)는 특히 제한되지 않지만, 외부 어드레스 버스(18A), 외부 데이터 버스(18D) 및 외부 제어 버스(18C) 등에 접속되고, 그 내부에 상기 버스(18A, 18D, 18C)에 접속되는 도시하지 않은 입출력 포트, 상기 외부 버스(18A, 18D, 18C)에 대한 버스 사이클의 기동 등을 제어하는 버스 제어기, 그리고, 직렬 인터페이스 회로로 대표되는 입출력 주변 회로 등을 갖고 있다.
상기 CPU(310)는 특히 제한되지 않지만, 실행 유닛과 제어 유닛을 갖는다. 실행 유닛은 연산 논리 유닛(ALU)과, 프로그램 카운터(PC), 스택 포인터(SP) 및 스테이터스 레지스터(SR)와 같은 전용 레지스터와, 워크 영역으로서 이용되는 범용 레지스터군을 포함한다. 제어 유닛은 상기 플래시 메모리(311)에 저장된 프로그램 데이터 내지 오퍼레이션 시스템 프로그램으로부터 공급되는 프로그램 명령이 순차적으로 입력되는 명령 레지스터, 그리고 상기 명령 레지스터에 저장된 명령을 디코드하고, 상기 실행 유닛에 대한 제어 신호를 발생하는 명령 디코더 등을 갖는다. 상기 실행 유닛은 상기 어드레스 버스(315), 데이터 버스(316) 및 제어 버스(317)에 결합되고, 상기 어드레스 버스(315)에의 선택적인 어드레스 신호의 출력, 상기 제어 버스(317)에의 선택적인 제어 신호의 출력, 및 데이터 버스(316)를 통한 데이터의 입출력을 제어한다. 따라서, 상기 CPU(310)는 상기 플래시 메모리(311)에 저장된 프로그램 데이터 내지 오퍼레이션 시스템 프로그램에 따라서, 상기 마이크로 컴퓨터(301)의 동작을 전체적으로 제어한다.
상기 DRAM(312)은 CPU(310)의 워크 메모리 또는 메인 메모리로서 이용되는 비교적 대용량의 리드 라이트 메모리이다. 상기 DRAM(312)은 시스템의 대규모화에 따라서 예를 들면 수기가비트와 같은 대용량을 갖는다. DRAM(312)의 메모리 셀 어레이(312MA)는 정규의 워드선 WLd_0∼WLd_Nd 외에 용장 워드선 WLdR을 갖는다. 정규 워드선 WLd_0∼WLd_Nd에는 정규 다이내믹형 메모리 셀의 선택 단자가 결합되고, 용장 워드선 WLdR에는 용장용의 다이내믹형 메모리 셀의 선택 단자가 결합되어 있다. 메모리 셀의 데이터 입출력 단자는 비트선 BLd_0∼BLd_Md에 결합되어 있다. 특히 도시는 하지 않지만, 비트선 BLd_0∼BLd_Md는 감지 증폭기를 중심으로 절첩된 폴드 비트선 구조를 갖고 있다. 상기 비트선 BLd_0∼BLd_Md는 Y셀렉터 YSd_0∼YSd_Md를 통해서 공통 데이터선(312CD)에 공통으로 접속된다. 또한, 다이내믹형 메모리 셀은 정보를 기억하는 용량 소자와, 상기 용량 소자의 한쪽 전극과 대응하는 데이터선 간에 소스·드레인 경로를 갖고, 상기 선택 소자가 되는 게이트 전극이 대응하는 워드선에 결합된 선택 MIS 트랜지스터로 구성된다.
상기 워드선 WLd_0∼WLd_Nd와 용장 워드선 WLdR은 X 디코더(312XD)에 의해 하나가 선택된다. Y셀렉터 YSd_0∼YSd_Md는 Y디코더(312YD)의 디코드 출력에 의해 하나가 온 상태로 된다. 도 33에 있어서, 메모리 셀 어레이(312MA) 및 Y셀렉터 YSd_0∼YSd_Md는 지면의 표리 방향으로 N조 설치되어 있다. 따라서, X 디코더(312XD) 및 Y디코더(312YD)에 의한 선택 동작이 행해지면, 공통 데이터선(312CD)에는 N비트 단위로 데이터의 입출력이 행해지게 된다. 기입 데이터는 데이터 버스(316)로부터 데이터 버퍼(312DB)에 공급되고, 입력 데이터에 따라서 메인 증폭기(312MA)가 공통 데이터선(312CD)을 통해서 비트선을 구동한다. 데이터 판독 동작에서는 비트선으로부터 공통 데이터선(312CD)에 전달된 판독 데이터를 메인 증폭기(312MA)에서 증폭하고, 이것을 데이터 버퍼(312DB)로부터 데이터 버스(316)로 출력한다.
정규 워드선 WLd_0∼WLd_Nd 내의 어떤 워드선을 용장 워드선 WLdR의 선택으로 치환할지는 플래시 메모리(312FM)에 저장되어 있는 구제 정보에 의해 결정된다. 플래시 메모리(312FM)에 저장되어 있는 구제 정보는 초기화를 위한 제어 신호가 되는 리셋 신호 RESET의 하이 레벨에 의한 리셋 동작에 동기하여 구제 어드레스 레지스터(312AR)에 로드된다. 이 구제 어드레스 레지스터(312AR)는 복수 비트의 스태틱 래치를 포함하고, 리셋 신호 RESET의 하이 레벨에 응답하여 플래시 메모리(312FM)로부터 출력되는 구제 정보를 래치하여 어드레스 비교 회로(312AC)에 공급한다.
로드된 구제 정보가 유효일 때, 그 구제 정보는 어드레스 비교 회로(312AC)에 의해 상기 어드레스 버퍼(312AB)로부터의 로우 어드레스 신호와 비교된다. 비교 결과가 일치할 때, 검출 신호(312) ψ가 논리치 "1"로 되고, 그 이외는 논리치 "0"으로 된다. 상기 X 디코더(312XD) 및 Y디코더(312YD)는 어드레스 버스(315)의 어드레스 신호가 어드레스 버퍼(312AB)를 통해서 공급되고, 공급된 어드레스 신호를 디코드한다. 특히 X 디코더(312XD)는 어드레스 비교 회로(312AC)로부터 공급되는 검출 신호(312) ψ가 불일치를 의미하는 논리치 "0"일 때는 어드레스 버퍼(312AB)로부터의 로우 어드레스 신호를 디코드하지만, 검출 신호(312) ψ가 일치를 의미하는 논리치 "1"일 때는 어드레스 버퍼(312AB)로부터의 로우 어드레스 신호의 디코드가 금지되며, 대신에 용장 워드선 WLdR을 선택한다. 이에 따라, 불량 워드선에 따른 메모리 액세스는 용장 워드선 WLdR에 따른 용장용의 메모리 셀의 선택 동작으로 바뀐다.
DRAM(312)의 내부 타이밍 제어는 타이밍 제어기(312TC)가 행한다. 타이밍 제어기(312TC)에는 제어 버스(317)를 통해서 CPU(310)로부터 리드(read) 신호 및 라이트(write) 신호 등의 스트로브 신호가 공급됨과 함께, 어드레스 버스(315)로부터 메모리 선택 신호로 간주되는 복수 비트의 어드레스 신호가 공급된다. 타이밍 제어기(312CT)에 의해 DRAM(312)의 동작 선택이 검출되면, X 디코더(312XD) 등의 회로가 활성화되고, 리드 신호에 의해 판독 동작이 지시되었을 때는 메모리 셀 어레이(312MA)에서 선택된 메모리 셀의 기억 정보가 메인 증폭기(312MA)나 데이터 버퍼(312DB)를 통해서 데이터 버스(316)로 출력되고, 라이트 신호에 의해 기입 동작이 지시되었을 때는 메모리 셀 어레이(312MA)에서 선택된 메모리 셀에 데이터 버퍼(312DB) 및 메인 증폭기(312MA)를 통해서 입력된 데이터가 기입된다.
상기 SRAM(313)은, 예를 들면 레지스터 파일이나 데이터 버퍼 메모리 혹은 캐시 메모리 등의 고속 액세스 메모리로서 이용된다. SRAM(313)의 메모리 셀 어레이(313MA)는 정규 워드선 WLs_0∼WLs_Ns 외에 용장 워드선 WLsR을 갖는다. 정규 워드선 WLs_0∼WLs_Nd에는 정규 스태틱형 메모리 셀의 선택 단자가 결합되고, 용장 워드선 WLsR에는 용장용의 스태틱형 메모리 셀의 선택 단자가 결합되어 있다. 스태틱형 메모리 셀의 데이터 입출력 단자는 상보 비트선 BLs_0∼BLs_Ms에 결합되어 있다. 스태틱형 메모리 셀에서 정보를 기억하는 플립플롭과, 상기 플립플롭의 한쌍의 입출력 노드와 대응하는 상보 비트선쌍 간에 소스·드레인 경로가 결합되며, 상기 선택 단자로 되는 게이트 전극이 대응하는 워드선에 결합된 한쌍의 선택 MIS 트랜지스터에 의해 구성된다. 상보 비트선 BLs_0∼BLs_Ms는 Y셀렉터 YSs_0∼YSs_Ms를 통해서 공통 데이터선(313CD)에 공통으로 접속된다. 상기 워드선 WLs_0∼WLs_Ns와 용장 워드선 WLsR은 X 디코더(313XD)에 의해 하나가 선택된다. Y셀렉터 YSs_0∼YSs_Ms는 Y디코더(313YD)의 디코드 출력에 의해 하나가 온 상태로 된다. 상기 메모리 셀 어레이(313MA) 및 Y셀렉터 YSs_0∼YSs_Ms는 지면의 표리 방향으로 N조 설치되어 있다. 따라서, X 디코더(313XD) 및 Y디코더(313YD)에 의한 선택 동작이 행해지면, 공통 데이터선(313CD)에는 N비트 단위로 데이터의 입출력이 행해지게 된다. 기입 데이터는 데이터 버스(316)로부터 데이터 버퍼(313DB)에 공급되고, 입력 데이터에 따라서 감지 증폭기(313SA)가 공통 데이터선(313CD)을 통해서 비트선을 구동한다. 데이터 판독 동작에서는 비트선으로부터 공통 데이터선(313CD)에 전달된 판독 데이터를 감지 증폭기(313SA)에서 증폭하고, 이것을 데이터 버퍼(313DB)로부터 데이터 버스(316)로 출력한다.
상기 정규 워드선 WLs_0∼WLs_Ns 내의 어떤 워드선을 용장 워드선 WLsR의 선택으로 치환할지는 플래시 메모리(313FM)에 저장되어 있는 구제 정보에 따라서 결정된다. 플래시 메모리(313FM)에 저장되어 있는 구제 정보는 리셋 신호 RESET의 하이 레벨에 의한 리셋 동작에 동기하여 구제 어드레스 레지스터(313AR)에 로드된다. 이 구제 어드레스 레지스터(313AR)는 복수 비트의 스태틱 래치를 포함하고, 리셋 신호 RESET의 하이 레벨에 응답하여 플래시 메모리(313FM)로부터 출력되는 구제 정보를 래치하여 어드레스 비교 회로(313AC)에 공급한다.
로드된 구제 정보가 유효일 때, 그 구제 정보는 어드레스 비교 회로(313AC)에 의해 상기 어드레스 버퍼(313AB)로부터의 로우 어드레스 신호와 비교된다. 비교 결과가 일치할 때, 검출 신호(313) ψ가 논리치 "1"로 되고, 그 이외는 논리치 "0"으로 된다. 상기 X 디코더(313XD) 및 Y디코더(313YD)는 어드레스 버스(315)의 어드레스 신호가 어드레스 버퍼(313AB)를 통해서 공급되고, 공급된 어드레스 신호를 디코드한다. 특히 X 디코더(313XD)는 어드레스 비교 회로(313AC)로부터 공급되는 검출 신호(313) ψ가 불일치를 의미하는 논리치 "0"일 때는 어드레스 버퍼(313AB)로부터의 로우 어드레스 신호를 디코드하지만, 검출 신호(313) ψ가 일치를 의미하는 논리치 "1"일 때는 어드레스 버퍼(312AB)로부터의 로우 어드레스 신호의 디코드가 금지되고, 대신에 용장 워드선 WLsR을 선택한다. 이에 따라, 불량 워드선에 따른 메모리 액세스는 용장 워드선 WLsR에 따른 용장용의 메모리 셀의 선택 동작으로 바뀐다.
SRAM(313)의 내부 타이밍 제어는 타이밍 제어기(313TC)가 행한다. 타이밍 제어기(313TC)에는 제어 버스(317)를 통해서 CPU(310)로부터 리드 신호 및 라이트 신호 등의 스트로브 신호가 공급됨과 함께, 어드레스 버스(315)로부터 메모리 선택 신호로 간주되는 복수 비트의 어드레스 신호가 공급된다. 타이밍 제어기(313CT)에 의해 SRAM(313)의 동작 선택이 검출되면, X 디코더(313XD) 등의 회로가 활성화되고, 리드 신호에 의해 판독 동작이 지시되었을 때는 메모리 셀(313MA)에서 선택된 메모리 셀의 기억 정보가 감지 증폭기(313SA)나 데이터 버퍼(313DB)를 통해서 데이터 버스(316)로 출력되고, 라이트 신호에 의해 기입 동작이 지시되었을 때는 메모리 셀 어레이(313MA)에서 선택된 메모리 셀에 데이터 버퍼(313DB)를 통해서 입력된 데이터가 기입된다.
상기 플래시 메모리(311)는 제어 게이트와 부유 게이트를 갖는 전기적으로 재기입 가능한 불휘발성 메모리 셀을 매트릭스 배치한 메모리 셀 어레이(311MA)를 갖는다. 여기서, 불휘발성 메모리 셀은 도 6 및 도 7에서 설명한 단층 폴리실리콘 게이트에 의해 형성된 불휘발성 기억 소자(130)를 차동 형태로 접속한 구성을 갖는다.
상기 메모리 셀 어레이(311MA)는 상기 CPU(310)의 동작 프로그램 등을 저장하는 영역으로서 이용된다. 상기 메모리 셀 어레이(311MA)는 정규 워드선 WLf_0∼WLf_Nf 외에, 용장 워드선 WLfR을 갖는다. 정규 워드선 WLf_0∼WLf_Nf에는 정규 불휘발성 메모리 셀의 제어 게이트가 결합되고, 용장 워드선 WLfR에는 용장용의 불휘발성 메모리 셀의 제어 게이트가 결합되어 있다. 정규 및 용장용의 불휘발성 메모리 셀의 드레인에는 비트선 BLf_0∼BLf_Mf가 결합되어 있다. 워드선 WLf_0∼WLf_Nf의 각각은 도 6에 예시된 워드선 WL에 상당되고, 비트선 BLf_0∼BLf_Mf의 각각은 도 6에 예시된 상보 데이터선쌍 DLt, DLb에 상당된다. 도 33에서는 소스선은 도시를 생략한다. 상기 비트선 BLf_0∼BLf_Mf에는, 도 8에서 설명한 감지 증폭기(143)가 설치되어 있지만, 도 33에서는 도시를 생략한다.
상기 비트선 BLf_0∼BLf_Mf는 Y셀렉터 YSf_0∼YSf_Mf를 통해서 공통 데이터선(311CD)에 공통으로 접속된다. 공통 데이터선(311CD)은 도 8에서 설명한 상보 공통 데이터선쌍 CDt, CDb에 상당한다.
상기 워드선 WLf_0∼WLf_Nf와 용장 워드선 WLfR은 X 디코더(311XD)에 의해 하나가 선택된다. Y셀렉터 YSf_0∼YSf_Mf는 Y디코더(311YD)의 디코드 출력에 의해 하나가 온 상태로 된다. 메모리 셀 어레이(311MA) 및 Y셀렉터 YSf_0∼YSf_Mf는 지면의 표리 방향으로 N조 설치되어 있다. 따라서, X 디코더(311XD) 및 Y디코더(311YD)에 의한 선택 동작이 행해지면, 메모리 셀과 공통 데이터선(311CD) 간에서는 N비트 단위로 데이터의 입출력이 가능하게 된다. 기입 데이터는 데이터 버스(316)로부터 데이터 버퍼(311DB)에 공급되고, 입력 데이터에 따라서 메인 증폭기(311MA)가 공통 데이터선(311CD)을 구동하고, 이에 의해 도시를 생략한 감지 증폭기를 통해서 비트선이 구동된다. 데이터 판독 동작에서는 비트선으로부터 판독된 신호가 감지 증폭기(도시하지 않음)에서 차동 증폭되고, 이것이 공통 데이터선(311CD)에 전달되어 메인 증폭기(311MA)에서 증폭되고, 데이터 버퍼(311DB)로부터 데이터 버스(316)로 출력된다.
정규 워드선 WLf_0∼WLf_Nf 내의 어떤 워드선을 용장 워드선 WLfR의 선택으로 치환할지는 구제 정보에 의해 결정된다. 구제 정보는 워드선 WLf_0 및 비트선 BLf_0에 결합된 불휘발성 메모리 셀이 보유한다. 메모리 셀 어레이(311MA)에 저장되어 있는 구제 정보는 리셋 신호 RESET의 하이 레벨에 의한 리셋 동작에 동기하여 구제 어드레스 레지스터(311AR)에 로드된다. 즉, 시퀀스 제어기(311SQ)는 리셋 신호 RESET에 의한 리셋 동작의 지시에 응답하여 리드 동작 가능하게 감지 증폭기(도시하지 않음), 메인 증폭기(311MA)를 활성화한다. 또한, X 디코더(311XD) 및 Y디코더(311YD)는 상기 리셋 신호 RESET에 의해 지시되는 리셋 기간에 응답하여 워드선 WLf_0 및 비트선 BLf_0을 선택한다. 이에 따라, N비트의 상기 구제 정보가 메인 증폭기(311MA)로부터 출력된다. 구제 어드레스 레지스터(311AR)는 복수 비트의 스태틱 래치를 포함하고, 리셋 신호 RESET의 하이 레벨에 응답하여 상기 메인 증폭기(311MA)로부터 출력되는 구제 정보를 래치하여 어드레스 비교 회로(311AC)에 공급한다.
상기 어드레스 비교 회로(311AC)는 구제 정보에 포함되는 구제 로우 어드레스 정보와 어드레스 버퍼(311AB)로부터의 로우 어드레스 신호를 비교한다. 어드레 스 비교 회로(311AC)는 비교 결과가 일치할 때, 논리치 "1"의 검출 신호(311) ψ를 X 디코더(311XD)에 제공한다. 검출 신호(311) ψ가 논리치 "1"일 때, X 디코더(311XD)는 어드레스 버퍼(311AB)로부터의 로우 어드레스에 의한 워드선 선택 동작을 억지하고, 이것 대신 용장 워드선 WLfR을 선택한다. 이에 따라, 불량 워드선에 따른 메모리 액세스는 용장 워드선 WLfR에 따른 용장용의 메모리 셀의 선택 동작으로 바뀐다.
플래시 메모리(311)의 소거, 기입, 판독 동작의 타이밍 제어 등은 시퀀스 제어기(311SQ)가 행한다. 시퀀스 제어기(311SQ)에는 제어 버스(317)를 통해서 CPU(310)로부터 리드 신호 및 라이트 신호 등의 스트로브 신호가 공급됨과 함께 데이터 버스를 통해서 커맨드가 공급되며, 또한, 어드레스 버스(315)로부터 메모리 선택 신호로 간주되는 복수 비트의 어드레스 신호가 공급된다.
상기 플래시 메모리(311)의 구성에 대해서는 그 용장 및 구제를 위한 구성에 주안을 두고 설명하였지만, 용장 워드선 WLfR, 어드레스 비교 회로(311AC), 구제 어드레스 레지스터(311AR) 등의 구제를 위한 구성을 제외한 구성은 상기 도 8에서 설명한 플래시 메모리와 실질적으로 동일한 구성을 갖는다. 또한, 상기 DRAM(312)에 내장된 플래시 메모리(312FM), SRAM(313)에 내장된 플래시 메모리(313FM)도 상기 도 8에서 설명한 플래시 메모리와 실질적으로 동일한 메모리 셀의 구성을 기본적으로 갖고, 도 8과의 상이한 점은 플래시 메모리(311)와 마찬가지로 리셋 신호 RESET에 응답하여 구제 정보를 구제 어드레스 레지스터(312AR, 313AR)로 출력하는 구성이며, 도 33과의 상이한 점은 구제를 위한 용장 구성을 갖고 있지 않은 점이 다.
상기 CPU(310)는 플래시 메모리(311) 등에 저장되어 있는 명령을 페치하여 해독하고, 그 해독 결과에 따라서, 명령 실행에 필요한 피연산자를 DRAM(312)이나 SRAM(313) 등으로부터 취득하고, 취득한 피연산자에 연산을 실시하여 그 연산 결과를 다시 DRAM(312)이나 SRAM(313)에 저장하는 연산 처리를 실행하여 프로그램에 기술된 일련의 데이터 처리를 행한다. CPU(310)는 리셋 신호 RESET가 하이 레벨로 되면, 실행 도중의 처리가 있어도 그 처리를 전부 중단하고 내부 회로의 필요한 노드를 소정의 논리치 상태로 초기화한다. 이 리셋 기간(리셋 신호 RESET의 하이 레벨 기간)에는 CPU(310) 내부의 초기화뿐만 아니라, 도시를 생략한 주변 회로의 내부 레지스터에 대해서도 초기화가 행해진다. 또한, 상술한 바와 같이 플래시 메모리(311), DRAM(312), SRAM(313)에 있어서 구제 정보를 구제 어드레스 레지스터(311AR, 312AR, 313AR)에 초기화 로드하는 처리가 행해진다. 상기 리셋 신호 RESET는 동작 전원 투입에 의한 파워 온 리셋 혹은 시스템 리셋 등의 어떠한 지시에도 응답하여 하이 레벨로 변화된다. 리셋 신호 RESET가 로우 레벨로 무효화되면, CPU(10)는 리셋 예외 처리를 개시한다. 리셋 기간 중에서의 CPU(10) 내부의 초기화는 프로그램 카운터, 스택 포인터, 및 스테이터스 레지스터 등의 제어용 레지스터 등에 대하여 행해진다. 또한, 파워 온 리세트의 경우에는 전원이 투입되고 나서 리세트가 해제되기까지 동안에 클럭 발생 회로의 동작이 안정화되고, 리셋 해제 후에는 안정된 클럭 신호가 CPU(310) 등에 공급 가능하게 된다.
도 33에 있어서 참조 부호 320은 마이크로 컴퓨터(301)의 모드 제어 회로(CNT)이다. 제어 신호(321)는 마이크로 컴퓨터(301)의 외부에 접속되는 EPROM 라이터 등의 기입 장치에 의해 플래시 메모리(311, 312FM, 313FM)에 대한 재기입을 허용하는 동작 모드(EPROM 라이터 모드)를 지정하는 단수 혹은 복수 비트의 모드 설정 제어 신호로 된다. 마이크로 컴퓨터(301)에 EPROM 라이터 모드가 설정되면, 마이크로 컴퓨터(301)는 외관상 플래시 메모리 단체의 반도체 집적 회로(버스 슬레이브)와 등가인 외부 인터페이스 기능을 갖도록 외부 입출력 회로(314)의 기능이 변경되고, 또한, CPU(310)의 동작도 정지된다. 즉, EPROM 라이터 모드의 설정에 응답하여 CPU(310)의 어드레스 버스(315), 데이터 버스(316) 및 제어 버스(317)에 결합되는 버퍼 회로는 하이 임피던스 상태로 되어 CPU(310)가 각 버스(315, 316, 317)로부터 전기적으로 분리된다. 이 EPROM 라이터 모드에 있어서, 외부 입출력 회로(314)는 외부로부터 어드레스 신호를 입력하여 어드레스 버스(315)에 공급하고, 외부로부터의 리드 신호에 의한 리드 동작의 지시에 응답하여 데이터 버스(316)의 데이터를 외부로 출력하고, 또한, 외부로부터의 라이트 신호에 의한 라이트 동작의 지시에 응답하여 데이터를 입력하여 데이터 버스(316)에 공급한다. EPROM 라이터 모드가 설정되어 있지 않을 때 플래시 메모리(311, 312FM, 313FM)는 CPU(310)의 제어에 의해 액세스 가능하게 된다.
이 EPROM 라이터 모드에 있어서, 플래시 메모리(311, 312FM, 313FM)의 소거 및 기입에 필요한 복수 종류의 고전압 Vppi는 외부로부터 공급된다. 따라서, 플래시 메모리(311, 312FM, 313FM)는 소거 및 기입에 필요한 고전압을 승압하는 승압 전원 회로를 각각 포함하는 것을 필요로 하지 않는다. 비교적 큰 점유 면적을 필 요로 하는 승압 전원 회로를 생략할 수 있기 때문에, 칩의 소형화를 실현할 수 있다. 단, 마이크로 컴퓨터를 회로 기판에 실장한 후에 CPU(310)에 의한 소프트웨어 제어로 플래시 메모리를 재기입할(온 보드 재기입) 수는 없지만, 플래시 메모리(311)가 마스크 ROM으로 대체되는 프로그램 메모리로써 시스템 상에서의 재기입을 필요로 하지 않고, 또한, 구제 정보가 제조 단계에서 플래시 메모리(312FM, 313FM)에 적절하게 기입된 경우에는 아무런 지장 없이 마이크로 컴퓨터의 고기능·고밀도에 기여한다. 또한, 온 보드 재기입이 필요한 용도에서는 플래시 메모리에 승압 회로를 내장시켜 외부로부터 단일 전원을 제공하도록 해도 좋다. 그 경우에도, 구제 정보의 저장으로 전용화된 플래시 메모리(312FM, 313FM)에서는 기억 용량은 수십 내지 수백바이트 정도인 경우가 대부분이고, 그와 같은 플래시 메모리에 개별로 승압 회로를 탑재하면 메모리 셀 어레이보다 승압 회로쪽이 큰 면적을 차지할 것도 예상된다. 그 때문에, 범용적으로 이용되거나, 혹은 프로그래머블 논리에 이용되는 비교적 기억 용량이 큰 플래시 메모리(311)에 대하여 전용의 승압 회로를 포함시키도록 하는 것이 바람직하다. 또한 그 경우에, 상기 전용화된 승압 회로의 승압 전압을 구제 정보 저장용으로 전용화된 플래시 메모리(312FM, 313FM)에 대한 소거·기입 동작에 유용하도록 하여도 좋다.
상기 시스템 LSI로서의 마이크로 컴퓨터는 결함 구제를 위한 퓨즈 프로그램 회로가 불필요해지고, 퓨즈 절단을 위한 장치나 공정이 생략되어 테스팅 비용을 삭감할 수 있다.
또한, 플래시 메모리(312FM, 313FM)는 도 6 및 도 7에 도시된 바와 같은 차 동 형태의 메모리 셀로 한정되는 것이 아니라, 단층 폴리실리콘 게이트의 전기적으로 소거 및 기입이 가능한 불휘발성 메모리 셀이라도 좋다.
《캐시 메모리》
도 34에는 도 33의 SRAM(314)을 캐시 메모리로서 실현했을 때의 상세한 일례가 도시된다. 도 34에 도시한 플래시 메모리(450) 및 캐시 메모리(451)는 도 2의 캐시 메모리(108) 및 플래시 메모리(114)에도 적용할 수 있다.
캐시 메모리(451)는 특히 제한되지 않지만, 다이렉트 맵 형식의 연상 메모리로서 구성된다. 캐시 메모리(451)는 특히 제한되지 않지만, 최대 256개의 캐시 라인을 구성하기 위한 메모리 셀 어레이를 갖고, 이 메모리 셀 어레이는 어드레스 어레이(400)와 데이터 어레이(401)로 구성된다. 어드레스 어레이(400)와 데이터 어레이(401)는 각각 정규 스태틱형 메모리 셀이 배치된 정규 어레이(400T, 401T)와, 불량 정규 메모리 셀로 치환되는 구제용의 스태틱형 메모리 셀이 배치된 용장 어레이(400R, 401R)를 갖는다.
하나의 캐시 라인은 물리 페이지 번호에 의해 구성되는 캐시 태그(어드레스 태그) CTAG, 유효 비트 V, 도시를 생략한 더티 비트 및 그것에 대응되는 16바이트의 데이터 LW0∼LW3 등을 포함한다. 캐시 태그 CTAG, 유효 비트 V 및 도시를 생략하는 더티 비트는 어드레스 어레이(400T, 400R)에, 데이터 LW0∼LW3은 데이터 어레이(401T, 401R)에 배치된다. 유효 비트 V는 캐시 라인에 유효한 데이터가 포함되어 있는지를 나타내고, 논리치 "1"에서 유효, "0"에서 무효를 의미한다.
캐시 엔트리의 선택에는 예를 들면 어드레스 신호의 비트 4∼비트 11까지의 인덱스 어드레스 Aidx를 이용한다. 인덱스 어드레스 Aidx는 어드레스 디코더(410)에서 디코드되고, 그 디코드 결과에 따라서 정규 어레이(400T, 401T)에서 캐시 라인을 선택한다. 특히 제한되지 않지만, 상기 용장 어레이(400R, 401R)는 캐시 라인 1개분의 기억 용량을 갖고, 비교 회로(412)의 비교 결과 신호(422)가 일치 상태를 나타낼 때 선택된다. 비교 결과 신호(422)가 일치 상태를 나타낼 때 상기 어드레스 디코더(410)에 의한 정규 어레이의 선택 동작이 억제된다. 선택된 캐시 라인의 캐시 태그는 비교기(402)에 의해 대응하는 어드레스 신호의 상위측의 태그 어드레스 Atag와 비교된다. 캐시 태그 CTAG와 태그 어드레스 Atag가 일치하고, 유효 비트 V가 논리치 "1"일 때, AND 게이트(403)로부터 출력되는 캐시 히트·미스 신호(404)가 논리치 "1"로 된다. 한편, 데이터 어레이(401)에서 인덱스된 32바이트의 캐시 라인 데이터는 어드레스 신호의 하위측 비트 2 및 비트 3의 롱 워드 어드레스 Aword에 의해 셀렉터(405)로 선택된다.
리드 액세스에 있어서 상기 캐시 히트·미스 신호(404)가 논리치 "1"인 상태(캐시 리드 히트 상태)를 나타내면, 캐시 제어 회로(407)는 입출력 회로(406)를 제어하여 상기 셀렉터(405)에서 선택된 롱 워드 데이터를 데이터 버스(316)로 출력한다. 리드 액세스에 있어서 상기 캐시 히트·미스 신호(404)가 논리치 "0"인 상태(캐시 리드 미스 상태(cache read miss))를 나타내는 경우에는, 미스에 따른 데이터를 포함하는 1캐시 라인분의 데이터가 데이터 버스(316)로부터 판독되어 캐시필(cache fill)이 행해진다. 라이트 액세스에 있어서 상기 캐시 히트(hit)·미스(miss) 신호(404)가 논리치 "1"인 상태(캐시 라이트 히트 상태(cache write hit state))를 나타내는 경우, 캐시 동작 모드가 카피백 모드(copy-back mode)이면 히트한 엔트리에 데이터를 기입하고, 상기 엔트리의 더티 비트(dirty bit)를 세트한다. 세트 상태의 더티 비트에 의해 외부 메모리의 데이터와의 부정합 상태가 판명되어 상기 캐시필 동작에서 상기 더티한 캐시 엔트리가 캐시 메모리(451)로부터 추방될 때, 외부 메모리로의 재기입이 행해진다. 라이트 스루 모드(write through mode)에서는 히트한 엔트리에 데이터를 기입함과 함께 외부 메모리에의 데이터의 기입도 더불어 행해진다. 라이트 액세스에 있어서 상기 캐시 히트·미스 신호(404)가 논리치 "0"인 상태(캐시 라이트 미스 상태)를 나타내는 경우, 카피백 모드이면 캐시필을 행함과 함께 더티 비트를 세트하여 태그 어드레스를 갱신하고, 필을 행한 캐시 라인에 데이터를 기입한다. 라이트 스루 모드인 경우에는 외부 메모리에 대해서만 기입을 행한다.
캐시필은 캐시 라인의 데이터를 외부 메모리로부터 판독하는 동작이고, 판독한 데이터를 캐시 라인에 기입하기 위해서는 캐시 엔트리의 대체가 행해진다. 이 때, 무효 캐시 엔트리가 있는 경우에는 상기 무효 캐시 엔트리가 대체된다. 무효 캐시 엔트리가 없는 경우, 예를 들면, LRU(Least Recently Used) 등의 논리에 따라서 가장 최근에 이용되지 않은 캐시 엔트리를 대체의 대상으로 한다. 대체 제어는 캐시 제어부(407)가 행한다.
불량 메모리 셀을 갖는 캐시 라인의 구제 어드레스는 플래시 메모리(450)가 보유한다. 도 33과 같이, 리셋 신호 RESET의 하이 레벨 기간에 구제 정보는 구제 어드레스 레지스터(420)에 로드된다. 로드된 구제 정보는 비교 회로(421)에서 상 기 인덱스 어드레스 Aidx와 비교된다.
상기 캐시 메모리는 결함 구제를 위한 퓨즈 프로그램 회로가 불필요해지고, 퓨즈 절단을 위한 장치나 공정이 생략되어 테스팅 비용을 삭감할 수 있다. 또한, 플래시 메모리(450)는 도 6 및 도 7에 도시된 바와 같은 차동 형태의 메모리 셀이어도 좋고, 단층 폴리실리콘 게이트의 전기적으로 소거 및 기입 가능한 불휘발성 메모리 셀이어도 좋다.
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러 가지로 변경이 가능한 것은 물론이다.
예를 들면, 워드선 선택 전압을 불휘발성 기억 소자의 초기 임계치 전압과 거의 동일하게 하는 구성은 불휘발성 기억 소자를 차동 접속 형태로 접속한 불휘발성 메모리 셀에 널리 적용할 수 있고, 단층 폴리실리콘 게이트 구조의 불휘발성 기억 소자에 한정되지 않는다.
또한, 도 1 등에서 설명한 불휘발성 기억 소자를 구성하는 MIS 트랜지스터는 n채널형에 한정되지 않고, p채널형이라도 좋다. 그 경우에는, 도 1에 도시된 불휘발성 기억 소자(130)를 구성하는 각 반도체 영역의 도전형을 도 1과는 반대로 하면 좋다. 그 경우에, 예를 들면 불휘발성 기억 소자의 소거 전압 조건을 Vnw=3.3V, Vd=open, Vs=-5V, Vw=0V로 하고, 기입 전압 조건은 Vnw=3.3V, Vd=0V, Vs=4V, Vw=5V로 하고, 판독 전압 조건은 Vnw=3.3V, Vd=0V, Vs=1.8V, Vw=0V로 할 수 있다.
또한, 감지 증폭기가 과도하게 응답하여 동작되는 입력 전압 범위의 전압은 50㎷로 한정되지 않고, 감지 증폭기를 구성하는 MIS 트랜지스터의 회로 상수에 따라서 다소 변화시킬 수 있다. Vnw, Vd 및 Vs는 p형으로 된 소자 FMS의 n형 웰 전위, 드레인 전위 및 소스 전위를 나타낸다. Vw는 제어 게이트 CGT로 되는 p형 웰 전위를 나타낸다.
또한, 불휘발성 기억 소자의 부유 게이트나 그 밖의 MIS 트랜지스터의 게이트는 폴리실리콘 게이트에 한정되지 않고, 텅스텐 실리사이드 등과의 적층막이라도 좋다. 마찬가지로, 금속 배선은 알루미늄 배선에 한정되지 않고, 텅스텐 배선, 구리 배선, 그 밖의 적층막 배선이라도 좋다.
또한, 소거 상태와 기입 상태의 임계치 전압 상태는 상기와는 반대로 정의해도 좋다. 또한, 반도체 집적 회로에 혼재하는 회로 모듈은 도 2이나 도 33에 한정되지 않고, 다이렉트 메모리 액세스 제어기 등, 그 밖의 회로를 혼재하는 것을 방해하지 않는다.
또한, 플래시 메모리로부터 레지스터에의 구제 정보의 로드는 리세트의 지시에 동기하는 것에 한정되지 않고, 적당한 동작 모드의 지시에 응답하여 로드해도 좋다. 또한, 불량 비트를 구제하기 위해 용장 데이터선을 설치해도 좋다. 또한, 캐시 메모리는 다이렉트 맵에 한정되지 않고, 세트 어소시에이티브(set associative), 풀 어소시에이티브(full associative) 등이라도 좋다.
본 발명은 전기적으로 재기입 가능한 불휘발성 기억 소자를 갖는 플래시 메모리 등의 불휘발성 기억 장치, 상기 플래시 메모리 등의 불휘발성 기억 장치를 내 장하는 마이크로 컴퓨터 등의 반도체 집적 회로에 널리 적용할 수 있다.

Claims (38)

  1. 소스, 드레인, 부유 게이트 및 제어 게이트를 각각 갖는 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자를 가지며,
    상기 한쌍의 제어 게이트가 1개의 워드선에 결합되며, 상기 한쌍의 드레인이 상보 데이터선쌍에 각각 결합된 불휘발성 메모리 셀을 구비하고,
    상기 한쌍의 불휘발성 기억 소자의 서로 다른 논리값의 상태에 따라 상기 상보 데이터선쌍에 판독되는 정보를 감지 증폭기에 의해 증폭하는 불휘발성 메모리를 포함하는 반도체 집적 회로로서,
    상기 불휘발성 기억 소자에 대한 정보 판독을 위해 상기 워드선에 공급되는 선택 전압은 상기 불휘발성 기억 소자의 초기 임계값 전압과 거의 동일하게 되어 있는 것을 특징으로 하며,
    상기 불휘발성 기억 소자의 상기 소스 및 드레인은 반도체 기판 위에 형성된 제1 도전형의 제3 반도체 영역 내에 형성된 제1, 제2 반도체 영역이고,
    상기 불휘발성 기억 소자의 부유 게이트는 상기 소스 및 드레인 사이의 채널 영역 위에 제1 게이트 절연막을 끼워 형성되는 도전체이며,
    상기 불휘발성 기억 소자의 제어 게이트는 상기 반도체 기판 내의 제2 도전형의 제4 반도체 영역으로, 제2 게이트 절연막을 끼워 상기 부유 게이트로부터 연장되는 도전체의 아래에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  2. MIS 트랜지스터, 및 상기 MIS 트랜지스터의 부유 게이트와의 사이에 절연막이 개재된 제어 게이트를 갖는 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자를 구비하며,
    상기 한쌍의 제어 게이트가 워드선에 공통 접속되며, 상기 한쌍의 MIS 트랜지스터의 드레인이 상이한 상보 데이터선에 각각 결합된 불휘발성 메모리 셀을 갖고,
    상기 한쌍의 불휘발성 기억 소자의 서로 다른 논리값의 상태에 따라 상기 상보 데이터선쌍에 판독되는 정보를 감지 증폭기에 의해 차동 증폭하는 불휘발성 메모리를 포함하는 반도체 집적 회로로서,
    상기 불휘발성 기억 소자에 대한 정보 판독을 위해 상기 워드선에 공급되는 선택 전압과 상기 불휘발성 기억 소자의 초기 임계값 전압의 차분 전압은, 상기 감지 증폭기가 과도 응답 동작되는 입력 전압 범위의 전압 폭보다도 작은 전압인 것을 특징으로 하며,
    상기 MIS 트랜지스터의 상기 소스 및 드레인은 반도체 기판 위에 형성된 제1 도전형의 제3 반도체 영역 내에 형성된 제1, 제2 반도체 영역이고,
    상기 MIS 트랜지스터의 부유 게이트는 상기 소스 및 드레인 사이의 채널 영역 위에 제1 게이트 절연막을 끼워 형성되는 도전체이며,
    상기 불휘발성 기억 소자의 제어 게이트는 상기 반도체 기판 내의 제2 도전형의 제4 반도체 영역으로, 제2 게이트 절연막을 끼워 상기 부유 게이트로부터 연장되는 도전체의 아래에 배치되는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 한쌍의 불휘발성 기억 소자의 서로 다른 논리값의 상태는, 한쪽 불휘발성 기억 소자의 상대적으로 낮은 임계값 전압 상태와 다른쪽 불휘발성 기억 소자의 상대적으로 높은 임계값 전압 상태에 따라 결정되며,
    상기 초기 임계값 전압은, 상기 상대적으로 낮은 임계값 전압과 상대적으로 높은 임계값 전압의 평균값 부근의 전압인 것을 특징으로 하는 반도체 집적 회로.
  4. 제2항에 있어서,
    상기 MIS 트랜지스터의 부유 게이트는 상기 제1 도전형의 불순물을 갖고 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 불휘발성 메모리로부터 판독된 제어 정보를 보유하는 휘발성 기억 회로와, 제1 휘발성 메모리 셀 및 제2 휘발성 메모리 셀을 복수개 가지며 상기 휘발성 기억 회로에 전송된 제어 정보에 따라 상기 제1 휘발성 메모리 셀을 상기 제2 휘발성 메모리 셀로 치환하는 휘발성 메모리를 더 갖고 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  6. 제5항에 있어서,
    상기 휘발성 메모리는 캐쉬 메모리이며, 상기 캐쉬 메모리에 접속되는 중앙 처리 장치를 더 갖고 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  7. 제4항에 있어서,
    상기 불휘발성 메모리는, 입력에 대한 출력의 논리 기능을 그 기억 정보가 결정하는 프로그래머블 로직 회로의 일부 또는 전부를 구성하는 것임을 특징으로 하는 반도체 집적 회로.
  8. 제1항에 있어서,
    상기 한쌍의 서로 다른 논리 상태를 갖는 불휘발성 기억 소자는, 한쪽이 비교적 낮은 임계값 전압 상태이고, 다른쪽이 비교적 높은 임계값 전압 상태이며,
    상기 임계값 전압의 초기값은, 상기 비교적 낮은 임계값 전압 상태와 상기 비교적 높은 임계값 전압 상태의 거의 평균값인 것을 특징으로 하는 반도체 집적 회로.
  9. 제1항에 있어서,
    상기 불휘발성 기억 소자의 부유 게이트는 제1 도전형의 불순물을 갖고 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  10. 제9항에 있어서,
    상기 불휘발성 메모리로부터 판독된 제어 정보를 보유하는 휘발성 기억 회로와, 제1 휘발성 메모리 셀 및 제2 휘발성 메모리 셀을 복수개 가지며 상기 휘발성 기억 회로에 전송된 제어 정보에 따라 상기 제1 휘발성 메모리 셀을 상기 제2 휘발성 메모리 셀로 치환하는 휘발성 메모리를 더 갖고 이루어지는 것임을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 휘발성 메모리는 캐쉬 메모리이며, 상기 캐쉬 메모리에 접속되는 중앙 처리 장치를 더 포함하여 이루어지는 것임을 특징으로 하는 반도체 집적 회로.
  12. 제9항에 있어서,
    상기 불휘발성 메모리는, 입력에 대한 출력의 논리 기능을 그 기억 정보가 결정하는 프로그래머블 로직 회로의 일부 또는 전부를 구성하는 것임을 특징으로 하는 반도체 집적 회로.
  13. 복수의 제1 휘발성 기억 소자와 복수의 제2 휘발성 기억 소자를 갖는 메모리 어레이와,
    상기 메모리 어레이에 대한 제어 정보를 축적하는, 전기적으로 소거와 기입이 가능한 불휘발성 기억 소자를 포함하고,
    상기 전기적으로 소거와 기입이 가능한 불휘발성 기억 소자는 복수의 단층 게이트의 메모리 요소를 포함하며,
    상기 각각의 메모리 요소는 게이트 전극이 부유 게이트이며, 반도체 기판의 반도체 영역이 제어 게이트인 MIS 트랜지스터이고,
    상기 부유 게이트로부터 연장된 도전체층과 상기 반도체 영역 사이에는 절연층이 형성되며,
    불휘발성 메모리에 저장된 제어 정보가 저장되는 휘발성 축적 회로를 갖고,
    상기 불휘발성 기억 소자에 축적된 제어 정보를 휘발성 축적 회로에 전송하기 위해, 상기 제어 정보를 판독하는 동작과 상기 제어 정보를 휘발성 축적 회로에 기입하는 동작을 병행하여 행하기 위한 명령 전달 수단으로서, 제어 신호를 전달하 는 신호선을 구비하고,
    상기 제어 정보를 이용하여 상기 복수의 제1 휘발성 기억 소자 1개를 상기 제2 휘발성 기억 소자로 치환하는 것을 특징으로 하는 반도체 집적 회로.
  14. 제13항에 있어서,
    상기 제어 신호는 리세트 신호인 것을 특징으로 하는 반도체 집적 회로.
  15. 제14항에 있어서,
    상기 메모리 어레이는 다이내믹 랜덤 액세스 메모리인 것을 특징으로 하는 반도체 집적 회로.
  16. 제14항에 있어서,
    상기 메모리 어레이는 스태틱 랜텀 액세스 메모리 셀을 포함하는 것을 특징으로 하는 반도체 집적 회로.
  17. 제16항에 있어서,
    상기 메모리 어레이는 캐쉬 메모리인 것을 특징으로 하는 반도체 집적 회로.
  18. 제14항에 있어서,
    상기 불휘발성 기억 소자는 차동형의 한쌍의 메모리 셀을 이용하여 구성되는 것을 특징으로 하는 반도체 집적 회로.
  19. 제1 휘발성 기억 소자와 제2 휘발성 기억 소자를 갖는 메모리 어레이와,
    상기 메모리 어레이에 대한 다비트의 제어 정보를 축적하는, 전기적으로 소거와 기입이 가능한 복수의 불휘발성 기억 소자를 포함하며,
    상기 전기적으로 소거와 기입이 가능한 불휘발성 기억 소자는, 각각 단층 게이트를 가진 한쌍의 메모리 요소를 포함하고,
    상기 불휘발성 기억 소자에 축적된 제어 정보를 레지스터에 전달하기 위해, 상기 제어 정보를 판독하는 동작과 상기 제어 정보를 레지스터에 기입하는 동작을 병행하여 행하는 제어 회로를 구비하며,
    상기 레지스터로부터 전달된 정보에 기초하여 상기 복수의 제1 휘발성 기억 소자 1개를 상기 제2 휘발성 기억 소자로 치환하는 것을 특징으로 하는 반도체 집적 회로.
  20. 제19항에 있어서,
    상기 각각의 메모리 요소는 부유 상태의 도전체를 단층 게이트로서 구비하며, CMOS 반도체 집적 회로가 형성된 반도체 기판 위의 반도체 영역을 제어 전극으로서 구비하는 것을 특징으로 하는 반도체 집적 회로.
  21. 제20항에 있어서,
    상기 제어 회로는 리세트 신호에 의해 제어되는 것을 특징으로 하는 반도체 집적 회로.
  22. 제1층의 다결정 실리콘층을 게이트 전극으로서 구비하는 MIS 트랜지스터를 갖는 내부의 CMOS 논리 회로와, 제1층의 다결정 실리콘층을 부유 게이트로 한 한쌍의 메모리 요소를 포함하는 메모리 셀을 갖는 전기적으로 기입과 소거 가능한 불휘발성 메모리를 구비하고,
    상기 MIS 트랜지스터를 갖는 상기 CMOS 논리 회로의 게이트 절연층이 상기 메모리 셀의 게이트 절연층보다 두꺼운 것을 특징으로 하는 반도체 집적 회로.
  23. 삭제
  24. 제22항에 있어서,
    외부와의 입력 회로, 출력 회로가 상기 내부의 CMOS 논리 회로에 접속되며, 상기 외부와의 입력 회로, 출력 회로가 상기 메모리 셀의 게이트 절연층과 동일한 두께의 게이트 절연막을 갖는 MIS 트랜지스터를 포함하여 이루어지는 것을 특징으로 하는 반도체 집적 회로.
  25. 각각이 한쌍의 전기적으로 재기입 가능한 불휘발성 기억 소자를 포함하는 복수의 불휘발성 메모리 셀을 포함하며,
    상기 불휘발성 기억 소자는 반도체 기판 내의 제2 도전형의 제2 반도체 영역에 있는 제1 도전형의 제1 반도체 영역의 소스와, 반도체 기판 내의 제2 도전형의 제2 반도체 영역에 있는 제1 도전형의 제3 반도체 영역의 드레인을 구비하고,
    또한 제1 반도체 영역과 제3 반도체 영역 사이에 있는 채널 영역 위에 제1 절연층이 넓어져 있으며,
    제1 절연층 위에 도전체층의 부유 게이트를 형성하고,
    반도체 기판 내의 제1 도전형의 제4 반도체 영역을 제어 게이트로 하고, 상기 제어 게이트는 제2 게이트 절연막층을 끼워, 부유 게이트로부터 연장된 도전체층의 아래에 존재하며,
    상기 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자의 한쌍의 게이트는 워드선에 접속되며, 상기 워드선에 상기 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자로부터의 정보 판독을 위해 인가되는 전압은, 상기 전기적으로 기입 가능한 불휘발성 기억 소자의 초기 임계값 전압과 거의 동일한 것을 특징으로 하며,
    상기 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자의 드레인에 한쌍의 상보형 데이터선이 접속되며,
    상기 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자의 서로 다른 논리 상태에 따라 발생하는 상기 한쌍의 상보형 데이터선 상의 판독 정보를 감지 증폭기에 의해 증폭하는 것을 특징으로 하는 반도체 기판 위에 형성된 반도체 집적 회로.
  26. 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자를 포함하는 불휘발성 메모리 셀로 이루어지는 불휘발성 메모리와,
    상기 전기적으로 기입 가능한 불휘발성 기억 소자는 MIS 트랜지스터를 포함하며,
    상기 MIS 트랜지스터는 반도체 기판 내의 제2 도전형의 제2 반도체 영역에 있는 제1 도전형의 제1 반도체 영역의 소스와, 반도체 기판 내의 제2 도전형의 제2 반도체 영역에 있는 제1 도전형의 제3 반도체 영역의 드레인을 구비하고,
    또한 제1 반도체 영역과 제3 반도체 영역 사이에 있는 채널 영역 위에 제1 절연층이 넓어져 있으며,
    제1 절연층 위에 도전체층의 부유 게이트를 형성하고,
    반도체 기판 내의 제1 도전형의 제4 반도체 영역을 제어 게이트로 하고, 상기 제어 게이트는 제2 게이트 절연막층을 끼워, 부유 게이트로부터 연장된 도전체층의 아래에 존재하며,
    워드선은 상기 제어 게이트에 접속되고,
    상기 한쌍의 불휘발성 기억 소자의 상기 드레인은 각각 상보 관계에 있는 데이터선에 접속되며, 상기 상보 관계에 있는 데이터선에 접속되고, 상기 한쌍의 전기적으로 기입 가능한 불휘발성 기억 소자의 서로 다른 논리 상태에 따라 발생하는 상기 한쌍의 상보형 데이터선 상의 판독 정보를 감지 증폭기에 의해 증폭하며,
    상기 불휘발성 기억 소자에 대한 정보 판독을 위해 상기 워드선에 공급되는 선택 전압과 상기 불휘발성 기억 소자에 포함되는 MIS 트랜지스터의 초기 임계값 전압의 차분 전압은, 상기 감지 증폭기가 과도 응답 동작되는 입력 전압 범위의 전압폭보다도 작은 전압인 것을 특징으로 하는 반도체 기판 위에 형성된 반도체 회로.
  27. CMOS 프로세스에 의해 형성 가능한 불휘발성 메모리 소자를 갖는 반도체 장치.
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