JPH01263999A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速な読み出し可能な不揮発性半導体記憶
装置に関し、特に、電気的に書き込み・消去可能な読み
出し専用記憶装置（以下、ＥＥＰＲＯＭ）のメモリセル
に関するものである。

〔従来の技術〕

近年、マイコンのＣＰＵクロックの高速化と共に、周辺
装置である記憶装置の高速アクセスの要求が高まってい
る。通常のＥＥＦＲＯＭでは、そのセンス方式のため高
速読み出しが困難であり、量産品で２００　ｎｓ程度の
アクセスのものがほとんどというのが現状である。そこ
で、メモリセルを差動増巾型センスアンプに適した構成
とすることで高速アクセスを実現する動きがある。

第３図は例えば、ＩＳ、ＳＣＣダイジェストオブ　テク
ニカル　ペーパーズ　第１４４〜１４５　ｐ。

１９８４年２月（ＤＩＧＥＳＴ　ＯＦ　ＴＥＣ）ＩＮＩ
ＣＡＬ　ＰＡＰＥＲ３ｐｐ、１４４〜１４５．　Ｆｅｂ
ｒｕａｒｙ　１９８４）に示された高速アクセス可能な
Ｅ　Ｅ　Ｐ　ＲＯＭのメモリセルを示す図であり、１ビ
ツト当たりに通常のメモリセル（２トランジスタ（Ｔｒ
）セル）を２組含んだ構成となっている。この図におい
て、Ｑ、、Ｑ２は各々ビット線ＢＬ、　　ピッ１へ線Ｂ
Ｌに接続された選択トランジスタであり、そのゲートに
はワード線ＷＬが接続されている。また、Ｍ＋　、Ｍ２
　は各々ビット線ＢＬ、ＢＬにトランジスタＱｒ　、Ｑ
ｚを介して接続されたメモリトランジスタであり、その
ゲートにはコントロールゲート線ＣＧＬが接続され、そ
のソースは各々ソースｖＡｓＬ＊、ＳＬヨと接続してい
る。

また、第４図は、第３図に示したメモリセル４ケを１バ
イトとし、その２バイトをアレイ状に配置シタ例ヲ示す
。各Ｖ−スｖＡＳ　ＬＩＡ、　　Ｓ　Ｌｌｌｌ、　　５
Ｌ２Ａ、ＳＬ２ｍは、センス時と消去時に信号ＳＥが“
Ｈ”となって、各々トランジスタＴ、〜Ｔ４を介して接
地される。また、トランジスタＴ、０−Ｔ１３は各々セ
ンス時にビット１ｊｌＢＬ、、ＢＬＩ　、ＢＬｚ、ＢＬ
ｚを充電する負荷トランジスタであり、トランジスタＴ
ｔ＋、　Ｔｔ□は各々別のワード線上の１バイトを選択
するトランジスタである。

次に動作について説明する。この第３，４図の例では、
従来の２Ｔｒセル２組を各々ビット線ＢＬ、ＢＬに接続
しているので、基本的に書き込みは２Ｔｒセルの場合と
変わらない。

書き込みは、選択されたメモリセルＭｌ、Ｍ。

を消去した後、次に入力データに応じてビット線ＢＬま
たはＢＬを高電圧（ＶＰＰ）にし、メモリセル４ケ或い
はＭ２のいずれか一方のみをプログラムする。つまり、
消去サイクルでは、ビット線ＢＬ、ＢＬ、ソース線Ｓ　
ＬＡ　、　　Ｓ　Ｌｍを接地し、選択されたワード線Ｗ
　Ｌ　、　　同一コラムに共通したコントロールゲート
線ＣＧＬをＶＰＰに立上げる。このため、コントロール
ゲート線ＣＧＬがＶＰＰとなりメモリトランジスタＭ＋
　、Ｍｚのフローティングゲートの電位がドレインの電
位より高くなり、電子がフローティングゲートにトンネ
ル注入され、トランジスタＭ、、　Ｍｚの闇値電圧（■
い）は正の方向にシフトする。次に、プログラムサイク
ルでは、例えば０”書き込みの時、ビットｖＡＢＬには
Ｖ　、、、ビットｆｉＢＬには“Ｌｍが印加され、同時
にワード線ＷＬもＶＰＰに、ソース線ＳＬ、Ａ。

ＳＬＢはフローティング状態にされ、コントロールゲー
ト線ＣＧＬが接地される。この場合、コントロールゲー
ト線ＣＧＬが接地されているため、ドレインの電位がフ
ローティングゲート電位より高くなり、電子がフローテ
ィングゲートから引き抜かれ、トランジスタＭ１の■い
は負の方向にシフトする。トランジスタＭ２のドレイン
は接地されたままなので、トランジスタＭ２の■いは変
わらず正のまま（消去状態のまま）である。こうして、
書き込みが終了する。

また、読み出しは次のように行われる。トランジスタＭ
ｌのＶｔｈが正、トランジスタＭ２のｖｔｋが負の場合
について説明する。まず、読み出しサイクルの最初に、
ビット線をイコライズしてビット線ＢＬ、ｌ！：ＢＬの
電位を等しくし、前のサイクルの影響を除く。次に、負
荷トランジスタＴ　Ｉｏ　”　Ｔ１、によってビット線
ＢＬ、ＢＬをＶｃｃ−Ｖ＠、ｈに充電し始め、選択され
たワード線ＷＬ、信号ＳＥを“Ｈ′に立上げ、コントロ
ールゲート線ＣＧＬとソース線Ｓ　Ｌｅａ、　　Ｓ　Ｌ
ｅａ、　　Ｓ　ＬＺＡ、　　Ｓ　Ｌｚｓを接地する。こ
の場合、選択されたコントロールゲート４ｉ　ＣＧ　Ｌ
が接地されるので、トランジスタＭＩはオフ、トランジ
スタＭ２はオンする。それ故、ビット！１ｌｉＢＬは充
電され続け、ビット線ＢＬは０■程度の電位となる。こ
れを、センスアンプ（図示せず）により増申し、読み出
しが終了する。

なお、第４図で示したメモリトランジスタＭ＋　ｒＭ２
は、ゲート電極がコントロールゲート（通常のトランジ
スタのゲートの働きをする）とフローティングゲート（
チャネルとコントロールゲートとの間に形成され電気的
に浮遊状態となっている）との二層構造を形成している
。このため、フローティングゲート中の電子の蓄積量に
よりメモリトランジスタＭ＋　、Ｍｚの闇値電圧（■い
）が異なる。従って、フローティングゲートに電子が注
入されると闇値電圧が高くなり、逆にフローティングゲ
ートから電子が放出されると闇値電圧は低くなる。

メモリトランジスタＭ＋　、Ｍｚのドレインとフローテ
ィングゲートとの間には１００人程度の薄い酸化膜の層
が部分的に形成されており、上述したフローティングゲ
ートの電子の注入、放出は、その間にＩＯＭＶ／ｃｍ程
度の電界を印加して、電子をトンネルさせることで行わ
れる。ドレイン。

フローティングゲート間の電位は、主としてコントロー
ルゲート　フローティングゲート間の容量とフローティ
ングゲート、ドレイン間の薄い酸化膜の容量との比で分
圧されるため、上記のＩＯＭ■／■の電界を実現するに
は１５〜２０Ｖ程度の高電圧■ＰＰをコントロールゲー
ト、もしくはドレインに印加する必要がある。

〔発明が解決しようとする課題〕

従来の高速アクセス可能なＥＥＰＲＯＭは、以上のよう
に構成されているので、センス時にオフしているメモリ
トランジスタＭ１のドレインがＶＣＣＶｔｂ＋　コント
ロールゲートが０■となっており、長時間の読み出しの
後には、フローティングゲートから電子が引き抜かれ、
メモリトランジスタの■いが浅くなる、或いは負の値と
なってしまうという信頼性上の問題点があった。さらに
、メモリトランジスタＭ、、Ｍ２でコントロールゲート
線が共通のため、書き込みには消去（“１”書き込み）
とプログラム（“０”書き込み）の２ステツプが必要で
あるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、読み出しによるデータの揮発を防ぐと共に、
書き込みが１ステツプで終了し、そのサイクル時間を半
減できる高速アクセス可能な不揮発性半導体記憶装置を
得ることを目的とする。

〔課題を解決するだめの手段〕

この発明に係る不揮発性半導体記憶装置は、そのメモリ
セルを、ビット線及びこれと対をなす相補ビット線に選
択トランジスタとメモリトランジスタを直列に接続した
２トランジスタを各々接続し、それぞれのメモリトラン
ジスタのドレインをもう一方のメモリトランジスタのコ
ントロールゲートに接続して構成するようにしたもので
ある。

〔作用〕

この発明においては、ビット線及びこれと対をなす相補
ビット線に選択トランジスタとメモリトランジスタを直
列に各々接続し、それぞれのメモリトランジスタのドレ
インをもう一方のメモリトランジスタのコントロールゲ
ートに接続してメモリセルを構成することにより、読み
出し時にメモリトランジスタのソースに所定の電源を供
給することができ、また書き込み時に消去・書き込みと
いう２サイクルが不要となり、１サイクルで書き込みが
行える。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は、この発明の一実施例によるＥＥＰＲＯＭのメ
モリセルを示す図である。メモリトランジスタＭ、は、
そのコントロールゲートがもう一方のメモリトランジス
タＭ２のドレインと接続され、そのドレインはトランジ
スタＭ２のコントロールゲートに接続されている。

また、第２図には、第１図に示したメモリセルを２×２
のアレイ状に配置した例を示す。この図において、トラ
ンジスタの組（Ｑ　＋　＋　、　Ｑ　２１　、　Ｍ　＋
　＋　。

Ｍｚ＋）　、　　（Ｑｚｚ、　　Ｑｚ□、　Ｍ＋ｚ１Ｍ
ｚ□）、　　（Ｑｚ。

が各々メモリセルを構成し、各々、ワード線ＷＬ、。

ＷＢ２、及びビット線ＢＬＩ−ＢＬ、、ＢＬ２　　・Ｂ
Ｌ、上にアレイ状に配置されている。トランジスタＴ、
、Ｔ２．Ｔ、、Ｔ、は各々ソース線５ＬＩＡ＋　　Ｓ　
Ｌ’ｓ、　　Ｓ　ＬｚＡ、　　Ｓ　Ｌ２Ｂを充電するト
ランジスタであり、信号ＳＥによって所定の電ａ（ＶＲ
）が供給される。

以下、動作について説明する。書き込みは、選択された
ワード線ＷＬを高電圧■□に立上げ、ソース１１ｓｔ、
Ａ、ｓＬｍをフローティングにする。

同時に、“０′書き込みの時はビフ１−ｖｌＬをＯＶに
、相補ビット線ＢＬに高電圧ＶＰＰを印加する。

１”書き込みの時は、ビット線ＢＬを■１１．相補ビッ
ト線「工をＯＶとする。こうして、トランジスタＭ１の
コントロールゲート、トランジスタＭ２のドレインが■
□、トランジスタＭ１のドレイン、トランジスタＭ２の
コントロールゲートがＯＶとなり、トランジスタＭ１の
Ｖいは正、トランジスタＭ２のＶｔｈは負となる。従っ
て、消去・書き込みという２サイクルは不要であり、１
サイクルのみで書き込みは終了する。

一方、読み出しは次のようになる。ビット線イコライズ
によりビットＬＩＬ、ＢＬの電位を等しくした後、もし
くはビット線ＢＬ、ＢＬをリセットし接地電位にした後
、ソース線ＳＬＡ、ＳＬＩに電源■８を印加しく第２図
中では信号ＳＥを“Ｈ”とする）、選択されたワード線
ＷＬを“Ｈ”とする。“Ｏ”が書き込まれている時、ト
ランジスタＭ１はオン、トランジスタＭ！はオフのため
ビット線ＢＬが電源Ｖ、ｌにより充電され、ビット線”
ＢＬはイコライズ時の電位■、もしくはＯＶのままであ
る。これを、センスアンプ（図示せず）により増巾し読
み出しが終了する。また、センス時、ｖｔｈが負である
トランジスタＭ１のドレインは■８．コントロールゲー
トはｖｔもしくはＯＶであり、■いが正であるトランジ
スタＭアのドレインは■７もしくは０■、コントロール
ゲートはｖＲである。従って、ＶＲ＝ＶＣＣと設定した
場合でも、トランジスタＭ＋　２Ｍｚ共、■いが浅くな
る条件とはならない。

なお、第２図に示すようにアレイ状に配置した場合、従
来例のようにバイト毎にコントロールゲート選択トラン
ジスタを含む必要はない。また、ソース線を充電するト
ランジスタＴ　Ｉ−Ｔ　４は各ソース毎に設ければ良い
。

〔発明の効果〕

以上のように、この発明に係る不揮発性半導体記憶装置
によれば、２セル／ピント型のメモリセルを、その２つ
のメモリトランジスタのドレインを互いにもう一方のコ
ントロールゲートと接続するようにしたので、センス時
にソースから電位を供給して、読み出しによるデータの
揮発を防ぎ、また書き込み時間を半減できる効果がある
。

【図面の簡単な説明】

第１図はこの発明の一実施例による不揮発性半導体記憶
装置のメモリセルを示す図、第２図はそれをアレイ状に
配置した状態を示す図、第３図は従来のＥＥＦＲＯＭの
メモリセルを示す図、第４図はそれをアレイ状に配置し
た状態を示す図である。 Ｍ＋　、Ｍｔ・・・メモリトランジスタ、Ｑ、　、　ｃ
ｔｚ・・・選択トランジスタ、ＢＬ・・・ビット線、Ｂ
Ｌ・・・相補ビット線、ＷＬ・・・ワード線。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数個のメモリセルを含む不揮発性半導体記憶装
   置であって、 上記メモリセルは不揮発な情報の記憶が可能な第１、第
   ２のメモリトランジスタ、及び該第１、第２のメモリト
   ランジスタをそれぞれ選択する第１、第２の選択トラン
   ジスタからなり、 上記第１の選択トランジスタのドレインにはビット線、
   ゲートにはワード線、ソースには上記第１のメモリトラ
   ンジスタのドレインが接続され、上記第２の選択トラン
   ジスタのドレインには上記ビット線と対をなす相補ビッ
   ト線、ゲートには上記ワード線、ソースには上記第２の
   メモリトランジスタのドレインが接続され、 上記第１のメモリトランジスタのゲートは上記第２のメ
   モリトランジスタのドレインに接続され、上記第２のメ
   モリトランジスタのゲートは上記第１のメモリトランジ
   スタのドレインに接続されていることを特徴とする不揮
   発性半導体記憶装置。