JP4004040B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4004040B2
JP4004040B2 JP2002259598A JP2002259598A JP4004040B2 JP 4004040 B2 JP4004040 B2 JP 4004040B2 JP 2002259598 A JP2002259598 A JP 2002259598A JP 2002259598 A JP2002259598 A JP 2002259598A JP 4004040 B2 JP4004040 B2 JP 4004040B2
Authority
JP
Japan
Prior art keywords
field effect
insulating film
effect transistor
gate insulating
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002259598A
Other languages
English (en)
Other versions
JP2004103631A (ja
Inventor
瑞城 小野
彰 西山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2002259598A priority Critical patent/JP4004040B2/ja
Priority to US10/631,792 priority patent/US6847084B2/en
Publication of JP2004103631A publication Critical patent/JP2004103631A/ja
Priority to US10/951,651 priority patent/US20050040461A1/en
Priority to US11/560,061 priority patent/US7364972B2/en
Priority to US11/560,109 priority patent/US7422944B2/en
Application granted granted Critical
Publication of JP4004040B2 publication Critical patent/JP4004040B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。
【０００２】
【従来の技術】
従来のＬＳＩ（大規模集積回路）装置に用いられている電界効果トランジスタは、動作速度を高速化するため並びに消費電力を低減するために素子を微細化することが進められている。素子を微細化する方法として、特にゲート絶縁膜の実効的な厚さを薄くすることがなされている。
【０００３】
しかしながら従来ゲート絶縁膜に用いられてきた酸化シリコン膜を薄膜化すると、これにトンネル電流が流れてしまうという問題が生じる。そこで酸化シリコンに比べて比誘電率の高い金属シリケート材料をゲート絶縁膜として用いることがなされている。金属シリケート材料で形成されたゲート絶縁膜は、酸化シリコン換算膜厚で１ｎｍ程度にしても実際の物理膜厚はトンネル電流を防ぐほど十分に厚くすることができる。
【０００４】
また、電源電圧を一定にしながら集積回路の高性能化を図るために、入出力回路を構成するトランジスタについては高い電圧で駆動し、入出力部以外の内部回路を構成するトランジスタについては低い電圧で駆動する方法がある。このために入出力回路を構成するトランジスタは酸化シリコン系材料からなるゲート絶縁膜を有し、内部回路を構成するトランジスタは酸化シリコン系材料よりも誘電率の高い高誘電体材料を含むゲート絶縁膜を有するＬＳＩ装置が提案されている（特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−３０７０１０公報
【０００６】
【発明が解決しようとする課題】
このようにＬＳＩ装置では、さまざまな負荷容量が接続された電界効果トランジスタが集積化されている。
【０００７】
しかしながら従来のＬＳＩ装置では、実際に演算処理をする内部回路において、比較的大きな負荷容量が接続された電界効果トランジスタも比較的小さな負荷容量が接続された電界効果トランジスタも同じ材料でゲート絶縁膜を形成しているのでＬＳＩ装置全体としてのパフォーマンスを向上させることができない。
【０００８】
そこで本発明は、負荷容量の大きさにあわせて適切な駆動力を有するトランジスタを内部回路としてひとつの半導体基板上に集積化することのできる半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明は、 半導体基板と、
前記半導体基板上に形成され、金属シリケート膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜が形成された位置を挟むように互いに離間して前記半導体基板表面に形成されたソース領域及びドレイン領域とを備える第１及び第２の電界効果トランジスタを備えた第１の回路と、
前記第１の回路に前記第１の回路の入出力部として接続され、前記第１の回路よりも高い電圧で駆動される第２の回路とを具備し、
前記第１の電界効果トランジスタのドレイン領域に接続された第１の負荷容量は、前記第２の電界効果トランジスタのドレイン領域に接続された第２の負荷容量よりも大きく、
前記第１の電界効果トランジスタのゲート絶縁膜は、前記第２の電界効果トランジスタのゲート絶縁膜に対して、膜中の金属酸化物の析出量が異なりかつ平均比誘電率が高いことを特徴とする半導体装置を提供する。
【００１０】
ここで第１の回路は実際に演算等を行う内部回路と呼ばれる低電圧駆動される回路であり、第２の回路は内部回路と外部とのインターフェースである入出力回路である。第２の回路は第１の回路よりも高い電圧で駆動される。
【００１１】
このとき、前記第１の電界効果トランジスタのゲート絶縁膜は、結晶質の前記金属酸化物が析出した非晶質の前記金属シリケート膜を有し、前記第２の電界効果トランジスタのゲート絶縁膜は、非晶質の前記金属シリケートを有することが好ましい。
【００１２】
また、前記第１及び第２の電界効果トランジスタのゲート絶縁膜は、膜中の金属濃度の平均値が０．３より高く、かつ前記第１の電界効果トランジスタのゲート絶縁膜は前記第２の電界効果トランジスタのゲート絶縁膜よりも膜中の金属酸化物の析出量が高いことが好ましい。
【００１３】
また、前記第２の電界効果トランジスタのゲート絶縁膜は窒素を含むことが好ましい。
【００１４】
【発明の実施の形態】
以下、図面を用いて本発明の好ましい実施形態について説明する。なお、本発明は以下の実施形態に限定されることはなく種々選択して用いることができる。
【００１５】
本発明者らは、電界効果トランジスタのゲート絶縁膜材料として、金属シリケート材料を検討した。金属シリケート材料は、半導体基板上に成膜した後に膜質を改善するため等に熱工程を必要とする。しかしながら熱工程の温度や時間そして金属シリケート膜中の金属濃度等に応じて、ゲート絶縁膜中の金属が金属酸化物の形で結晶化して析出する性質を有している。
【００１６】
その為、金属シリケート材料をゲート絶縁膜材料として用いると熱工程の後にゲート絶縁膜に金属酸化物の結晶粒が素子ごとにまちまちに析出することで、ゲート絶縁膜の成分元素が不均一となってしまう。その結果としてゲート絶縁膜の比誘電率は素子ごとに不均一となる。ここで不均一を定量化する指標としては、ゲート絶縁膜中での金属酸化物結晶粒の体積の標準偏差を用いて定量化することができる。
【００１７】
本発明者らは、金属酸化物の析出した金属シリケート膜を例として、比誘電率に不均一性を有するゲート絶縁膜の平均比誘電率をモデル化し、以下に記す新たな知見を得た。ここに言う「平均比誘電率」とは、十分に広い膜の両面に平板電極を設けた場合に得られる単位面積あたりの静電容量を、一様な誘電体よりなる平行平板キャパシターの静電容量と考えて得られる比誘電率のことである。
【００１８】
図１に示すように、比誘電率ε2の球が埋め込まれている比誘電率ε1の直方体を用いて、金属酸化物の析出した金属シリケート膜をモデル化した。
【００１９】
このモデル化の下で、反分極場、ローレンツ場、極板上に誘起される電荷の作る場を考慮した膜の平均比誘電率（εav）は次の式で表されることが今回の検討により新たに判った。
【００２０】
【数１】
Figure 0004004040
（１）
【００２１】
ここに、Ｔは絶縁膜の厚さ、Ｒは比誘電率がε2である球の半径、ｎは絶縁膜の面内方向で考えた、比誘電率がε2である球の単位面積辺りの個数、ζ（３）は自然数の逆数を３乗した総和である。なお、ここに示した計算結果に於いては比誘電率がε2である球の中心は絶縁膜の厚さ方向の中央にあるとしているが、球の位置に対する平均比誘電率の依存性は弱いので、球の中心が必ずしも絶縁膜の厚さ方向の中央には一致していない場合にも結果は同様である。
【００２２】
図２にこの新たに得られた知見の例としてｎＴ2＝０．８の場合のＲ／Ｔに対する平均比誘電率の依存性を示す。
【００２３】
このグラフに於いて膜中の金属濃度の平均値をパラメーターとし、０．１、０．３、０．５の３通りに変えてある。また比誘電率ε2の領域は析出した金属酸化物を想定してε2＝２０とし、ε1は金属酸化物の析出に伴って金属濃度が膜中の平均値より減少した金属シリケート材料を想定して次の式を用いて計算した。なおこの式はG.Lucovsky et al., App. Phys. Lett. Vol.77 no. 18 (2000) pp.2912-2914に詳しい。
【００２４】
金属シリケート材料の比誘電率＝１２−８．１×（１−２×Ｘ）4 （２）
ここで金属シリケート材料は、（ＭＯ2）X（ＳｉＯ2）1-X（ＭはＨｆないしＺｒ）である。
【００２５】
図３に、この式をグラフ化した。図３に示すように、金属酸化物の組成比Ｘが増えるほど、金属シリケート材料の比誘電率は上昇している様子がわかる。
【００２６】
また、図３に示した傾向とは別に、図２中の○で示すようにゲート絶縁膜中の金属濃度の平均値が０．１のようにゲート絶縁膜の金属濃度の平均値が低い場合には、平均比誘電率は金属酸化物の析出に伴って（Ｒ／Ｔが増加するにつれて）減少する。
【００２７】
図２中の□で示すようにゲート絶縁膜中の金属濃度の平均値が０．３のようにゲート絶縁膜の金属濃度の平均値が０．１よりも高い場合には、平均比誘電率は金属酸化物の析出に伴って若干増大して減少する。
【００２８】
また、図２中の△で示すようにゲート絶縁膜中の金属濃度の平均値が０．５のようにゲート絶縁膜中の金属濃度の平均値が０．３よりも高い場合には、平均比誘電率は金属酸化物の析出に伴ってより増加すると言う新たな知見が得られる。
【００２９】
なお、(1)式に基づいて計算を行うと、平均比誘電率は金属酸化物の析出に伴って、金属濃度の平均値が２５％程度を境に、それよりも高いと増大し、それよりも低いと減少すると言う新たな知見が得られる。そして金属酸化物の析出に伴う平均比誘電率の増大は、金属濃度の平均値が４０％程度以上であると顕著であり、５０％以上であると更に顕著であると言う新たな知見も得られる。
【００３０】
ここで集積回路の内部回路において電界効果トランジスタは他の電界効果トランジスタ等を駆動する役割を持つと同時に他の電界効果トランジスタの負荷容量にもなる。
【００３１】
他の電界効果トランジスタの負荷になると言う観点から考えると負荷容量としての電界効果トランジスタの静電容量は小さい程好ましい。
【００３２】
したがって電界効果トランジスタを負荷容量として考えると金属シリケート膜中の金属濃度の平均値が０．１と低い場合には、金属酸化物が析出した方が静電容量は低くなり好ましい。逆に、金属シリケート膜中の金属濃度の平均値が０．３よりも高い場合には金属酸化物は析出しない方が静電容量は上昇しないので好ましいと言う新たな知見が得られる。
【００３３】
一方、電界効果トランジスタを他の電界効果トランジスタを駆動する役割に鑑みるとゲート絶縁膜の比誘電率は大きい方が好ましい。ところで金属シリケート材料を用いたゲート絶縁膜中で金属酸化物の析出が起こったとすると析出物の生じた領域のみ誘電率が高くなる。それ故、ゲート電極に電圧を印加すると金属酸化物の析出物の近傍のみは多数のキャリアが誘起されることになる。その様に多数のキャリアが誘起されてもそれは誘電率の高い金属酸化物の析出物の近傍に拘束されているので、それらのキャリアは電気伝導に寄与できない。
【００３４】
このような理由により電界効果トランジスタの電流駆動能力はゲート絶縁膜中の比誘電率の低い領域の比誘電率の大きさでほぼ決まると考えられる。すなわち、金属酸化物の析出に伴って金属濃度の低下した金属シリケート材料の比誘電率で電界効果トランジスタの電流駆動能力は決まる。
【００３５】
図２及び図３に示すように、金属シリケートの比誘電率の金属濃度に対する依存性に鑑みると、ゲート絶縁膜中での金属濃度の平均値が０．１と低い場合には、金属酸化物の析出に伴って比誘電率は低下し電界効果トランジスタの電流駆動能力は低下する。
【００３６】
しかしながら金属濃度の平均値が０．３よりも高い場合には金属酸化物の析出が生じるとともに絶縁膜の平均比誘電率は高くなり、図４に示すように、ゲート絶縁膜中に析出した金属酸化物に依ってソース側からドレイン側までを連結する経路ができると電界効果トランジスタの電流駆動能力は向上する。
【００３７】
図４に模式的にこの様子を示す。図４は半導体基板上に絶縁膜を介してゲート電極が形成された様子を示す上面図であり、ソース領域及びドレイン領域間にゲート電極が位置している。
【００３８】
図４では、この経路は一本のみ描いてあるが、これは説明の為の模式図であって、その様な経路が一本のみであることは本質ではなく、複数本の経路が存在しても以下の話の本質は全く変わらない。また経路に分岐が有るないしは経路が網状になっていたとしても同様である。
【００３９】
このような経路ができればそこに誘起された多量のキャリアも電気伝導に寄与することが可能となる。そして図３に示すように、金属シリケート材料中の金属濃度の平均値が高い場合には、金属酸化物の析出に伴って金属シリケート材料中の金属濃度が下がることに依る金属シリケート材料の比誘電率の低下は極めて小さい。
【００４０】
その結果として、金属シリケート材料で形成されたゲート絶縁膜中の金属濃度の平均値が０．３よりも高く、且つ多量の金属酸化物の析出が起こった場合には電界効果トランジスタの電流駆動能力は金属酸化物の析出に伴って上がることになる。
【００４１】
以上を纏めると、電界効果トランジスタの電流駆動能力の観点から考えると、ゲート絶縁膜中の金属濃度の平均値が０．１と低い場合には金属酸化物は析出しない方が好ましく、ゲート絶縁膜中の金属濃度の平均値が０．３より高い場合には金属酸化物は析出した方が好ましいと言う新たな知見が得られる。
【００４２】
以上の考察より、金属シリケート材料をゲート絶縁膜に用いた電界効果トランジスタにおいては、ゲート絶縁膜中の金属濃度の平均値が高い場合にも低い場合にも、電流駆動能力と負荷容量との二つの観点に鑑みた二律背反と言う問題点を有していることになる。
【００４３】
このことは比誘電率に不均一性を持つゲート絶縁膜の誘電率に対する今回の検討に依り得られた新たな知見である。
【００４４】
そこで本発明者らは、金属シリケート材料により形成されたゲート絶縁膜に金属酸化物の析出物を含む電界効果トランジスタと金属酸化物の析出物を含まないか含むとしても微量の電界効果トランジスタとを共に集積化する半導体装置を提供することを考えた。
【００４５】
したがって電流駆動能力と容量とのいずれも大きい電界効果トランジスタと電流駆動能力と容量とのずれも小さい電界効果トランジスタを内部回路としてひとつの半導体基板上に集積化することになる。集積回路中では各電界効果トランジスタは他の電界効果トランジスタ等を駆動する役割を持つと同時に他の電界効果トランジスタの負荷にもなる。
【００４６】
ここで大きな負荷容量をドレイン領域に接続された電界効果トランジスタを第１の電界効果トランジスタとし、これに比べて小さな負荷容量をドレイン領域に接続された電荷効果トランジスタを第２の電界効果トランジスタとする。
【００４７】
第１の電界効果トランジスタのドレイン領域に接続された負荷容量は大きいのでその充放電には時間が掛かり、それが半導体装置全体の動作速度を律速する。それ故、第１の電界効果トランジスタの電流駆動能力は半導体装置全体の動作速度を向上させるためには大きい方がよい。したがって第１の電界効果トランジスタの様に駆動すべき負荷容量の大きな素子に於いてはゲート絶縁膜中に金属酸化物が析出してゲート絶縁膜の平均比誘電率を大きくすることが好ましい。
【００４８】
一方、第２の電界効果トランジスタは第１の電界効果トランジスタと比較してドレイン領域に接続された負荷容量が小さいので、第２の電界効果トランジスタの電流駆動能力が半導体装置全体の動作速度を律速することはない。したがって第２の電界効果トランジスタの電流駆動能力を増しても半導体装置全体の動作速度が大きく向上することは期待できない。そして、第２の電界効果トランジスタのゲート絶縁膜中に金属酸化物が析出することは寄生容量が大きくなるので第２の電界効果トランジスタを負荷容量としてドレイン領域に接続された電界効果トランジスタの全負荷容量が増大することになる。したがって第２の電界効果トランジスタの様に駆動すべき負荷容量が小さい素子に於いてはゲート絶縁膜中に金属酸化物が極力析出させないようにして寄生容量を小さくしなければならない。
【００４９】
以上はゲート絶縁膜中の金属濃度の平均値が０．３よりも高く、図４に示すように金属酸化物の析出に伴ってソースとドレインとが比誘電率の高い領域のみよりなる経路に依り連結され得る場合である。
【００５０】
ゲート絶縁膜中の金属濃度の平均値が０．１以下の場合は状況が異なる。この場合には前述の様に金属酸化物の析出に伴って電界効果トランジスタの電流駆動能力は低下するが、図２に示すように、ゲート絶縁膜の平均比誘電率も低下する。それ故、電界効果トランジスタの電流駆動能力に鑑みるとゲート絶縁膜中に金属酸化物が析出することは好ましくなく、その電界効果トランジスタが他の電界効果トランジスタに接続された負荷容量になると言う観点に鑑みると金属酸化物が析出することは好ましい。
【００５１】
従って、ゲート絶縁膜中の金属濃度の平均値が０．１以下の場合には、その電界効果トランジスタの容量がその電界効果トランジスタを負荷容量に持つ電界効果トランジスタの全負荷容量に占める割合の小さい電界効果トランジスタに於いてはゲート絶縁膜中の金属酸化物の析出が抑制されていることが好ましい。
【００５２】
本発明の半導体装置に於いては、金属酸化物が析出した方が好ましい電界効果トランジスタに於いては金属酸化物を析出させ、金属酸化物が析出することが好ましくない電界効果トランジスタに於いては金属酸化物の析出は抑制されている。その結果として、本発明の半導体装置に於いては速い動作速度が実現される。
【００５３】
図５に連続したインバーターよりなる回路が集積化された半導体装置の概念図を示す。
【００５４】
図５に示すように、インバーターには入力部から順にＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７と名前を付ける。インバーターＩ７は出力部に接続されている。インバーターＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７は内部回路を構成している。各々のインバーターの、前段のインバーターの負荷となる容量をＣ、インバーターを構成する素子の電流駆動能力をＩとする。そしてインバーターＩ５の出力には大きさ１００Ｃの負荷容量が接続されているとする。すると最低次の近似では、インバーターＩ５の伝達遅延時間は１０１ＣＶ／Ｉ、その他のインバーターの伝達遅延時間はＣＶ／Ｉとなる。
【００５５】
ＣＶ／Ｉ＝τとすると、信号がノード１からノード２まで伝わるのに要する時間は１０５τとなる。本発明の方法に従って接続負荷容量が大きいインバーターＩ５のゲート絶縁膜は平均金属濃度を０．３以上として且つ金属酸化物の析出が起こる様にし、その他の接続負荷用量が小さいインバーターのゲート絶縁膜には同じ平均金属濃度で析出を抑制した場合を考える。
【００５６】
析出の条件は、図２に示す金属密度の平均値＝０．５、ｎＴ2＝０．８、Ｒ／Ｔ＝０．４６の場合とする。これは図２に△で示すグラフの極大となる条件であり、ゲート絶縁膜の平均比誘電率は１４である。
【００５７】
電界効果トランジスタの電流駆動能力に寄与するゲート絶縁膜の比誘電率は、析出した金属酸化物の量に鑑みた２種類の比誘電率の絶縁膜を持つ平行平板キャパシターの並列接続と考えて求めると１４．３となる。金属酸化物の析出に伴って金属濃度の下がった周囲の金属シリケートの比誘電率は前述の（２）式を用いた。
【００５８】
しかし、金属酸化物の析出に伴って生ずるところの誘電率の高い領域の境界が図４に示したように平坦ではないことを鑑みると、電流駆動能力に寄与するゲート絶縁膜の比誘電率はこの値よりも低いと考えられる。それで、金属酸化物の析出に伴って生じた比誘電率の高い領域の実効的な割合を析出量から得られる値の１／２と仮定する。この仮定の下で、電流駆動能力に寄与するゲート絶縁膜の比誘電率を求めると１２．９となる。
【００５９】
この値を用いて、本発明の方法に依り金属酸化物の析出の有無を制御した場合に、図５の回路に於いて信号がノード１からノード２まで伝わるのに要する時間を求めると９９τとなる。
【００６０】
このように図５に示す回路の場合には動作速度は６％向上する。この例に於いては負荷容量の大きさが二種類のみの場合を示した。一般の場合には各々の電界効果トランジスタのゲート絶縁膜に対して誘電率を変えて最適条件を求めることでいずれの素子のゲート絶縁膜に高低いずれの比誘電率の絶縁膜を用いるのかを決めればよい。
【００６１】
図６は本発明の半導体装置の断面図である。
【００６２】
ここでは集積回路上の素子としてＮチャネル電界効果トランジスタを例に取って示す。不純物の導電型を逆にすればＰチャネル電界効果トランジスタの場合にもまったく同様であり、光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を注入する等の方法を用いれば相補型電界効果トランジスタの場合も全く同様である。
【００６３】
この半導体装置は、Ｐ型シリコン基板１上にトレンチ素子分離法により素子分離領域２が形成されている。Ｐ型シリコン基板１内には、Ｐウエル領域３が形成され、Ｐウエル領域３中には、Ｎチャネル領域４が形成されている。Ｎチャネル領域４上にはゲート絶縁膜５と、ゲート絶縁膜５よりも高い平均比誘電率を持つゲート絶縁膜１０とが形成され、ゲート絶縁膜５ないし１０上には、ゲート電極６が形成されている。７はソース領域或いはドレイン領域、８は配線、９は層間絶縁膜である。
【００６４】
この半導体装置は、複数種類の平均比誘電率のゲート絶縁膜を持つ電界効果トランジスタを含むことに特徴がある。その電界効果トランジスタのドレイン領域に接続された負荷容量の大きいものはゲート絶縁膜の平均比誘電率は高く、負荷容量の小さいものはゲート絶縁膜の平均比誘電率は低く設定する。こうすることによって素子の負荷は低く抑えつつ電流駆動能力は高くすることができ、その結果として速い動作速度の半導体装置が提供される。
【００６５】
図７に、ドレイン領域に負荷容量が接続された電界効果トランジスタの模式図を示す。
【００６６】
図７の左側に示すものが着目する電界効果トランジスタで、右側のものは駆動される電界効果トランジスタである。
【００６７】
着目する電界効果トランジスタにはそれ自身が持つ寄生容量としてゲート絶縁膜５０を介してゲート電極６とドレイン領域７とのオーバーラップ容量、層間絶縁膜９を介してゲート電極６とドレイン領域７とのフリンジ容量、層間絶縁膜９を介してゲート電極６と配線８とのゲート・配線間容量及びドレイン領域７の接合容量が接続負荷容量としてある。
【００６８】
また、着目する電界効果トランジスタには配線・基板間容量、配線間容量が負荷容量として接続されている。また、駆動される電界効果トランジスタのチャネル容量も負荷容量として接続されている。もちろん駆動される電界効果トランジスタが複数になるとそれぞれが負荷容量となる。
【００６９】
図８は、本発明の半導体装置を示す図であり、左が着目する電界効果トランジスタで右が駆動される電界効果トランジスタを示す。
【００７０】
図８中（ａ）は、接合容量Ｃ１が接続された第２の電界効果トランジスタを示し、（ｂ）は接合容量Ｃ２が接続された第１の電界効果トランジスタを示している。ドレイン７の大きさが異なるので第１の電界効果トランジスタに接続された接合容量Ｃ２の方が第２の電界効果トランジスタに接続された接合容量Ｃ１よりも大きくなっている。
【００７１】
したがって第１の電界効果トランジスタのゲート絶縁膜１０が第２の電界効果トランジスタのゲート絶縁膜５よりも比誘電率が大きい。これら第１の電界効果トランジスタと第２の電界効果トランジスタは同一半導体基板上に集積化されている。
【００７２】
図９は、本発明の半導体装置を示す図であり、左が着目する電界効果トランジスタで右が駆動される電界効果トランジスタを示す。
【００７３】
図９中（ａ）は、配線・基板間容量及び配線間容量Ｃ１が接続された第２の電界効果トランジスタを示し、（ｂ）は配線・基板間容量及び配線容量Ｃ２が接続された第１の電界効果トランジスタを示している。配線の長さが異なるので第１の電界効果トランジスタに接続された配線・基板間容量及び配線容量Ｃ２の方が第２の電界効果トランジスタに接続された配線・基板間容量及び配線容量Ｃ１よりも大きくなっている。
【００７４】
したがって第１の電界効果トランジスタのゲート絶縁膜１０が第２の電界効果トランジスタのゲート絶縁膜５よりも比誘電率が大きい。これら第１の電界効果トランジスタと第２の電界効果トランジスタは同一半導体基板上に集積化されている。
【００７５】
図１０は、本発明の半導体装置を示す図であり、左が着目する電界効果トランジスタで右が駆動される電界効果トランジスタを示す。
【００７６】
図１０中（ａ）は、電界効果トランジスタのチャネル容量Ｃ１がドレイン領域に接続された第２の電界効果トランジスタを示し、（ｂ）は電界効果トランジスタのチャネル容量Ｃ２がドレイン領域に接続された第１の電界効果トランジスタを示している。電界効果トランジスタのゲート長が異なるので第１の電界効果トランジスタに接続された電界効果トランジスタのチャネル容量Ｃ２の方が第２の電界効果トランジスタに接続された電界効果トランジスタのチャネル容量Ｃ１よりも大きくなっている。
【００７７】
したがって第１の電界効果トランジスタのゲート絶縁膜１０が第２の電界効果トランジスタのゲート絶縁膜５よりも比誘電率が大きい。これら第１の電界効果トランジスタと第２の電界効果トランジスタは同一半導体基板上に集積化されている。
【００７８】
次に、図１１乃至図１８を用いて、この半導体装置の製造方法について以下に説明する。
【００７９】
先ず、図１１に示すように、例えばＰ型シリコン基板１に例えばトレンチ素子分離法により素子分離領域２を形成する。続いてＰウエル形成領域に例えばＢ（ボロン）イオンを１００ｋｅＶ、２．０×１０13ｃｍ-2で注入し、その後に例えば１０５０℃、３０秒の熱工程によりＰウエル領域３を形成する。
【００８０】
次に、図１２に示すように、Ｐウエル領域３中に、所望のしきい値電圧を得る為に例えばＢイオンを３０ｋｅＶ、１．０×１０13ｃｍ-2で注入し、Ｎチャネル４表面の濃度を調節する。
【００８１】
次に、図１３に示すように、例えばスパッタ法等の方法により、シリコン基板１上に例えば厚さ５ｎｍの（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１を形成する。
【００８２】
次に、図１４に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１上に例えばＣＶＤ法により例えば厚さ５０ｎｍの例えば窒化シリコン膜１２を堆積し、その一部を選択的に除去する。一部のみを選択的に除去するのは例えば光蝕刻法等の方法により、半導体基板の一部のみをレジストで覆い、その状態で窒化シリコン膜１２の露出している部分を除去すればよい。窒化シリコン膜１２の除去は例えばＲＩＥ（リアクティブ・イオン・エッチング）法等の異方性エッチングにより行うことも可能であるし、例えばＣＤＥ（ケミカル・ドライ・エッチング）法ないし湿式処理等の等方性エッチングでもよい。
【００８３】
次に、シリコン基板１を例えば昇温したＮＨ3ないしＮ2ＯないしＮＯないしＮＯ2等の気体にさらして（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の一部に窒素を導入する。この過程に於いて（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の窒化シリコン膜１２に依って覆われている領域には窒素は殆ど導入されない。なお、この窒素の導入は必ずしも昇温を行わずにシリコン基板１を例えば励起状態の窒素気体にさらしてもよい。また、窒素を加速して注入してもよい。
【００８４】
次に、図１５に示すように、窒化シリコン膜１２を除去した後、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の上に例えばＣＶＤ法により例えば厚さ１００ｎｍの例えば多結晶シリコン膜を堆積し、例えばＲＩＥ法等の異方性エッチングにより多結晶シリコン膜を加工してゲート電極６を形成する。そして例えばＲＩＥ法等の異方性エッチングを用いて（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１をゲート絶縁膜に加工する。なお多結晶シリコン膜６ないし（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の加工は湿式エッチング法等の等方性エッチングで行ってもよい。
【００８５】
次に、図１６に示すように、例えばＡｓ（砒素）イオンを３０ｋｅＶ、５．０×１０15ｃｍ-2で注入する。そして熱工程によりソース領域及びドレイン領域７を形成する。
【００８６】
次に、図１７に示すように、層間絶縁膜として例えばＣＶＤ（ケミカル・ベイパー・ディポジッション）法で酸化シリコン膜９を例えば厚さ５００ｎｍ堆積し、ソース領域及びドレイン領域７およびゲート電極６上に配線孔１３を例えばＲＩＥ法にて開孔する。
【００８７】
次に、図１８に示すように、例えばスパッタ法等により、シリコン基板１全面に例えばシリコンを１％含有する例えば厚さ３００ｎｍのアルミニウム膜を形成する。そしてアルミニウム膜に例えばＲＩＥ法等の異方性エッチングを施すことにより、配線８を形成する。
【００８８】
以後はパッシベーション工程等を経て半導体装置が完成する。
【００８９】
金属シリケート絶縁膜に熱工程を施した場合に現れる金属酸化物の析出を防ぐには金属シリケート膜に窒素を添加することが有効である。そのために（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の内で図１４に示す工程に於いて窒化シリコン膜１２に覆われていた領域は金属酸化物の析出が起こり、窒化シリコン膜１２に覆われていなかった領域は金属酸化物の析出が抑制される。その結果としてある平均比誘電率のゲート絶縁膜５を持つ電界効果トランジスタとそれよりも高い平均比誘電率のゲート絶縁膜１０を持つ電界効果トランジスタとを含む本発明の半導体装置が形成される。
【００９０】
ここでは半導体装置中の集積化された素子としてＮ型電界効果トランジスタを例に取って示したが、不純物の導電型を逆にすればＰ型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域のみに不純物を導入すれば相補型電界効果トランジスタに対しても同様である。
【００９１】
また、電界効果トランジスタの他に、バイポーラー型トランジスタや単一電子トランジスタ等の他の能動素子、ないしは抵抗体やダイオードやインダクターやキャパシター等の受動素子をも含む半導体装置に対しても同様である。
【００９２】
また、ＯＥＩＣ（オプト・エレクトロニクス・インテグレーテッド・サーキット）やＭＥＭＳ(マイクロ・エレクトロ・メカニカル・システム)等を形成する場合もまた同様である。また、ＳＯＩ（シリコン・オン・インシュレータ）構造の素子を含む場合にも同様である。さらに、エピタキシャル成長等を施した基板上に形成した場合も同様である。
【００９３】
また、ここではＮ型半導体層を形成する為の不純物としてはＡｓを、Ｐ型半導体層を形成する為の不純物としてはＢを用いたが、Ｎ型半導体層を形成する為の不純物として他のＶ族不純物を用いる、ないしはＰ型半導体層を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。
【００９４】
また、ここでは不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いてもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
【００９５】
また、ここではシングルドレイン構造の素子を例として示したが、シングルドレイン構造以外の例えばエクステンション構造ないしＬＤＤ（ライトリー・ドープド・ドレイン）構造やＧＤＤ(グレーデッド・ディフューズド・ドレイン)構造等の構造の素子を構築してもよい。
【００９６】
またハロー構造ないしポケット構造やエレベート構造等の素子を構築してもよい。チャネルが半導体基板面と平行ではない素子やチャネル領域がソース側からドレイン側に向けて次第に細くなっているＦＩＮＦＥＴも同様である。
【００９７】
また、ここではソース領域及びドレイン領域への不純物の導入をゲート絶縁膜の加工の後に行っているが、不純物の導入と加工との順序は本質ではなく、逆の順序で行ってもよい。
【００９８】
また、ここではゲート電極の加工の後にソース領域及びドレイン領域上のゲート絶縁膜を除去しているが、ソース領域及びドレイン領域上のゲート絶縁膜は必ずしも除去しなくてもよい。
【００９９】
また、ここではシリサイド化には言及していないが、ソース領域及びドレイン領域ないしゲート電極に対してシリサイド化を施してもよい。また、ソース領域及びドレイン領域上ないしゲート電極上に金属層を堆積ないしは成長させる等の方法を用いてもよい。
【０１００】
また、ここでは配線の為の金属層の形成はスパッタ法を用いて行っているが、スパッタ法以外に例えば堆積法等の異なる方法を用いて金属層を形成してもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。
【０１０１】
また、ここではゲート電極は多結晶シリコンを用いたが、単結晶シリコンや非晶質シリコンないしは例えばゲルマニウム等を含有するシリコン等の半導体、ないしは金属、金属を含む化合物等、ないしはそれらの積層等で形成してもよい。
【０１０２】
また、ここではゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコン等の絶縁物を設けてもよい。
【０１０３】
また、ここではゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施して形成しているが、この工程は等方性エッチングを用いて行っても良いし、または例えばダマシンプロセス等のような埋め込みの方法を用いてゲート電極を形成してもよい。
【０１０４】
また、ここではゲート絶縁膜としてスパッタ法により形成した（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜を用いたが、Ｈｆの他の価数のシリケートないしは、Ｔｉ、Ｃｅ、Ｚｒ、Ｔａ、Ａｌ、Ｌａ、Ｙ、Ｇｄ、Ｄｙ、Ｐｒ等の他の金属シリケート等ないしは様々な元素を含むシリケートないしは酸化物材料等の、他の高誘電体膜ないしはそれらの積層等の他の絶縁膜をゲート絶縁膜として用いてもよい。またはその様な素子を混載しても良い。また、金属シリケート材料を用いて、金属酸化物の析出に依り異なる比誘電率の絶縁膜を実現する場合には、金属濃度の平均値は２５％程度以上である事が好ましい。
【０１０５】
また、ここでは平均比誘電率の低いゲート絶縁膜も平均比誘電率の高いゲート絶縁膜も等しい厚さとしたが、それらの厚さが等しいことに必然性は無く異なる厚さであっても良い。また、半導体装置中に異なる厚さのゲート絶縁膜を持つ素子が含まれていても良い。
【０１０６】
また、ゲート絶縁膜の形成方法はスパッタ法に限るものではなく、蒸着法ないしＣＶＤ法ないしエピタキシャル成長法等の他の方法を用いてもよい。また、ゲート絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
【０１０７】
また、ゲート絶縁膜に強誘電体膜を用いた素子を含む半導体装置を形成してもよい。
【０１０８】
また、ここではゲート絶縁膜材料の一部のみに選択的に窒素を導入する為にゲート絶縁膜の一部を覆う物質として窒化シリコン膜を用いたが、他の物質を用いてもよい。また、この膜の少なくとも一部を残存させてゲート絶縁膜の一部として用いても良い。
【０１０９】
また、ここでは金属析出物の抑制は絶縁膜に窒素を導入したが、これは他の方法を用いて行ってもよい。
【０１１０】
また、ここではゲート絶縁膜中に導入する窒素の絶縁膜中に於ける分布に関しては言及していないが、窒素を導入することの本質は金属酸化物の析出を抑制するためにあるので半導体基板ないしゲート電極との両界面の近傍に於いて窒素は必ずしも重要ではない。それ故、いずれかの界面近傍に於いては窒素の濃度を低く設定したとしても同様の効果が得られる。殊に半導体基板との界面近傍に窒素が存在するとキャリアのモビリティーの低下が起こる為に電界効果トランジスタの電流駆動能力が低下する。それ故、半導体基板との界面近傍に於ける窒素濃度を、ゲート絶縁膜とゲート電極との界面に於ける窒素濃度と比べて低く設定すれば、モビリティーの低下に伴う電流駆動能力の低下が回避されると言う利点が得られる。
【０１１１】
また、ここではゲート側壁に関しては言及をしなかったが、ゲート側壁を設けたとしても同様の効果が得られる。
【０１１２】
また、ここでは素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
【０１１３】
また、ここではゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜材料等に鑑みて可能であれば、後酸化工程を行ってもよい。
【０１１４】
また、ここでは層間絶縁膜として酸化シリコン膜を用いているが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。
【０１１５】
また、コンタクト孔に関しては自己整合コンタクトを形成する事も可能である。
【０１１６】
また、ここでは配線が一層のみの半導体装置の場合を示したが、素子や配線等が二層以上存在してもよい。
【０１１７】
次に、図１９乃至図２６を用いて本発明の半導体装置の異なる形成工程を説明する。
【０１１８】
この形成工程は、図１３に示される工程の後に、図１９に示すように、シリコン基板１を例えば昇温したＮＨ3ないしＮ2ＯないしＮＯないしＮＯ2等の気体にさらすことによって（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１に窒素を導入する。この窒素の導入は必ずしも昇温を行わずにシリコン基板１を例えば励起状態の窒素気体にさらしても可能である。また、窒素を加速して注入してもよい。
【０１１９】
次に、図２０に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の上に例えばＣＶＤ法により例えば厚さ５０ｎｍの例えば窒化シリコン膜１２を堆積し、その一部を選択的に除去する。一部のみを選択的に除去するのは例えば光蝕刻法等の方法により、シリコン基板１の一部のみをレジストで覆い、その状態で窒化シリコンの露出している部分を除去すればよい。窒化シリコンの除去は例えばＲＩＥ法等の異方性エッチングしてもよいし、例えばＣＤＥ法ないし湿式処理等の等方性エッチングにより行うことも可能である。
【０１２０】
次に、図２１に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の一部を例えばＲＩＥ法等の異方性エッチングを施すことに依り除去する。（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の除去は、例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施してもよい。
【０１２１】
次に、図２２に示すように、例えばスパッタ法等の方法を用いて、例えば厚さ５ｎｍの（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４を形成する。
【０１２２】
次に、図２３に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４に例えばＲＩＥ法等の異方性エッチングを施して一部のみを選択的に除去する。一部のみを選択的に除去には例えば光蝕刻法等の方法により、シリコン基板１の一部のみをレジストで覆い、その状態で（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の露出している部分を除去すればよい。なお、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の除去は、例えばＣＤＥ法ないし湿式処理等の等方性エッチングでもよい。続いて窒化シリコン膜１２を除去する。窒化シリコン膜１２の除去は例えばＲＩＥ法等の異方性エッチングを施してもよいし、例えばＣＤＥ法ないし湿式処理等の等方性エッチングを施すことでもよい。また、これらの工程はＣＭＰ（ケミカル・メカニカル・ポリッシング）法で平坦化することでも可能である。
【０１２３】
以後は、図１５以降に示す工程と同様である。この方法においても同様の効果が得られる。
【０１２４】
また、図示した二つの電界効果トランジスタ間以外の素子分離領域上のゲート絶縁膜は除去されていないが、除去しても良い。
【０１２５】
また、ここでは二枚の（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜の間に窒化シリコン膜１２が介在しているが、これは（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の除去を行う場合のエッチングストッパーとする為であり、この（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の除去を例えば時間指定等の方法で行うのであれば、窒化シリコン層を設けなくてもよい。また、窒化シリコン以外の物質を用いてもよい。また、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１上の窒化シリコン膜１２や（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の少なくとも一部を残存させてゲート絶縁膜の一部として用いても良い。
【０１２６】
また、ここでは同一組成の二枚のＨｆシリケート膜を形成したが、この二者が同一組成であることに必然性はなく、二者が異なる膜であってもよい。
【０１２７】
次に、図２４乃至図２６を用いて本発明の半導体装置の別の形成工程を説明する。
【０１２８】
この形成工程は、図１３に示される工程の後に、図２４に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の上に例えばＣＶＤ法により例えば厚さ５０ｎｍの例えば窒化シリコン膜１２を堆積し、その一部を選択的に除去する。一部のみを選択的に除去する方法は例えば光蝕刻法等により、半導体基板１の一部のみをレジストで覆い、その状態で窒化シリコンの露出している部分を除去すればよい。窒化シリコンの除去は例えばＲＩＥ法等の異方性エッチングで行ってもよいし、例えばＣＤＥ法ないし湿式処理等の等方性エッチングでもよい。
【０１２９】
次に、図２５に示すように、（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の一部を例えばＲＩＥ法等の異方性エッチングを施すことにより除去する。（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１の除去は、例えばＣＤＥ法ないし湿式処理等の等方性エッチングも可能である。
【０１３０】
次に、図２６に示すように、例えばスパッタ法等により、例えば厚さ５ｎｍの（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４を形成する。
【０１３１】
そしてシリコン基板１を例えば昇温したＮＨ3ないしＮ2ＯないしＮＯないしＮＯ2等の気体にさらして（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４に窒素を導入する。この窒素の導入は必ずしも昇温を行わずにシリコン基板１を例えば励起状態の窒素気体にさらしても可能である。また、窒素を加速して注入しても可能である。
【０１３２】
以後は図２３以降に示す工程と同様である。
【０１３３】
また、ここでは二枚の（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜の間に窒化シリコン膜１２が介在する様にしているが、これは（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４に窒素を導入する際の拡散の障壁ないし（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の除去を行う際のエッチングストッパーとする為であり、 （ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１４の除去を例えば時間指定等の方法で行うないしは窒素の導入の条件を調節する等の事を行うのであれば、窒化シリコン層を設けないことも可能である。また、窒化シリコン以外の物質を用いてもよい。
【０１３４】
次に、図２７を用いて本発明の半導体装置の別の形成工程を説明する。
【０１３５】
この形成工程は、図２５に示される工程の後に、図２７に示す様に、例えばスパッタ法等の方法を用いて、例えば厚さ５ｎｍの窒素を添加した（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１５を形成する。以後は図２３以降に示す工程と同様である。
【０１３６】
ここでは初めに（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１１を形成してその一部を選択的に除去した後に、窒素を添加した（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜１５を形成しているが、この順序は本質的ではなく逆の順序で成膜を行ってもよい。
【０１３７】
本発明は、ロジック回路、メモリ及びこれらを混載して形成されたシステムＬＳＩ装置等に用いることができる。
【０１３８】
【発明の効果】
本発明は、負荷容量の大きい電界効果トランジスタのゲート絶縁膜の平均比誘電率は高く、負荷容量の小さい電界効果トランジスタのゲート絶縁膜の平均比誘電率は低くすることで素子の負荷は低く抑えつつ電流駆動能力は高くすることができ、その結果として速い動作速度の半導体装置が提供される。
【図面の簡単な説明】
【図１】 比誘電率ε1の直方体中に比誘電率ε2の球が分散している状態を示す斜視図。
【図２】 絶縁膜の平均比誘電率とＲ（球の半径）／Ｔ（膜厚）の関係を示すグラフ。
【図３】 （ＭＯ2）x（ＳｉＯ2）1-xの比誘電率と組成比Ｘの関係を示す図。
【図４】 ゲート絶縁膜中に析出した金属酸化物を示す模式図。
【図５】 インバーターが直列接続した回路図。
【図６】 本発明の半導体装置の断面図。
【図７】 本発明の負荷容量を説明する模式図。
【図８】 本発明の半導体装置の断面図。
【図９】 本発明の半導体装置の断面図。
【図１０】 本発明の半導体装置の断面図。
【図１１】 本発明の半導体装置の製造工程を説明するための断面図。
【図１２】 本発明の半導体装置の製造工程を説明するための断面図。
【図１３】 本発明の半導体装置の製造工程を説明するための断面図。
【図１４】 本発明の半導体装置の製造工程を説明するための断面図。
【図１５】 本発明の半導体装置の製造工程を説明するための断面図。
【図１６】 本発明の半導体装置の製造工程を説明するための断面図。
【図１７】 本発明の半導体装置の製造工程を説明するための断面図。
【図１８】 本発明の半導体装置の製造工程を説明するための断面図。
【図１９】 本発明の半導体装置の製造工程を説明するための断面図。
【図２０】 本発明の半導体装置の製造工程を説明するための断面図。
【図２１】 本発明の半導体装置の製造工程を説明するための断面図。
【図２２】 本発明の半導体装置の製造工程を説明するための断面図。
【図２３】 本発明の半導体装置の製造工程を説明するための断面図。
【図２４】 本発明の半導体装置の製造工程を説明するための断面図。
【図２５】 本発明の半導体装置の製造工程を説明するための断面図。
【図２６】 本発明の半導体装置の製造工程を説明するための断面図。
【図２７】 本発明の半導体装置の製造工程を説明するための断面図。
【符号の説明】
１…半導体基板
２…素子分離領域
３…Ｐウエル領域
４…Ｎチャネル領域
５…ゲート絶縁膜
６…ゲート電極
７…ソース領域及びドレイン領域
８…配線
９…層間絶縁膜
１０…ゲート絶縁膜
１１…（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜
１２…窒化シリコン膜
１３…配線孔
１４…（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜
１５…窒素を添加した（ＨｆＯ2）0.5（ＳｉＯ2）0.5膜

Claims (4)

  1. 半導体基板と、
    前記半導体基板上に形成され、金属シリケート膜を有するゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート絶縁膜が形成された位置を挟むように互いに離間して前記半導体基板表面に形成されたソース領域及びドレイン領域とを備える第１及び第２の電界効果トランジスタを備えた第１の回路と、
    前記第１の回路に前記第１の回路の入出力部として接続され、前記第１の回路よりも高い電圧で駆動される第２の回路とを具備し、
    前記第１の電界効果トランジスタのドレイン領域に接続された第１の負荷容量は、前記第２の電界効果トランジスタのドレイン領域に接続された第２の負荷容量よりも大きく、
    前記第１の電界効果トランジスタのゲート絶縁膜は、前記第２の電界効果トランジスタのゲート絶縁膜に対して、膜中の金属酸化物の析出量が異なりかつ平均比誘電率が高いことを特徴とする半導体装置。
  2. 前記第１の電界効果トランジスタのゲート絶縁膜は、結晶質の前記金属酸化物が析出した非晶質の前記金属シリケート膜を有し、前記第２の電界効果トランジスタのゲート絶縁膜は、非晶質の前記金属シリケートを有することを特徴とする請求項１記載の半導体装置。
  3. 前記第１及び第２の電界効果トランジスタのゲート絶縁膜は膜中の金属濃度の平均値が０．３より高く、かつ前記第１の電界効果トランジスタのゲート絶縁膜は前記第２の電界効果トランジスタのゲート絶縁膜よりも膜中の金属酸化物の析出量が高いことを特徴とする請求項１記載の半導体装置。
  4. 前記第２の電界効果トランジスタのゲート絶縁膜は窒素を含むことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
JP2002259598A 2002-09-05 2002-09-05 半導体装置 Expired - Fee Related JP4004040B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2002259598A JP4004040B2 (ja) 2002-09-05 2002-09-05 半導体装置
US10/631,792 US6847084B2 (en) 2002-09-05 2003-08-01 Semiconductor device
US10/951,651 US20050040461A1 (en) 2002-09-05 2004-09-29 Semiconductor device
US11/560,061 US7364972B2 (en) 2002-09-05 2006-11-15 Semiconductor device
US11/560,109 US7422944B2 (en) 2002-09-05 2006-11-15 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002259598A JP4004040B2 (ja) 2002-09-05 2002-09-05 半導体装置

Publications (2)

Publication Number Publication Date
JP2004103631A JP2004103631A (ja) 2004-04-02
JP4004040B2 true JP4004040B2 (ja) 2007-11-07

Family

ID=31986334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002259598A Expired - Fee Related JP4004040B2 (ja) 2002-09-05 2002-09-05 半導体装置

Country Status (2)

Country Link
US (4) US6847084B2 (ja)
JP (1) JP4004040B2 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6033399A (en) * 1997-04-09 2000-03-07 Valleylab, Inc. Electrosurgical generator with adaptive power control
US7137980B2 (en) 1998-10-23 2006-11-21 Sherwood Services Ag Method and system for controlling output of RF medical generator
US7901400B2 (en) 1998-10-23 2011-03-08 Covidien Ag Method and system for controlling output of RF medical generator
US7364577B2 (en) 2002-02-11 2008-04-29 Sherwood Services Ag Vessel sealing system
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US7044948B2 (en) 2002-12-10 2006-05-16 Sherwood Services Ag Circuit for controlling arc energy from an electrosurgical generator
CA2524289C (en) 2003-05-01 2016-01-19 Sherwood Services Ag Method and system for programming and controlling an electrosurgical generator system
CA2542798C (en) 2003-10-23 2015-06-23 Sherwood Services Ag Thermocouple measurement circuit
US7396336B2 (en) 2003-10-30 2008-07-08 Sherwood Services Ag Switched resonant ultrasonic power amplifier system
US7131860B2 (en) 2003-11-20 2006-11-07 Sherwood Services Ag Connector systems for electrosurgical generator
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7056773B2 (en) * 2004-04-28 2006-06-06 International Business Machines Corporation Backgated FinFET having different oxide thicknesses
US7087476B2 (en) * 2004-07-28 2006-08-08 Intel Corporation Using different gate dielectrics with NMOS and PMOS transistors of a complementary metal oxide semiconductor integrated circuit
US7977253B2 (en) * 2004-08-31 2011-07-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7622338B2 (en) * 2004-08-31 2009-11-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7628786B2 (en) 2004-10-13 2009-12-08 Covidien Ag Universal foot switch contact port
US9474564B2 (en) 2005-03-31 2016-10-25 Covidien Ag Method and system for compensating for external impedance of an energy carrying component when controlling an electrosurgical generator
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method
US7442598B2 (en) * 2005-06-09 2008-10-28 Freescale Semiconductor, Inc. Method of forming an interlayer dielectric
US7253043B2 (en) * 2005-06-14 2007-08-07 Texas Instruments Incorporated Short channel semiconductor device fabrication
KR100718835B1 (ko) * 2005-09-13 2007-05-16 삼성전자주식회사 반도체 모스 트랜지스터와 그 제조 방법
US7651935B2 (en) * 2005-09-27 2010-01-26 Freescale Semiconductor, Inc. Process of forming an electronic device including active regions and gate electrodes of different compositions overlying the active regions
US8734438B2 (en) 2005-10-21 2014-05-27 Covidien Ag Circuit and method for reducing stored energy in an electrosurgical generator
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7947039B2 (en) 2005-12-12 2011-05-24 Covidien Ag Laparoscopic apparatus for performing electrosurgical procedures
US8216223B2 (en) 2006-01-24 2012-07-10 Covidien Ag System and method for tissue sealing
EP2289446B1 (en) 2006-01-24 2017-05-31 Covidien AG System for tissue sealing
US7513896B2 (en) 2006-01-24 2009-04-07 Covidien Ag Dual synchro-resonant electrosurgical apparatus with bi-directional magnetic coupling
CA2574934C (en) 2006-01-24 2015-12-29 Sherwood Services Ag System and method for closed loop monitoring of monopolar electrosurgical apparatus
US8685016B2 (en) 2006-01-24 2014-04-01 Covidien Ag System and method for tissue sealing
US8147485B2 (en) 2006-01-24 2012-04-03 Covidien Ag System and method for tissue sealing
CA2574935A1 (en) 2006-01-24 2007-07-24 Sherwood Services Ag A method and system for controlling an output of a radio-frequency medical generator having an impedance based control algorithm
US9186200B2 (en) 2006-01-24 2015-11-17 Covidien Ag System and method for tissue sealing
US7651493B2 (en) 2006-03-03 2010-01-26 Covidien Ag System and method for controlling electrosurgical snares
JP5052813B2 (ja) * 2006-04-12 2012-10-17 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7651492B2 (en) 2006-04-24 2010-01-26 Covidien Ag Arc based adaptive control system for an electrosurgical unit
US7794457B2 (en) 2006-09-28 2010-09-14 Covidien Ag Transformer for RF voltage sensing
US8569858B2 (en) 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
US8777941B2 (en) 2007-05-10 2014-07-15 Covidien Lp Adjustable impedance electrosurgical electrodes
US7834484B2 (en) 2007-07-16 2010-11-16 Tyco Healthcare Group Lp Connection cable and method for activating a voltage-controlled generator
US8216220B2 (en) 2007-09-07 2012-07-10 Tyco Healthcare Group Lp System and method for transmission of combined data stream
US8512332B2 (en) 2007-09-21 2013-08-20 Covidien Lp Real-time arc control in electrosurgical generators
US8106829B2 (en) * 2007-12-12 2012-01-31 Broadcom Corporation Method and system for an integrated antenna and antenna management
US8226639B2 (en) 2008-06-10 2012-07-24 Tyco Healthcare Group Lp System and method for output control of electrosurgical generator
US8262652B2 (en) 2009-01-12 2012-09-11 Tyco Healthcare Group Lp Imaginary impedance process monitoring and intelligent shut-off
US8421160B2 (en) * 2011-02-25 2013-04-16 International Business Machines Corporation Structure and method to enabling a borderless contact to source regions and drain regions of a complementary metal oxide semiconductor (CMOS) transistor
US8664729B2 (en) * 2011-12-14 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for reduced gate resistance finFET
US9270202B2 (en) 2013-03-11 2016-02-23 Covidien Lp Constant power inverter with crest factor control
US9283028B2 (en) 2013-03-15 2016-03-15 Covidien Lp Crest-factor control of phase-shifted inverter
US10729484B2 (en) 2013-07-16 2020-08-04 Covidien Lp Electrosurgical generator with continuously and arbitrarily variable crest factor
US10610285B2 (en) 2013-07-19 2020-04-07 Covidien Lp Electrosurgical generators
US9872719B2 (en) 2013-07-24 2018-01-23 Covidien Lp Systems and methods for generating electrosurgical energy using a multistage power converter
US9655670B2 (en) 2013-07-29 2017-05-23 Covidien Lp Systems and methods for measuring tissue impedance through an electrosurgical cable
US11006997B2 (en) 2016-08-09 2021-05-18 Covidien Lp Ultrasonic and radiofrequency energy production and control from a single power converter
WO2019132996A1 (en) * 2017-12-29 2019-07-04 Intel Corporation Ferroelectric gate dielectrics in integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828185A (en) * 1996-05-09 1998-10-27 Philips Electronics North America Corporation High frequency HID lamp system with lamp driven at a frequency above the audible and below the lowest lamp resonant frequency
US5818099A (en) * 1996-10-03 1998-10-06 International Business Machines Corporation MOS high frequency switch circuit using a variable well bias
US5885874A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Method of making enhancement-mode and depletion-mode IGFETS using selective doping of a gate material
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
KR100686681B1 (ko) * 1999-02-01 2007-02-27 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 및 불휘발성 기억 소자
JP2000307010A (ja) 1999-04-16 2000-11-02 Nec Corp 半導体集積回路装置およびその製造方法
JP3786566B2 (ja) 2000-06-27 2006-06-14 株式会社東芝 半導体装置及びその製造方法
KR100400323B1 (ko) * 2001-11-01 2003-10-01 주식회사 하이닉스반도체 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법

Also Published As

Publication number Publication date
US7364972B2 (en) 2008-04-29
JP2004103631A (ja) 2004-04-02
US20050040461A1 (en) 2005-02-24
US20070072374A1 (en) 2007-03-29
US6847084B2 (en) 2005-01-25
US20040046227A1 (en) 2004-03-11
US20070072478A1 (en) 2007-03-29
US7422944B2 (en) 2008-09-09

Similar Documents

Publication Publication Date Title
JP4004040B2 (ja) 半導体装置
US6049106A (en) Large grain single crystal vertical thin film polysilicon MOSFETs
US7804134B2 (en) MOSFET on SOI device
TWI229885B (en) Semiconductor device
US6872989B2 (en) Semiconductor device and method for fabricating the same
JP4058751B2 (ja) 電界効果型トランジスタの製造方法
JP3936830B2 (ja) 半導体装置
KR0163759B1 (ko) 반도체장치 및 반도체기억장치
TWI462234B (zh) 形成可程式化高介電常數／金屬閘極記憶元件之結構及方法
JP2007507905A (ja) 等方性エッチングプロセスを使ったショットキーバリアｍｏｓｆｅｔ製造方法
JPH1197693A (ja) 半導体装置およびその製造方法
US20050051856A1 (en) Semiconductor device
JP2007019177A (ja) 半導体装置
CN1236999A (zh) “绝缘体上的硅”半导体装置及其制造方法
WO2007126488A2 (en) Method for fabricating a semiconductor component including a high capacitance per unit area capacitor
JP2007511907A (ja) 完全に量子井戸が空乏化した低出力のマルチチャネルｃｍｏｓｆｅｔ
JP2004247341A (ja) 半導体装置
JP3658564B2 (ja) 半導体装置
WO2023126710A1 (en) Backside power rails and power distribution network for density scaling
US6420745B2 (en) Nonvolatile ferroelectric memory and its manufacturing method
US20210217873A1 (en) Gate oxide for nanosheet transistor devices
US6635927B2 (en) Semiconductor device and method for fabricating the same
JP2003101013A (ja) 半導体装置およびその製造方法および集積回路および半導体システム
JP4217603B2 (ja) 半導体装置及びその製造方法
JP2004214376A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050207

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20050415

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20050606

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070612

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070817

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070820

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100831

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110831

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120831

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130831

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees