KR100665424B1 - 성막 방법, 전자 장치 및 전자기기 - Google Patents

성막 방법, 전자 장치 및 전자기기 Download PDF

Info

Publication number
KR100665424B1
KR100665424B1 KR1020050086025A KR20050086025A KR100665424B1 KR 100665424 B1 KR100665424 B1 KR 100665424B1 KR 1020050086025 A KR1020050086025 A KR 1020050086025A KR 20050086025 A KR20050086025 A KR 20050086025A KR 100665424 B1 KR100665424 B1 KR 100665424B1
Authority
KR
South Korea
Prior art keywords
film
metal
mask
forming
pattern
Prior art date
Application number
KR1020050086025A
Other languages
English (en)
Other versions
KR20060051312A (ko
Inventor
신이치 요츠야
츠요시 요다
스구루 아카가와
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060051312A publication Critical patent/KR20060051312A/ko
Application granted granted Critical
Publication of KR100665424B1 publication Critical patent/KR100665424B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/146By vapour deposition
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/143Masks therefor
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10Deposition of organic active material
    • H10K71/16Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering
    • H10K71/166Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0347Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/244Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12493Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, joint, etc.]
    • Y10T428/12771Transition metal-base component
    • Y10T428/12861Group VIII or IB metal-base component
    • Y10T428/12882Cu-base component alternative to Ag-, Au-, or Ni-base component
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electroluminescent Light Sources (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemically Coating (AREA)
  • Other Surface Treatments For Metallic Materials (AREA)

Abstract

본 발명은 귀금속 재료의 사용량을 삭감하면서, 저저항의 전기 배선을 높은 생산 능력으로 형성할 수 있는 성막 방법 등을 제공하기 위한 것으로, 기판(50) 상에 박막(52)의 패턴(12)을 형성하는 성막 방법으로서, 마스크(10)를 이용하여 기상 성장법에 의해 기판(50) 상에 금속 하지막(60)을 성막하고, 패턴(12)을 형성하는 제 1 공정과, 기판(50)에 도금 처리를 실시하여 금속 하지층으로 이루어지는 패턴(12) 상에 금속막(65)을 성막하는 제 2 공정을 갖는다.

Description

성막 방법, 전자 장치 및 전자기기{FILM FORMING METHOD, ELECTRONIC DEVICE AND ELECTRONIC APPARATUS}
도 1은 마스크(10)를 나타내는 일부 사시 단면도,
도 2는 금속 배선(52)의 형성 공정을 나타내는 도면,
도 3은 금속 배선(52)을 나타내는 도면,
도 4는 금속 배선(52)의 형성 공정을 나타내는 도면,
도 5는 유기 EL 장치(100)의 측면 단면도,
도 6은 전자기기의 실시예를 나타내는 도면이다.
도면의 주요 부분에 대한 부호의 설명
11 : 마스크 기재 12 : 패턴 개구부
12a : 개구 형성 영역 14 : 빔(beam)
50 : 유리 기판(기판) 52, 54 : 금속 배선(박막)
60, 70 : 금속 하지막 65, 75 : 금속막
70a : 박막(결함 부분) 100 : 유기 EL 장치(전자 장치)
200 : 휴대 전화(전자기기) 201 : 표시부
본 발명은 기상 성장법 등에 의해, 기판 상에 임의의 배선 패턴을 형성하기 위한 마스크 등에 관한 것이다.
종래로부터, 포토 리소그래피 기술과 건식 및 습식 에칭 기술을 이용하여, 기판 상에 전기 배선을 형성하는 기술이 사용되고 있다. 그런데, 포토 리소그래피 처리와 에칭 처리를 하기 위해서는, 매우 고가의 설비가 필요하고, 또한 복수의 처리 공정의 관리 비용이나 양품률 등의 영향 때문에, 제품 비용 상승의 요인으로 된다. 또한, 대량의 레지스트, 현상액, 레지스트 박리액, 에칭액(가스)을 소비하기 때문에, 지구 환경에의 영향도 우려된다.
이 때문에, 일본 공개 특허 공보 평4-236758호에 개시되어 있는 바와 같이, 실리콘 웨이퍼나 금속박 등에 패턴이 형성된 마스크를 기판에 밀착시켜, 기상 성장법에 의해 성막함으로써, 기판 상에 임의의 배선 패턴을 형성하는 기술이 제안되어 있다. 이 기술은 습도나 산소 등에 의해 열화하는 재료가 많이 이용되는 유기 EL(전계 발광) 소자의 제조에 있어서, 매우 유효한 기술이다.
(특허 문헌 1) 일본 공개 특허 공보 평4-236758호
그러나, 대전류를 흘리기 위해, 저저항의 전기 배선을 형성하는 경우에는, 금이나 백금 등의 귀금속을 두껍게 성막해야 하지만, 기상 성장법에서는 처리 시간이 길게 되어 생산 능력이 저하되게 된다. 또한, 마스크나 성막 장치에 부착되는 귀금속이 증가하기 때문에, 귀금속 재료의 소비량이 증가하여, 비용 상승을 초래한다는 문제가 있다.
본 발명은 상술한 사정에 감안해서 이루어진 것으로, 귀금속 재료의 사용량을 삭감하면서, 저저항의 전기 배선을 높은 생산 능력으로 형성할 수 있는 성막 방법 등을 제공하는 것을 목적으로 한다.
본 발명에 관한 성막 방법, 전자 장치 및 전자기기에서는, 상기 과제를 해결하기 위해 이하의 수단을 채용했다.
기판 상에 박막의 패턴을 형성하는 성막 방법으로서, 마스크를 이용하여 기상 성장법에 의해 기판 상에 금속 하지막을 성막하고, 패턴을 형성하는 제 1 공정과, 기판에 도금 처리를 실시하여 금속 하지층으로 이루어지는 패턴 상에 금속막을 성막하는 제 2 공정을 갖도록 했다.
본 발명에 따르면, 금속 하지막 상에 도금 처리에 의해 금속막을 형성하므로, 불필요한 부분에 금속막이 생기지 않아, 금속 재료를 낭비하지 않게 된다. 그리고, 용이하게 소망하는 막 두께의 금속막을 형성할 수 있다.
또한, 금속 하지층이 금 또는 니켈로 이루어지는 것에서는, 표면 산화막의 제거 처리를 하지 않으므로, 얇은 막을 형성하면 좋고, 따라서, 처리 시간의 단축 화, 저비용화를 도모할 수 있다.
또한, 도금 처리가 무전해 금도금 처리인 것에서는, 금 또는 니켈로 이루어지는 금속 하지막 상에 양호하게 성막하여, 소망하는 막 두께의 금속막을 형성할 수 있다.
또한, 금속 하지층이 알루미늄으로 이루어지는 것에서는, 양호하게 금속 하지막을 형성할 수 있고, 또한 저비용화를 도모할 수 있다.
또한, 제 2 공정에 앞서, 진케이트(zincate) 처리를 하는 것에서는, 알루미늄으로 이루어지는 금속 하지층의 표면에 형성된 산화피막, 부동태 피막을 제거하여 아연 치환할 수 있다.
또한, 진케이트 처리에 의해, 패턴으로부터 벗어난 결함 부분을 제거하는 것에서는, 금속 하지층이 마스크의 개구부로부터 비어져 나온 결함 부분이 형성된 경우에도, 결함 부분은 막 두께가 얇으므로, 진케이트 처리의 에칭 작용에 의해 용이하게 제거할 수 있다.
특히, 마스크의 개구부로부터 비어져 나와 형성된 결함 부분의 인접하는 금속 하지층과 접촉하여 소망 패턴이 얻어지지 않는 경우에도, 결함 부분(비어져 나온 부분)을 제거함으로써, 소망 패턴의 금속 하지층을 얻을 수 있다.
또한, 제 2 공정에서, 무전해 니켈 도금을 한 후에, 치환 금도금 및 무전해 금도금을 하는 것에서는, 알루미늄으로 이루어지는 금속 하지층 상에 양호하게 금속막을 형성할 수 있다.
또한, 마스크가 개구부와, 개구부에 끼워진 영역과 개구부에 끼워진 영역 이 외의 영역을 연결하는 빔부를 갖도록 한 것에서는, 빔에 의해 개구부에 끼워진 영역과 개구부에 끼워진 영역 이외의 영역에 복잡한 형상의 개구부를 형성할 수 있다. 예컨대, 소위, 닫힌 패턴을 형성하는 것이 가능해진다. 그리고, 기판 상에, 분단되지 않는 연속한 형상의 박막 패턴을 형성할 수 있다. 또한, 마스크 기재의 판 두께를 패턴 개구부의 두께보다 얇게 하는 것에 의해, 더욱 경사져 입사되는 박막 형성 입자도 기판에 부착시킬 수 있기 때문에, 패턴 개구부가 보다 미세하게 되어도, 대응할 수 있는 마스크를 형성할 수 있다.
또한, 빔부가, 빔부 이외의 영역과 비교해서 얇게 형성되어 있는 것에서는, 더욱 경사져 입사되는 박막 형성 입자도 기판에 부착시킬 수 있다.
또한, 마스크 기재가 실리콘으로 이루어지는 것에서는, 빔을 포함하는 패턴 개구부를 확실히 형성할 수 있다.
또한, 마스크가 마스크 기재 상에 성막된 박막을 박리함으로써, 반복하여 사용되는 것에서는, 박막의 형성을 저렴하게 제조하는 것이 가능해진다.
제 2 발명은, 전자 장치가 제 1 발명의 성막 방법에 의해 형성된 금속 배선 패턴을 구비하도록 했다. 본 발명에 따르면, 효율적으로, 큰 전류를 흘릴 수 있는 금속 배선이 저렴하게 형성되므로, 저렴하고 고성능인 전자 장치를 얻을 수 있다.
제 3 발명은, 전자기기가 제 2 발명의 전자 장치를 구비하도록 했다. 본 발명에 따르면, 고성능의 전기기기를 얻을 수 있다.
이하, 본 발명의 성막 방법, 전자 장치 및 전자기기의 실시예에 대하여 도면 을 참조하여 설명한다.
(마스크)
도 1은 증착법, 스퍼터법, CVD법 등에 의해, 유리 기판(50) 상에 박막의 패턴을 형성시키기 위해 이용되는 마스크(10)의 일례를 나타내는 일부 사시 단면도이다.
마스크(10)는 실리콘에 의해 형성된 마스크 기재(11)에, 복수의 패턴 개구부(12)를 형성한 것이다. 패턴 개구부(12)의 형상으로는, 예컨대, 약 10㎛의 폭을 갖는 라인 형상으로 형성된다. 이 패턴 개구부(12)를 거쳐, 피성막 기판 상에 금속 재료를 적층시킴으로써, 약 10㎛ 폭의 전기 배선 등의 패턴을 형성할 수 있다.
패턴 개구부(12)의 형상으로는, 라인 형상에 한정되지 않고, 원형, 직사각형 등으로 하여도 좋다.
각 패턴 개구부(12) 내에는, 패턴 개구부(12)의 측벽(13)끼리를 연결하는 빔(14)이 복수 마련된다. 빔(14)은 마스크 기재(11)에 있어서의 피성막 기판 대향면(이하, 표면(11a)이라 함)으로부터 이격된 위치에 마련된다. 표면(11a)으로부터의 거리는 적어도 5㎛ 이상이다. 이와 같이, 패턴 개구부(12)의 측벽(13)에 빔(14)이 복수 마련되므로, 마스크 기재(11)에 닫힌 형상의 패턴 개구부(12)를 형성하는 것이 가능하다. 즉, 예컨대, 섬과 같이 뜬 부분을 복수의 빔(14)으로 지탱하는 것에 의해, 도넛형의 패턴 개구부(12)를 마련할 수 있다. 구체적으로는, 도 1에 있어서의 마스크 기재(11)의 부분(11c)은 복수의 빔(14)을 통해 마스크 기재(11) 부분 (11d)에 연결된다. 따라서, 부분(11c)은 마스크 기재(11)로부터 탈락하는 일 없이, 일체적으로 되어 마스크(10)를 구성한다. 또, 빔(14)의 개수 등은 그 강도 등에 따라 임의로 설정 가능하다.
빔(14)을 표면(11a)으로부터 이격된 위치에 마련하는 것은 마스크(10)를 이용하여 피성막 기판 상에 금속 배선 등을 형성하는 경우에, 형성되는 금속 배선을 분단하지 않고 연속해서 형성하도록 하기 위함이다. 즉, 빔(14)을 표면(11a)으로부터 이격시킴으로써, 금속 배선용 재료 등이 빔(14)의 주위로 돌아 들어가, 피성막 기판 상에 부착되도록 하고 있다. 또, 금속 배선의 형성 공정에 대해서는, 후술한다.
마스크 기재(11)의 재료로는, 금속, 유리, 플라스틱 등을 들 수 있지만, 실리콘판(실리콘 웨이퍼 등)을 이용하는 것이 바람직하다. 빔(14)을 용이하게 형성할 수 있는 때문이다. 또, 자성을 띠지 않으므로, 플라즈마 CVD용 마스크로도 이용할 수 있다. 또, 마스크 기재(11)의 형상은 임의이지만, 그 두께는 수백㎛ 정도가 바람직하다.
(성막 방법 : 실시예 1)
다음에, 상술한 마스크(10)를 이용하여 유리 기판(50)에 금속 배선(52)의 패턴을 형성하는 방법에 대해 설명한다.
도 2는 마스크(10)를 이용하여 금속 배선(52)을 형성하는 공정을 나타내는 도면이고, 도 3은 성막 방법에 의해 얻어진 금속 배선(52)을 나타내는 도면이다.
금속 배선(52)을 형성하는 기판으로는, 유리 기판(50) 외에, 플라스틱 기판, 실리콘 기판 등이어도 좋다.
우선, 상술한 마스크(10)를 이용하여, 증착법, 스퍼터법 등의 물리 기상 성장법이나 CVD법 등의 화학 물리 기상 성장법에 의해, 유리 기판(50)에 금속 하지막(60)을 형성한다. 금속 하지막(60)의 재료로는, 금 또는 니켈을 이용한다. 이하에서는, 니켈을 이용한 경우에 대해 설명한다.
구체적으로는, 도 2(a)에 나타내는 바와 같이, 유리 기판(50)에 마스크(10)의 표면(11a)이 밀착하도록 접착한다. 그리고, 물리 기상 성장법이나 화학 물리 기상 성장법에 의해, 유리 기판(50) 상에 니켈로 이루어지는 금속 하지막(60)을 형성한다(도 2(b) 참조). 니켈로 이루어지는 금속 하지막(60)의 막 두께로는 약 100㎚ 정도이다.
여기서, 금속 하지막(60)을 형성할 때에, 박막 재료인 니켈은 마스크(10)의 패턴 개구부(12)를 통과하여, 유리 기판(50) 상에 도달해서 퇴적된다. 이 때, 박막 재료는 빔(14)을 돌아 들어가, 유리 기판(50) 상의 패턴 개구부(12)에 대응(노출)하는 영역의 전면에 도달해서 퇴적된다. 즉, 빔(14)을 표면(11a)으로부터 이격시킨 위치에 배치했으므로, 빔(14)의 존재에 영향받지 않고서, 금속 배선(52)의 패턴을 형성할 수 있으므로, 결함(단선)이 없는 금속 하지막(60)의 패턴을 얻을 수 있다. 따라서, 도 3에 나타내는 바와 같이, 종래의 마스크에서는 형성할 수 없었던, 닫힌 형상 등의 금속 하지막(60)의 패턴을 양호하게 형성할 수 있다.
또, 박막 재료가 빔(14)을 돌아 들어가, 유리 기판(50) 상에 양호하게 도달 하여, 퇴적되기 위해서는, 상술한 바와 같이, 빔(14)을 마스크(10)의 표면(11a)으로부터 적어도 약 5㎛ 이상 이격시킬 필요가 있다. 빔(14)과 마스크(10)의 표면(11a)의 거리가 가까우면, 빔(14)을 돌아 들어가는 박막 재료가 적어져, 유리 기판(50) 상에 형성되는 금속 배선(52) 등의 패턴이 희미해져서, 저항값 증대 또는 단선 등의 원인으로 되기 때문이다.
유리 기판(50)에 금속 하지막(60)이 형성되면, 마스크(10)는 유리 기판(50)으로부터 분리되고, 이면(11b) 측에 적층한 니켈 박막의 박리 처리가 실시된다. 구체적으로는, 마스크(10)를 염산 수용액에 침지함으로써, 부착된 니켈 박막을 제거한다. 이에 따라, 마스크(10)는 반복해서 사용하는 것이 가능해져, 금속 하지막(60)의 제조 비용을 저감하는 것이 가능해진다.
한편, 니켈로 이루어지는 금속 하지막(60)이 형성된 유리 기판(50)은 이대로 무전해 금도금액에 침지된다. 이에 따라, 도 2(c)에 나타내는 바와 같이, 금속 하지막(60) 상에 금도금막이 석출되어, 금속막(65)이 형성된다. 그리고, 금속막(65)을 약 2㎛까지 두껍게 형성한다.
무전해 금도금법을 이용한 것은, 무전해 도금법이 전기를 공급할 필요가 없으므로, 설비 비용을 억제할 수 있기 때문이다. 즉, 유리 기판(50)에 복잡한 금속막(65)의 패턴을 형성했다고해도, 그 패턴의 모두에 전기를 공급할 필요가 없어, 처리 작업이 용이하다. 또한, 형상이 불규칙한 표면에 균일한 두께의 도금 피막을 얻을 수 있다. 플라스틱이나 세라믹 등 부도체 상에 직접 도금할 수 있고, 알루미늄 등의 비철 금속에도 도금할 수 있다. 또한, 건식 성막법과 비교해서도 장치 비 용이 저렴한 등의 이점이 있다.
또한, 용이하게 두꺼운 막 두께의 금속막(65)을 형성할 수 있다. 즉, 자가 촉매 작용에 의해, 금속 석출 반응은 연속적으로 진행하여, 금도금막이 성장되므로, 용이하게 두꺼운 막 두께를 얻을 수 있다. 또한, 금속 하지막(60) 상에만 금이 석출되므로, 고가의 귀금속을 낭비 없이 사용할 수 있다. 또한, 환원제를 함유하므로, 치환 도금법에 비해, 고속 성막할 수도 있다고 하는 우수한 특징이 있다.
또, 무전해 금도금액으로는, 예컨대, 시안 금 칼륨(cyano-gold kalium)이 2.0g/L, 차아인산나트륨(hypophosphorous acid sodium)이 10g/L, 염화암모늄이 75g/L, 구연산나트륨이 50g/L인 것을 이용할 수 있다. 그리고, 희석 염산으로써 pH5∼6으로 조정하고, 온도를 90±3℃로 한다.
이와 같이, 마스크(10)를 이용하여 유리 기판(50) 상에 금속 하지막(60)을 성막한 후에, 유리 기판(50)에 무전해 금도금 처리를 실시하여, 금속 하지막(60) 상에 금속막(65)을 형성했으므로, 고가인 금의 사용량을 삭감하면서, 금속막(65)의 막 두께를 두껍게 형성할 수 있으므로, 저저항인 금속 배선(52)을 얻을 수 있다.
특히, 금속 하지막(60)으로서, 니켈이나 금을 이용한 경우에는, 금속 하지막(60)을 형성한 후에, 금속 하지막(60)의 표면에 산화막 등이 형성되지 않으므로, 산화막 제거 작업이 필요없게 되는 이점이 있다. 또한, 산화막을 제거할 필요가 없으므로, 금속 하지막(60)을 필요최소한의 막 두께로 하면 좋고, 고가인 금속의 사용량을 감소시킬 수 있다.
그리고, 금으로 이루어지는 금속막(65)은 전기 전도성, 저접촉 저항, 내식 성, 납땜성, 내마모성에 우수하므로, 금속 배선(52) 외에, 각종 접점, 단자, 커넥터, 리드 스위치, 리드 프레임 등으로 이용 가능하다.
(성막 방법 : 실시예 2)
다음에, 마스크(10)를 이용하여 유리 기판(50)에 금속 배선(54)의 패턴을 형성하는 방법으로서, 금속 하지막(70)으로서 알루미늄을 이용한 경우에 대하여 설명한다.
도 4는 금속 배선(54)의 형성 공정을 나타내는 도면이다.
금속 하지막(70)으로서, 알루미늄을 성막하는 경우에는, 도 4(a)에 나타내는 바와 같이, 마스크(10)를 이용하여 증착법, 스퍼터법 등의 물리 기상 성장법이나 CVD법 등의 화학 물리 기상 성장법에 의해, 유리 기판(50)에 금속 하지막(70)을 형성한다. 알루미늄으로 이루어지는 금속 하지막(70)의 막 두께는 약 700㎚ 정도이다. 또, 알루미늄으로 이루어지는 금속 하지막(70)의 경우에는, 표층에 형성되는 산화막층을 제거할 필요가 있으므로, 니켈로 이루어지는 금속 하지막(60)의 막 두께(약 100㎚ 정도)와 비교해서 그 막 두께를 두껍게 형성해야 한다.
또, 금속 하지막(70)을 형성하는 재료로는, 알루미늄 합금이더라도 좋다. 예컨대, 알루미늄, 실리콘, 구리의 합금을 이용할 수 있다.
유리 기판(50)에 금속 하지막(70)이 형성되면, 마스크(10)는 유리 기판(50)으로부터 분리되고, 이면(11b) 측에 적층한 알루미늄의 박막의 박리 처리가 실시된다. 구체적인 방법은 상술한 방법과 마찬가지이다.
한편, 알루미늄으로 이루어지는 금속 하지막(70)이 형성된 유리 기판(50)(도 4(b) 참조)은 표면에 부착된 유기물을 제거하기 위해 UV 세정을 한다.
계속해서, 도 4(c)에 나타내는 바와 같이, 유리 기판(50)에 대하여, 진케이트 처리를 한다. 진케이트 처리란, 알루미늄으로 이루어지는 금속 하지막(70)의 표층에 형성된 산화막을 제거하고, 또한 표층을 아연 치환하여 금속 하지막(70) 상에 성막되는 금속막(75)과의 밀착성을 높이는 효과를 얻는 것이다.
구체적으로는, 예컨대, 알루미늄으로 이루어지는 금속 하지막(70)이 형성된 유리 기판(50)을 진케이트 액에 약 1분간 침지한다. 이에 따라, 금속 하지막(70) 표층의 산화막이 제거된다. 즉, 진케이트 처리의 에칭 작용에 의해, 금속 하지막(70)의 표층 전체가 제거된다. 또, 진케이트 액으로는, 예컨대, 수산화나트륨이 3중량%, 산화아연이 0.5중량%인 것을 이용할 수 있다.
진케이트 처리는 알루미늄막 표층의 산화막을 제거하고, 또한 아연 치환하는 것이 목적이지만, 마스크(10)를 이용하여 알루미늄으로 이루어지는 금속 하지막(70)을 형성한 유리 기판(50)에 진케이트 처리를 실시한 경우에는, 이하의 효과도 얻을 수 있다.
즉, 마스크(10)를 이용하여 금속 하지막(70)을 형성한 경우에는, 마스크(10)의 패턴 개구부(12)로부터 비어져 나와, 불필요한 부분에 박막(70a)이 성막되는 경우가 있다. 그리고, 비어져 나와 형성된 박막(70a)이 인접하는 금속 하지막(70)의 패턴과 접촉해 버리면, 소망 패턴을 얻을 수 없으므로, 결함 부분(단락된 부분)을 갖는 금속막(70)의 패턴이 형성되게 된다. 그런데, 이러한 결함 부분을 갖는 금속 하지막(70)의 패턴에 진케이트 처리를 실시하면, 비어져 나와 형성된 박막(70a), 즉 결함 부분을 용이하게 제거할 수 있다.
즉, 금속 하지막(70)의 패턴으로부터 비어져 나와 형성되는 박막(70a)은 금속 하지막(70)을 형성할 때에 밀착되어 있었던 마스크(10)와 유리 기판(50)이 어떤 원인에 의해 약간 이격되어 이루어진 극간 등에, 금속 하지막(70)의 재료가 돌아 들어감으로써 형성된다(도 4(b) 참조). 따라서, 비어져 나와 형성되는 박막(70a)은 금속 하지막(70), 즉, 패턴 개구부(12)에 대응하는 영역에 형성되는 막에 비해, 더 박막으로 된다. 이 때문에, 박막(70a)에 진케이트 처리가 실시되면, 금속 하지막(70) 표층의 산화막과 함께 제거된다.
이와 같이, 알루미늄으로 이루어지는 금속 하지막(70)을 형성한 유리 기판(50)에 진케이트 처리를 행함으로써, 금속 하지막(70)으로부터 비어져 나온 박막(70a)이 용이하게 제거되어, 결함이 없는 소망 패턴의 금속 하지막(70)을 얻을 수 있다(도 4(c) 참조).
이어서, 진케이트 처리된 유리 기판(50)은 유수(流水)로 약 5분간 세정된 후에, 무전해 니켈 도금을 실시하여, 도 4(d)에 나타내는 바와 같이, 금속 하지막(70) 상에 니켈막(72)을 형성한다. 구체적으로는, 약 80℃로 가열한 Ni-P 도금액에 약 4분간 침지하여, 약 1.6㎛ 막 두께의 니켈막(72)을 금속 하지막(70) 상에 형성한다.
무전해 니켈액으로는, 황산니켈이 0.15mol/L, 사과산나트륨(malic acid sodium)이 0.2mol/L, 호박산나트륨이 0.2mol/L, 차아인산나트륨이 0.15mol/L, 붕산 이 0.12mol/L인 것을, 희석 황산으로써 pH를 5.4±0.2로, 온도를 80±1℃로 조정하여 이용할 수 있다.
이어서, 도 4(e)에 나타내는 바와 같이, 치환 금도금법에 의해 니켈막(72) 상에 금의 박막을 형성하고, 또한 무전해 금도금법에 의해, 니켈막(72) 상에 소망하는 막 두께의 금도금막을 형성한다.
치환 금도금을 실시한 후에, 또한 무전해 금도금을 실시하는 것은 니켈막(72) 상에 직접, 무전해 금도금을 실시하면, 니켈과 금의 이온화 경향차가 크기 때문에, 초기의 금 석출이 환원재에 의한 석출이 아니라, 치환에 의한 석출로 된다. 그리고, 치환에 의해 석출된 금도금의 막은 니켈막(72)과 거의 밀착성이 없는 막으로 되어, 박리 등의 불량이 발생하기 때문이다. 또, 치환 금도금법에 의해 니켈막(72) 상에 금의 박막을 형성하면, 밀착성이 높은 막을 형성할 수 있지만, 두꺼운 막을 형성하는 것은 불가능하다.
그래서, 일단, 치환 금도금법에 의해 니켈막(72) 상에 박막을 형성한 후에, 무전해 금도금법을 더 실시하여, 니켈막(72) 상에 소망하는 막 두께의 금도금막을 형성한다.
구체적으로는, 약 80℃로 가열한 치환 금도금액에 유리 기판(50)을 침지하여, 약 0.1㎛ 막 두께의 금의 막을 니켈막(72) 상에 형성한다. 또, 치환 금도금액으로는, 예컨대, 아황산금나트륨이 0.7%, 아황산탈륨(thallium sulfite)이 6.5mg/L, EDTA가 3%, 황산리튬이 10%인 것을 이용할 수 있다.
또한, 약 80℃로 가열한 무전해 금도금액에 유리 기판(50)을 약 2시간 침지 하여, 약 2㎛ 막 두께의 금으로 이루어지는 금속막(75)을 형성한다.
무전해 금도금액으로는, 상술한 예 외에, 아황산금나트륨이 0.65%, 히드록실아민(hydroxylamine)이 1.0%, 아황산탈륨이 0.5ppm, EDTA가 9.0%, 황산리튬이 3%인 것을, 희석 황산으로써 pH를 7.0±0.2으로 조절한 것을 이용할 수 있다.
이와 같이, 치환 금도금, 또한 무전해 금도금을 함으로써, 밀착성이 높고, 또한 소망하는 막 두께의 금으로 이루어지는 금속막(75)을 형성할 수 있으므로, 저저항인 금속 배선(54)을 얻을 수 있다.
(유기 EL 장치)
도 5는 유기 EL 장치(100)의 측면 단면도이다.
유기 EL 장치(100)는 양극인 화소 전극(130)과 음극(180) 사이에 매트릭스 형상으로 배치된 복수의 화소 영역을 배치하여 구성되는 것으로서, 화소 영역으로서, 유기 재료로 이루어지는 발광층(160R, 160G, 160B)이 이용되는 것이 특징이다.
유리 재료 등으로 이루어지는 기판(110)의 표면에는, 각 화소 영역(발광층(160R, 160G, 160B)을 구동하는 회로부(120)가 형성된다. 또, 도 5에서는, 회로부(120)의 상세 구성의 도시를 생략하고 있지만, 이 회로부(120)에 있어서의 전기 배선이 상술한 성막 방법에 의해 형성되어 있다.
회로부(120)의 표면에는, ITO 등으로 이루어지는 복수의 화소 전극(130)이 각 화소 영역에 대응하여 매트릭스 형상으로 형성된다.
그리고, 양극으로서 기능하는 화소 전극(130)을 덮도록, 구리 프탈로시아닌 막으로 이루어지는 정공 주입층(140)이 마련된다. 또한, 정공 주입층(140)의 표면에, NPB(N, N-디(나프타릴)-N, N-디페닐-벤디덴) 등으로 이루어지는 정공 수송층(150)이 마련된다.
그리고, 정공 수송층(150)의 표면에는, 각 화소 영역에 대응하는 발광층(160R, 160G, 160B)이 매트릭스 형상으로 형성되어 있다. 이 발광층(160)으로는, 예컨대, 분자량이 약 1000 이하인 저분자 유기 재료가 이용된다. 구체적으로는, Alq3(알루미늄 착체) 등을 호스트 재료로 하고, 루부렌 등을 도펀트로 하여, 발광층(160)이 구성되어 있다.
또한, 각 발광층(160)을 덮도록, 불화리튬 등으로 이루어지는 전자 주입층(170)이 형성되고, 또한 전자 주입층(170)의 표면에는, Al 등으로 이루어지는 음극(180)이 형성되어 있다. 또, 기판(110)의 단부에 밀봉 기판(도시하지 않음)이 접합되어, 전체가 밀폐 밀봉되어 있다.
그리고, 상술한 화소 전극(130)과 음극(180) 사이에 전압을 인가하면, 정공 주입층(140)에 의해 발광층(160)에 대하여 정공이 주입되고, 전자 주입층(170)에 의해 발광층(160)에 대하여 전자가 주입된다. 그리고, 발광층(160)에서 정공 및 전자가 재결합하고, 도펀트가 여기되어 발광된다. 이와 같이, 유기 재료로 이루어지는 발광층(160)을 구비한 유기 EL 장치(100)는 수명이 길고 발광 효율에 우수하다고 하는 특징이 있다.
(전자기기)
도 6은 본 발명의 전자기기의 실시예를 나타내는 도면이다. 휴대 전화(전자기기)(200)는 저분자 유기 EL 장치(100)로 이루어지는 표시부(201)를 구비하고 있다. 다른 응용예로는, 손목 시계형 전자기기에 있어서 표시부로서 저분자 유기 EL 장치(100)를 구비하는 경우나, 워드 프로세서, 퍼스널 컴퓨터 등의 휴대형 정보 처리 장치에 있어서 표시부로서 저분자 유기 EL 장치(100)를 구비하는 경우 등이 있다.
이와 같이, 휴대 전화(200)는 저분자 유기 EL 장치(100)를 표시부(201)로서 구비하고 있으므로, 표시 계조가 높고, 품질에 우수한 표시를 실현할 수 있다.
이상, 첨부 도면을 참조하면서 본 발명에 대한 바람직한 실시예에 대하여 설명했지만, 본 발명은 이러한 예에 한정되지 않는 것은 물론이다. 상술한 예에서 나타낸 각 구성 부재의 제(諸) 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 근거하여 여러 가지로 변경할 수 있다.
예컨대, 금속막(65, 75)으로서 금을 이용했지만, 이것에 한정되지 않는다. 예컨대, 은, 백금이나 팔라듐을 이용하여도 좋다. 팔라듐을 무전해 도금하는 경우에는, 염화팔라듐이 0.12mol/L, 구연산나트륨이 0.3mol/L, 차아인산나트륨이 0.05mol/L, 초산연(硝酸鉛)이 100ppm, 붕산이 0.20mol/L인 액체를, 희석 황산으로써 pH를 5.4±0.2로 온도를 80±1℃ 조정한 무전해 팔라듐액을 이용할 수 있다.
또한, 금속막(65, 75)을 무전해 도금법에 의해 형성했지만, 전해 도금법에 의해 형성하여도 좋다. 예컨대, 백금에는 전해 도금법이 적합하다.
또한, 금속 하지막(60, 70)을 성막할 때에 이용하는 마스크로서, 단결정 실리콘으로 이루어지는 마스크(10)에 대해 설명했지만, 이것에 한정되지 않는다. 예컨대, 스테인레스제의 마스크 등을 이용하여도 좋다.
본 발명에 의하면, 귀금속 재료의 사용량을 삭감하면서, 저저항의 전기 배선을 높은 생산 능력으로 형성할 수 있는 성막 방법 등을 제공할 수 있다.

Claims (13)

  1. 기판 상에 박막의 패턴을 형성하는 성막 방법으로서,
    마스크를 이용하여 기상 성장법에 의해 상기 기판 상에 금속 하지층을 성막하고, 상기 패턴을 형성하는 제 1 공정과,
    상기 기판에 도금 처리를 실시하여 상기 금속 하지층으로 이루어지는 패턴 상에 금속막을 성막하는 제 2 공정
    을 갖는 것을 특징으로 하는 성막 방법.
  2. 제 1 항에 있어서,
    상기 금속 하지층은 금 또는 니켈로 이루어지는 것을 특징으로 하는 성막 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도금 처리는 무전해 금도금 처리인 것을 특징으로 하는 성막 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 하지층은 알루미늄으로 이루어지는 것을 특징으로 하는 성막 방법.
  5. 제 4 항에 있어서,
    상기 제 2 공정에 앞서, 진케이트(zincate) 처리를 행하는 것을 특징으로 하는 성막 방법.
  6. 제 5 항에 있어서,
    상기 진케이트 처리에 의해, 상기 패턴으로부터 벗어난 결함 부분을 제거하는 것을 특징으로 하는 성막 방법.
  7. 제 4 항에 있어서,
    상기 제 2 공정에서, 무전해 니켈 도금을 한 후에, 치환 금도금 및 무전해 금도금을 행하는 것을 특징으로 하는 성막 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크는 개구부와, 상기 개구부에 끼워진 영역과 상기 개구부에 끼워진 영역 이외의 영역을 연결하는 빔부(beam portion)를 갖는 것을 특징으로 하는 성막 방법.
  9. 제 8 항에 있어서,
    상기 빔부는 상기 빔부 이외의 영역과 비교해서 얇게 형성되어 있는 것을 특징으로 하는 성막 방법.
  10. 제 8 항에 있어서,
    상기 마스크는 실리콘으로 이루어지는 것을 특징으로 하는 성막 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크는 상기 마스크 상에 성막된 박막을 박리함으로써, 반복해서 사용되는 것을 특징으로 하는 성막 방법.
  12. 청구항 1 또는 2에 기재된 성막 방법에 의해 형성된 금속 배선 패턴을 구비 하는 것을 특징으로 하는 전자 장치.
  13. 청구항 12에 기재된 전자 장치를 구비하는 것을 특징으로 하는 전자기기.
KR1020050086025A 2004-09-17 2005-09-15 성막 방법, 전자 장치 및 전자기기 KR100665424B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00270891 2004-09-17
JP2004270891A JP2006083442A (ja) 2004-09-17 2004-09-17 成膜方法、電子デバイス、及び電子機器

Publications (2)

Publication Number Publication Date
KR20060051312A KR20060051312A (ko) 2006-05-19
KR100665424B1 true KR100665424B1 (ko) 2007-01-04

Family

ID=36074388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050086025A KR100665424B1 (ko) 2004-09-17 2005-09-15 성막 방법, 전자 장치 및 전자기기

Country Status (5)

Country Link
US (1) US20060062978A1 (ko)
JP (1) JP2006083442A (ko)
KR (1) KR100665424B1 (ko)
CN (1) CN100414682C (ko)
TW (1) TWI278522B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5139429B2 (ja) * 2006-08-07 2013-02-06 インクテック カンパニー リミテッド 金属積層板の製造方法
RU2494202C2 (ru) * 2009-03-31 2013-09-27 Андрей Виленович Любомирский Облицовочная панель (варианты)
RU2494201C2 (ru) * 2009-03-31 2013-09-27 Андрей Виленович Любомирский Облицовочная панель (варианты)
DE102009022660B3 (de) * 2009-05-26 2010-09-16 Semikron Elektronik Gmbh & Co. Kg Befestigung eines Bauelements an einem Substrat und/oder eines Anschlusselementes an dem Bauelement und/oder an dem Substrat durch Drucksinterung
DE102015108494B4 (de) * 2015-05-29 2024-01-18 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen eines Gehäusedeckels und Verfahren zum Herstellen eines optoelektronischen Bauelements
JP2017150017A (ja) * 2016-02-23 2017-08-31 株式会社ジャパンディスプレイ 蒸着マスクの製造方法及び有機elディスプレイの製造方法
TWI658603B (zh) * 2017-07-04 2019-05-01 茂迪股份有限公司 單面受光式太陽能電池及其製造方法
DE102017126590A1 (de) * 2017-11-13 2019-05-16 Doduco Solutions Gmbh Verfahren zum Herstellen einer Bodenplatte für ein Elektronikmodul
CN110592526A (zh) * 2018-06-12 2019-12-20 张东晖 金属蒸镀遮罩结构
EP4016658A1 (en) 2019-01-31 2022-06-22 Dai Nippon Printing Co., Ltd. Deposition mask group, manufacturing method of electronic device, and electronic device
JP7189846B2 (ja) * 2019-07-16 2022-12-14 株式会社東芝 半導体装置の製造方法および金属の積層方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4011143A (en) * 1973-06-25 1977-03-08 Honeywell Inc. Material deposition masking for microcircuit structures
US3897324A (en) * 1973-06-25 1975-07-29 Honeywell Inc Material deposition masking for microcircuit structures
US4122215A (en) * 1976-12-27 1978-10-24 Bell Telephone Laboratories, Incorporated Electroless deposition of nickel on a masked aluminum surface
US4715940A (en) * 1985-10-23 1987-12-29 Gte Products Corporation Mask for patterning electrode structures in thin film EL devices
JP2552159B2 (ja) * 1987-02-02 1996-11-06 セイコーエプソン株式会社 半導体装置及びその製造方法
JPH04236758A (ja) * 1991-01-16 1992-08-25 Oki Electric Ind Co Ltd 蒸着用マスク
US6316097B1 (en) * 1998-09-28 2001-11-13 Seagate Technology Llc Electroless plating process for alternative memory disk substrates
JP2001185350A (ja) * 1999-12-24 2001-07-06 Sanyo Electric Co Ltd 被着用マスク、その製造方法、エレクトロルミネッセンス表示装置及びその製造方法
JP3656612B2 (ja) * 2001-06-08 2005-06-08 株式会社村田製作所 金属膜およびその製造方法ならびに積層セラミック電子部品およびその製造方法
JP4932094B2 (ja) * 2001-07-02 2012-05-16 日本リーロナール有限会社 無電解金めっき液および無電解金めっき方法
JP2004039628A (ja) * 2003-06-04 2004-02-05 Hitachi Metals Ltd メタルマスク

Also Published As

Publication number Publication date
CN100414682C (zh) 2008-08-27
JP2006083442A (ja) 2006-03-30
TWI278522B (en) 2007-04-11
CN1750250A (zh) 2006-03-22
US20060062978A1 (en) 2006-03-23
TW200615389A (en) 2006-05-16
KR20060051312A (ko) 2006-05-19

Similar Documents

Publication Publication Date Title
KR100665424B1 (ko) 성막 방법, 전자 장치 및 전자기기
KR100826067B1 (ko) 양면 배선 글래스 기판의 제조 방법
US8853017B2 (en) Organic thin film transistor, production method thereof, and electronic device
US3959874A (en) Method of forming an integrated circuit assembly
US6897135B2 (en) Method for fabricating metal interconnections
CN102349153B (zh) 引线框架及其制造方法
US7384531B1 (en) Plated ground features for integrated lead suspensions
CN111477589B (zh) 阵列基板的制造方法、阵列基板和显示装置
US20050282368A1 (en) Mask, method for producing the same, deposition method, electronic device, and electronic apparatus
CN106133930B (zh) 半导体单元、半导体器件、发光装置、显示装置和半导体器件制造方法
US20120067623A1 (en) Heat-radiating substrate and method for manufacturing the same
KR20070106669A (ko) 회로기판 및 그 제조방법
JP2008098639A (ja) メッキ層を備えるバンプ電極及びその製造方法
JPH08227656A (ja) プラズマディスプレイの導電パターン形成方法
CN110854066A (zh) 一种半导体电镀方法
KR100468661B1 (ko) 무전해 도금방법
US6187166B1 (en) Integrated solution electroplating system and process
US6179990B1 (en) Biased acid cleaning of a copper-invar-copper laminate
US7517785B2 (en) Electronic interconnects and methods of making same
JP2007243036A (ja) 配線基板の製造方法およびめっき方法
JP7342404B2 (ja) 配線基板および素子付配線基板
JPH0575238A (ja) 回路基板とその製造方法
JP3242827B2 (ja) 半導体装置の製造方法
JP4341380B2 (ja) 可撓性配線基板、可撓性配線基板の製造方法、電子デバイスおよび電子機器
KR100473337B1 (ko) 반도체패키지용 섭스트레이트의 도전성 비아 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131210

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141203

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee