KR100656973B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다이내믹(dynamic) Vth MOS(DV-MOS)를 포함하는, 동작 모드가 상이한 트랜지스터가 혼합되는 집적 회로의 특성을 향상시킨다. 지지 기판 상의 절연층 내에 형성된 반도체 활성층, 그 지지 기판측 면 이면(裏面) 게이트 절연막을 통해 대향하는 이면 게이트 전극, 및 반도체 활성층의 반대측 면에 표면 게이트 절연막을 통해 대향하는 표면 게이트 전극을 각각 구비한 복수의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal-oxide semiconductor field effect transistor)를 가진다. 이 복수의 MOSFET는 이면 게이트 전극 및 표면 게이트 전극이 절연 분리된 제1 MOSFET(CON-MOS)와, 이면 게이트 전극 및 표면 게이트 전극이 전기적으로 접속된 제2 MOSFET(DV-MOS)를 포함한다. DV-MOS의 이면 게이트 절연막이 CON-MOS의 이면 게이트 절연막보다 얇다.
지지 기판, 절연층, 반도체 활성층, 절연막, 표면 게이트 전극.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
도 1은 본 발명의 실시 형태에 관한 반도체 장치의 상이한 동작 모드의 트랜지스터 부분을 나타낸 단면도.
도 2는 본 발명의 실시 형태에 관한 반도체 장치의 CMOS 트랜지스터 부분을 나타낸 단면도.
도 3은 본 발명의 실시 형태에 관한 반도체 장치의 제조에 있어서, 피(被)연마 지지 기판의 볼록부 형성 시의 에칭 후의 단면도.
도 4는 도 3에 계속하여, 제1층의 이면(裏面) 게이트 절연막의 성막 후의 단면도.
도 5는 도 4에 계속하여, 제1 이면 게이트 절연막층의 부분적인 에칭 후의 단면도.
도 6은 도 5에 계속하여, 제2 이면 게이트 절연막층의 성막 후의 단면도.
도 7은 도 6에 계속하여, 이면 게이트 전극 형성 후의 단면도.
도 8은 도 7에 계속하여, 절연층 및 접착층의 성막, 연마 후의 단면도.
도 9는 도 8에 계속하여, 지지 기판 접합 후의 단면도.
도 10은 도 9에 계속하여, 피연마 지지 기판의 CMP 후의 단면도.
도 11은 본 발명의 실시 형태의 변형예에 관한 반도체 장치의 상이한 동작 모드의 트랜지스터 부분을 나타낸 단면도.
도 12는 종래 구성의 반도체 장치의 상이한 동작 모드의 트랜지스터 부분을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 장치, 2: 지지 기판, 3: 접착층, 4: 절연층, 5, 6: 실리콘 활성층(반도체 활성층), 7: 이면 게이트 절연막, 7a, 7d: 제1 영역, 7b, 7c: 제2 영역, 7-1: 제1 이면 게이트 절연막층, 7-2: 제2 이면 게이트 절연막층, 8, 8a, 8b, 9: 이면 게이트 전극, 10: 표면 게이트 절연막, 11: 게이트 전극, 11a: 폴리 실리콘, 11b: 폴리사이드, 12: 층간 절연막, 13: 플러그, 14: 배선층, 20: 피(被)연마 지지 기판, 20a: 볼록부, 30: 바이어스 전환 회로, CON-MOS: 통상 동작 모드의 MOS 트랜지스터(제1 금속 산화막 반도체 전계 효과 트랜지스터), DV-MOS: 다이내믹(dynamic) Vth MOS 트랜지스터(제2 금속 산화막 반도체 전계 효과 트랜지스터), R1, R2: 레지스트 패턴.
본 발명은 소자 능동 영역으로 되는 반도체 활성층이, 예를 들면 SOI형의 지지 기판 분리 구조를 가지고, 지지 기판 분리용의 절연층 내에 이면(裏面) 게이트 전극이 매입(埋入)된 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal-oxide semiconductor field effect transistor)를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다. 특정적으로, 본 발명은 이면 게이트 절연막의 막 두께를 변화시킴에 따른 반도체 장치의 특성 개선에 관한 것이다.
SOI(Silicon on Insulator) 구조에 의해 소자 간끼리의 완전 분리가 용이하게 되며, 또 소프트 에러나 CMOS 트랜지스터에 특유의 래치업(latchup) 억제가 가능하게 되는 것이 알려져 있고, 비교적 일찍부터 500nm 정도의 실리콘 활성층 두께의 SOI 구조에 의해, CMOS 트랜지스터 LSI의 고속화, 고신뢰성화의 검토가 행해져 왔다.
최근, SOI의 표면층을 100nm 정도까지 더 얇게, 또 채널의 불순물 농도도 비교적 낮은 상태로 제어하여, 실리콘 활성층 전체가 거의 공핍화(空乏化)되는 조건으로 하면, 단(短)채널 효과의 억제나 MOS 트랜지스터의 전류 구동 능력 향상 등 더욱 우수한 성능을 얻을 수 있는 것이 알려져 왔다.
이 SOI층의 형성 방법으로서, 최근에는 SIMOX(Separation by Implanted Oxgen)법과 웨이퍼 접합법의 대표적인 2개 방법의 완성도가 높아지고 있어, 주목 받고 있다.
그러나, 이들 2개 방법에는, 현 시점에서는 각각 일장일단이 있다.
SIMOX법에서는, SOI막 두께의 균일성이 우수한 반면, 매입 산화막과의 계면 급준성(急峻性)이 나빠 트랜지스터의 동작 성능, 신뢰성 등에 문제가 남는다.
한편, 웨이퍼 접합법으로 제작한 SOI 지지 기판은 매입 산화막 계면의 특성 은 양호하나, 공정이 복잡한 데다, SOI막을 연마에 의해 박막화하기 때문에 연마의 종점 검출 정밀도가 나쁘면 SOI막 두께의 제어성이 문제로 된다.
웨이퍼 접합법에는 SOI층을 전면(全面)에 형성하는 경우와, SOI층을 평면 방향에서 분리하여 고립 패턴으로서 형성하는 경우가 있다. 후자의 경우, 접합 전의 피연마 지지 기판에 단차(段差)를 형성하고, 그 오목부에 충전된 절연물의 층(평면 방향의 분리 영역)을 스토퍼로서 연마의 종점 검출에 사용할 수 있다.
이들에 공통된 SOI 지지 기판 제작의 프로세스 플로는 대개는 다음의 4개 스텝으로 이루어진다.
(a) 접합면의 평탄화 연마와 표면 처리
(b) 접합 및 어닐링(annealing)
(c) 연삭
(d) 연마(또는, 선택 연마)
이와 같이 하여 제작한 SOI 지지 기판은 매입 절연막의 두께 등을 비교적 자유롭게 설정할 수 있을 뿐만 아니라, 접합 전에 피연마 지지 기판의 활성층으로 되는 부분 상에 소자를 형성하여 배선 등을 행하고, 이를 절연막 중에 미리 매입해 둠으로써, 활성층의 두께 방향 양측에 소자를 3차원적으로 배치한 높은 집적도의 LSI를 제작하는 것이 가능하게 된다.
또, MOSFET를 제작하는 경우, 실리콘 활성층의 표면측에 게이트 절연막을 통해 배치하는 표면 게이트 전극 외에, 제2 게이트 전극을 절연막 주에 매입하여 형성할 수 있다. 이 절연막 매입형의 게이트 전극을 "이면 게이트 전극"이라고 한다. 표면 게이트 전극을 신호 입력용으로 했을 때에, 이 이면 게이트 전극으로부터의 제어에 의해 단채널 효과를 억제할 수 있고, 또 트랜지스터의 임계값(臨界値), 스윙(swing) 폭 또는 이득의 제어가 가능하게 된다. 또한, 표면 게이트와 이면 게이트를 모두 신호 입력용에 사용하여 2채널 모드의 트랜지스터로 한 X-MOS("Double Gate MOS"라고도 함)에의 응용이 가능하게 된다.
이면 게이트 전극에 바이어스 전압을 인가하는 경우, 종래 일정 전압을 인가하는 고정 바이어스 방식뿐이었지만, 최근 이 이면 게이트 전극에 인가하는 바이어스 전압을 제어하여(변화시켜) 트랜지스터 특성을 개선하는 기술이 제안되어, 주목 받고 있다.
이 바이어스 인가 방식을 채용한 "다이내믹(dynamic) Vth MOS"라고 칭해지는 트랜지스터에서는, 그 이면 게이트 전극의 인가 전압치를 입력 신호에 따라 동적으로 제어하여, 트랜지스터가 오프(off) 시에는 임계값 Vth를 상대적으로 높게 하여 오프 시의 리크(leakage) 전류를 감소시키고, 또 트랜지스터가 온(on) 시에는 임계값 Vth를 상대적으로 낮게 하여 구동 능력을 향상시킨다.
따라서, 이 "다이내믹(dynamic) Vth"의 수법을 사용하면, 트랜지스터의 동작 속도를 저하시키지 않고 전원 전압을 저감할 수 있고, 또한 스탠바이 시의 리크 전류를 저감하여, 당해 트랜지스터를 능동 소자에 사용한 반도체 장치의 저소비 전력화가 가능하게 된다.
도 12에, 종래 구성의 반도체 장치의 요부를 단면도로 나타냈다. 이 도 12는 동작 모드가 상이한 2개의 트랜지스터, 즉 "다이내믹(dynamic) Vth MOS 트랜지스 터"(이하, DV-MOS)와, 통상의 MOS 트랜지스터(이하, CON-MOS)를 나타낸다.
도 12에 나타낸 반도체 장치(100)는 지지 기판(101) 상에 접착층(102)을 통해 절연층(103)이 형성되어 있다.
절연층(103) 내의 표면측에, CON-MOS용의 실리콘 활성층(104) 및 DV-MOS용의실리콘 활성층(105)이 서로 떨어져 형성되어 있다. 각 실리콘 활성층(104, 105)은 소정의 불순물이 비교적 저농도로 첨가되어 있다.
절연층(102) 내에, CON-MOS용의 실리콘 활성층(104) 하면에 이면 게이트 절연막(106)을 통해 대향하는 이면 게이트 전극(107)과, DV-MOS용의 실리콘 활성층(105) 하면에 이면 게이트 절연막(108)을 통해 대향하는 이면 게이트 전극(109)이 서로 떨어져 매입되어 있다. 각 이면 게이트 절연막(106, 108)은 동일 막 두께의 산화 실리콘막으로 이루어진다. 또, 각 이면 게이트 전극(107, 109)은 폴리 실리콘으로 이루어지고, 각각 소정의 불순물이 비교적 고농도로 첨가되어 있다.
실리콘 활성층(104 또는 105) 상에, 각각 표면 게이트 절연막(110)을 통해 트랜지스터의 게이트 전극(111)이 형성되어 있다. 또, 실리콘 활성층(104, 105) 내의 표면측에, 도시하지 않지만 LDD 구조의 소스 드레인 불순물 영역이 형성되어 있다. 전면에 층간 절연막(112)이 퇴적되고, 층간 절연막(112) 내를 관통하여 플러그(113)가 매입되고, 그 위에 배선층(114)이 형성되어 있다.
그런데, 이 종래의 반도체 장치(100)에서는, 상이한 동작 모드의 2 종류의 MOSFET(CON-MOS와 DV-MOS)를 혼합시켜 집적 회로를 형성한 경우, 이 회로의 전기 특성은 각 트랜지스터의 성능을 충분히 끌어낸 것이 되지 못한다는 과제가 있었다.
이는, 상기 동작 모드가 상이한 2 종류의 트랜지스터는, 특성 상 각각 일장일단이 있는 것에 기인하고 있다. 즉, 저전압 동작, 저소비 전력 등의 시방(示方) 상에서 보면 DV-MOS가 CON-MOS보다 우수하지만, DV-MOS는 통상, 이면 게이트 전극과 표면 게이트 전극을 단락(短絡)하여 사용하기 때문에, 신호 입력측으로부터 본 게이트 용량이 커져 버린다고 하는 불이익이 있다.
예를 들면, 비교적 긴 배선, 또는 많은 트랜지스터가 후단에 접속되고, 이들을 동시에 구동할 필요가 있는 등 부하(負荷)가 큰 경우에는, 게이트 용량의 증대는 그다지 문제가 되지 않으며, 오히려 DV-MOS의 특별한 장점(저전압 동작, 저소비 전력)이 살아난다.
그러나, 반대로 배선이 비교적 짧거나, 후단의 트랜지스터의 수가 적어 부하가 작은 경우, 게이트 용량이 작은 CON-MOS를 사용한 쪽이 회로 특성이 양호하게 되는 일이 있다.
따라서, 실제의 IC를 설계하는 경우에는, 1개의 칩 내에서 상이한 동작 모드의 트랜지스터(CON-MOS와 DV-MOS)를, 부하 용량 등에 따라 적소에 배치함으로써, 회로 전체로서의 특성을 향상시키는 것이 이루어진다.
그런데, 이와 같은 설계의 최적화를 아무리 행해도, 회로 전체로서의 특성이 기대한 만큼 향상되지 않는 것이 현실이었다.
본 발명의 목적은 이면 게이트 전극에의 인가 전압을 동적으로 변화시키는 트랜지스터와, 이면 게이트 전극에의 인가 전압이 일정한 트랜지스터가 혼합되는 경우에, 당해 트랜지스터를 조합하여 사용한 집적 회로의 특성을 더욱 향상할 수 있는 반도체 장치와, 그 제조 방법을 제공하는 것에 있다.
본 발명에 관한 반도체 장치는, 상이한 동작 모드의 트랜지스터 간에서, 이면 게이트 절연막 두께를 변화시킴으로서, 집적 회로의 특성 향상을 도모하는 것이다.
즉, 본 발명에 관한 반도체 장치는 지지 기판 상의 절연층 내에 형성된 반도체 활성층과, 상기 반도체 활성층의 지지 기판측 면 이면(裏面) 게이트 절연막을 통해 대향하는 이면 게이트 전극과, 상기 반도체 활성층의 상기 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 대향하는 표면 게이트 전극을 각각 구비한 복수의 MOSFET를 가지는 반도체 장치로서, 상기 복수의 MOSFET는 상기 이면 게이트 전극 및 상기 표면 게이트 전극이 절연 분리된 제1 MOSFET와, 상기 이면 게이트 전극 및 상기 표면 게이트 전극이 전기적으로 접속된 제2 MOSFET를 포함하고, 상기 제2 MOSFET의 이면 게이트 절연막이 상기 제1 MOSFET의 이면 게이트 절연막보다 얇게 형성되어 있는 것을 특징으로 한다.
구체적으로는, 예를 들면, 상기 제1 MOSFET는 그 이면 게이트 전극이 소정 전압의 공급선에 접속되고, 표면 게이트 전극이 신호 입력선에 접속되고, 상기 제2 MOSFET는 그 이면 게이트 전극과 표면 게이트 전극이 모두 신호 입력선에 접속되어 있다.
또, 본 발명에 관한 반도체 장치에서는, 바람직하게는, 상기 복수의 MOSFET의 이면 게이트 전극에, 도전형이 서로 상이한 2 종류의 이면 게이트 전극을 포함하고, 상기 2 종류의 이면 게이트 전극 중 한쪽의 이면 게이트 전극에 접하는 이면 게이트 절연막이, 다른 쪽의 이면 게이트 전극에 접하는 이면 게이트 절연막보다 얇게 형성되어 있다.
예를 들면, 인접하는 상기 이면 게이트 절연막이 상대적으로 두꺼운 다른 쪽의 이면 게이트 전극은 붕소를 불순물로서 함유하는 반도체 재료로 이루어진다. 확산 계수가 큰 붕소가 이면 게이트 절연막을 관통하여 반도체 활성층에 달하는 것을 유효하게 방지하기 때문이다.
본 발명에 관한 다른 반도체 장치는 지지 기판 상의 절연층 내에 형성된 반도체 활성층과, 상기 반도체 활성층의 지지 기판측 면 이면 게이트 절연막을 통해 대향하는 이면 게이트 전극과, 상기 반도체 활성층의 상기 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 대향하는 표면 게이트 전극을 각각 구비한 복수의 MOSFET를 가지는 반도체 장치로서, 상기 복수의 MOSFET는 소정 전압의 공급선에 이면 게이트 전극이 접속되고, 신호 입력선에 표면 게이트 전극이 접속된 제1 MOSFET와, 인가 전압치를 도통 시와 비도통 시에서 전환하는 바이어스 전환 회로에 이면 게이트 전극이 접속되고, 신호 입력선에 표면 게이트 전극이 접속되어 있는 제2 MOSFET를 포함하고, 상기 제2 MOSFET의 이면 게이트 절연막이, 상기 제1 MOSFET의 이면 게이트 절연막보다 얇게 형성되어 있는 것을 특징으로 한다.
이와 같은 구성의 반도체 장치에서는, 이면 게이트 전극과 표면 게이트 전극 이 전기적으로 단락된 제2 MOSFET가, 이른바 "Dyanmic Vth" 동작한다. 즉, 예를 들면 n 채널형에서는, 입력 신호가 로 레벨이고 트랜지스터가 비도통인 때에는 임계값이 상대적으로 상승하여 오프 시의 리크 전류가 저감되는 한편, 입력 신호가 하이 레벨이고 트랜지스터가 도통될 때에는 임계값이 상대적으로 하강하여 구동 능력이 향상된다. 이와 같은 효과를 크게 하는 데는, 이면 게이트 절연막을 얇게 하여 이면 게이트 전극의 반도체 활성층에 대한 "제어성"을 높이는 것이 유효하다. 따라서, 본 발명에서는, 제2 MOSFET의 이면 게이트 절연막이 상대적으로 얇게 형성되어 있다.
한편, 이면 게이트 전극에 일정 전압을 인가하는 제1 MOSFET에서는, 이면 게이트 절연막의 막 두께가 너무 얇으면, 트랜지스터의 서브스레시홀드(sub-threshold) 특성이 나빠지고, 즉 서브스레시홀드 전류를 1 자리 변화시키는 데에 요하는 게이트 전압 변화량(서브스레시홀드 계수)가 커져, 바람직하지 않다. 또, 이면 게이트 전극으로부터의 불순물의 확산, 절연 특성 등의 신뢰성면을 고려하면, 오히려 이면 게이트 절연막은 두꺼운 쪽이 바람직하다. 따라서, 본 발명에서는, 제1 MOSFET의 이면 게이트 절연막이 상대적으로 두껍게 설정되어 있다.
이와 같이, 본 발명에 관한 반도체 장치에서는, 제1 및 제2 MOSFET 간에서, 이면 게이트 절연막 두께가 최적화되는 결과, 당해 MOSFET를 사용한 집적 회로의 특성이 높아진다.
본 발명에 관한 반도체 장치의 제조 방법은, 피(被)연마 지지 기판 상에 이면 게이트 전극을 절연층 중에 매입(埋入)하여 형성하는 공정과, 상기 피연마 지지 기판을 상기 절연층측으로부터 지지 기판과 접합하는 공정과, 상기 피연마 지지 기판을 이면으로부터 연삭(硏削) 및/또는 연마하고 박막화하여 반도체 활성층을 형성하는 공정과, 상기 반도체 활성층의 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 표면 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서, 상기 이면 게이트 전극의 형성 공정은 피연마 지지 기판 상에 막 두께가 부분적으로 상이한 이면 게이트 절연막을 형성하는 공정과, 상기 이면 게이트 절연막 상에 복수의 이면 게이트 전극을 형성하는 공정과, 상기 복수의 이면 게이트 전극의 주위를 덮어 절연막을 퇴적시키는 공정을 포함하는 것을 특징으로 한다.
상기 이면 게이트 절연막의 형성 공정은, 예를 들면, 상기 피연마 지지 기판 상에 제1 이면 게이트 절연막층을 성막하는 공정과, 상기 제1 이면 게이트 절연막층의 일부를 제거하는 공정과, 나머지 제1 게이트 절연막층 부분, 및 상기 제거에 의해 표출(表出)된 피연마 지지 기판 부분 상에 제2 이면 게이트 절연막층을 성막하는 공정을 포함한다.
또, 바람직하게는, 상기 표면 게이트 전극의 형성 공정에, 복수의 표면 게이트 전극을 동시 형성할 때에, 특정의 표면 게이트 전극을 대응하는 이면 게이트 절연막의 막 두께에 따라, 대응하는 이면 게이트 전극과 전기적으로 접속하는 공정을 포함한다. 예를 들면, 상기 이면 게이트 절연막은 막 두께가 상대적으로 두꺼운 제1 영역과, 막 두께가 상대적으로 얇은 제2 영역을 가지는 경우, 상기 제2 영역에서 형성된 상기 이면 게이트 전극과 상기 표면 게이트 전극을 전기적으로 접속하면 된다.
바람직하게는, 상기 이면 게이트 절연막은 막 두께가 상대적으로 두꺼운 제1 영역과, 막 두께가 상대적으로 얇은 제2 영역을 가지고, 상기 복수의 이면 게이트 전극을 형성하는 공정에서는, 상기 제1 영역 상에 p형의 이면 게이트 전극을 형성하고, 상기 제2 영역에 n형의 이면 게이트 전극을 형성하면 된다. 이 경우, 인접하는 상기 이면 게이트 절연막의 제1 영역 상에 형성된 이면 게이트 전극은, 예를 들면, 붕소를 불순물로서 함유하는 반도체 재료로 이루어진다. 확산 계수가 큰 붕소를 함유하는 이면 게이트 전극에 대응하는 이면 게이트 절연막을 상대적으로 두껍게 함으로써, 붕소가 이면 게이트 절연막을 관통하여 반도체 활성층에 확산되는 것을 유효하게 방지할 수 있기 때문이다.
이와 같은 반도체 장치의 제조 방법에서는, 이면 게이트 절연막에 막 두께 차를 형성하는 공정이, 예를 들면, 리소그래피와 에칭의 조합으로 달성할 수 있어, 하등 특별한 공정을 요하지 않는다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치의 요부를 나타낸 단면도이다. 이 도 1에 나타낸 구조예에서는, 2개의 상이한 동작 모드의 MOS 트랜지스터, 즉 "다이내믹(dynamic) Vth MOS 트랜지스터"(이하, DV-MOS)와, 통상의 MOS 트랜지스터(이하, CON-MOS)를 나타낸다.
도 1에 나타낸 반도체 장치(1)에서는, 지지 기판(2) 상에 접착층(3)을 통해 절연층(4)이 형성되어 있다. 지지 기판(2)은 실리콘 웨이퍼 등의 반도체 지지 기판 외에, 유리 지지 기판 등이라도 된다. 지지 기판(2)이 실리콘 웨이퍼인 경우, 통 상, 접착층(3)으로서 폴리 실리콘이 사용되며, 절연층(4)으로서 산화 실리콘계의 절연막이 사용된다.
절연층(4) 내의 표면측에, CON-MOS용의 실리콘 활성층(5) 및 DV-MOS용의 실리콘 활성층(6)이 서로 떨어져 형성되어 있다. 각 실리콘 활성층(5, 6)은, 예를 들면, 단결정(單結晶) 실리콘으로 이루어지며, 각각 p형 불순물(예를 들면, 붕소) 또는 n형 불순물(인 또는 비소(砒素))이 비교적 저농도로 첨가되어 있다.
절연층(4) 내에, CON-MOS용의 실리콘 활성층(5) 하면에 이면 게이트 절연막(7a)을 통해 대향하는 이면 게이트 전극(8)과, DV-MOS용의 실리톤 활성층(6) 하면에 이면 게이트 절연막(7b)을 통해 대향하는 이면 게이트 전극(9)이 서로 떨어져 매입되어 있다.
각 이면 게이트 전극(8, 9)은, 예를 들면, 300nm 정도의 두께를 가지며, 불순물이 첨가된 도프 폴리 실리콘(Doped Poly Silicon)으로 이루어진다. 여기에서, CON-MOS의 이면 게이트 전극(8)은, n형 채널의 MOS 트랜지스터(NMOS)인 경우, p형 불순물이 비교적 고농도로 도프되고, p형 채널의 MOS 트랜지스터(PMOS)인 경우, n형 불순물이 비교적 고농도로 도프되어 있다. 한편, DV-MOS의 이면 게이트 전극(9)은 NMOS, PMOS 모두 n형 불순물이 비교적 고농도로 도프되어 있다.
이면 게이트 절연막(7a, 7b)은, 예를 들면, 산화 실리콘으로 이루어진다. 이면 게이트 절연막(7a, 7b)은 서로 분리되어 있어도 되지만, 본 실시 형태에서는 1개의 이면 게이트 절연막(7)의 막 두께가 상이한 2개의 영역을 나타냈다. 본 발명에서는 막 두께가, 예를 들면, 60nm로 상대적으로 두꺼운 CON-MOS측의 이면 게이트 절연막(7a)을 "이면 게이트 절연막(7)의 제1 영역", 막 두께가 예를 들면 6nm로 상대적으로 얇은 DV-MOS측의 이면 게이트 절연막(7b)을 "이면 게이트 절연막(7)의 제2 영역"이라고 한다.
실리콘 활성층(5 또는 6) 상에, 각각 표면 게이트 절연막(10)(두께: 4nm)을 통해 트랜지스터의 게이트 전극(11)이 형성되어 있다. 게이트 전극(11)은, 예를 들면, 채널과 동일 도전형의 불순물이 첨가된 하층의 폴리 실리콘(11a)(두께: 100nm)과, WSiX 등 상층의 고융점 금속 실리사이드(11b)(막 두께: 100nm)로 이루어진다.
특히, 도시하지 않지만, 실리콘 활성층(5, 6) 내의 표면측에 LDD 구조의 소스 드레인 불순물 영역이 형성되어 있다.
전면에 층간 절연막(12)이 퇴적되고, 층간 절연막(12) 내를 관통하여 플러그(13)가 매입되고, 그 위에 배선층(14)이 형성되어 있다.
이와 같은 단면 구조의 반도체 장치(1)에 있어서, CON-MOS는 그 이면 게이트 전극(8)과 표면 게이트 전극(11)이 절연 분리되고, 이면 게이트 전극(8)이 소정의 바이어스 전압 공급선에 접속되어 있는 데 대하여, 표면 게이트 전극(11)이 입력 신호선에 접속되어 있다. 한편, DV-MOS에서는, 그 이면 게이트 전극(9)과 표면 게이트 전극(11)이, 도시하지 않은 개소에서 전기적으로 접속되고, 함께 입력 신호선에 접속되어 있다.
이와 같은 구성의 반도체 장치(1)에 있어서, DV-MOS는 그 이면 및 표면 게이트 전극에 입력 신호가 인가되어 동일 위상으로 제어되기 때문에, 이른바 "다이내 믹(dynamic) Vth" 동작한다. 즉, 입력 신호가 로 레벨이고 트랜지스터가 비도통인 때에는 임계값 Vth가 상대적으로 상승하고, 오프 시의 리크 전류가 저감되는 한편, 입력 신호가 하이 레벨이고 트랜지스터가 도통될 때에는 임계값 Vth가 상대적으로 하강하고 구동 능력이 향상된다. 본 실시 형태에서는, 이와 같은 효과를 크게 하기 위해, 이면 게이트 절연막(7b)을 6nm로 상대적으로 얇게 하여 이면 게이트 전극(9)의 반도체 활성층(6)에 대한 "제어성"을 높이고 있다.
한편, 이면 게이트 전극(8)에 일정 전압을 인가하는 CON-MOS에서는, 이면 게이트 절연막(7a)의 막 두께가 너무 얇으면, 트랜지스터의 서브스레시홀드 특성이 나빠지고, 즉 서브스레시홀드 전류를 1 자리 변화시키는 데 요하는 게이트 전압 변화량(서브스레시홀드 계수)가 커져, 바람직하지 않다. 또, 이면 게이트 전극(8)으로부터의 불순물(붕소)의 확산, 절연 특성 등의 신뢰성면을 고려하면, 오히려 이면 게이트 절연막(7a)은 두꺼운 쪽이 바람직하다. 이와 같은 이유에서, 본 실시 형태에서는, CON-MOS의 이면 게이트 절연막(7a)을 60nm로 상대적으로 두껍게 설정하고 있다. 그 결과, 서브스레시홀드 계수를 최대라도 60mV/Dec.로 이상적인 값으로까지 낮게 할 수 있었다.
이와 같이, 본 발명의 실시 형태에 관한 반도체 장치(1)에서는, 2개의 동작 모드가 상이한 트랜지스터(DV-MOS, CON-MOS) 간에서 이면 게이트 절연막 두께가 최적화되어 있다. 그 결과, 당해 반도체 장치(1)에 있어서, 2개의 동작 모드가 상이한 트랜지스터를 사용하여 형성한 집적 회로의 특성 향상(저전압, 저소비 전력, 고구동 능력, 저리크 전류)이 달성되고 있다.
이 반도체 장치(1)에서는, 전술한 동작 모드가 상이하다고 하는 이유 외에, CMOS 트랜지스터 등, 이면 게이트 전극의 도전형이 상이한 것을 이유로 하여 이면 게이트 절연막에 막 두께 차가 설정되어 있다. 즉, CON-MOS끼리, 또는 DV-MOS끼리라도, 예를 들면, p 채널 MOS와 n 채널 MOS에서는 이면 게이트 절연막에 막 두께 차가 설정되어 있다.
도 2는 반도체 장치(1)에 있어서, CON-MOS에 의해 구성된 CMOS 트랜지스터 부분을 나타낸 단면도이다.
이 도 2에서의 트랜지스터의 기본 구조는 도 1과 동일하지만, NMOS의 이면 게이트 전극(8a)에 p형 불순물(붕소)이 비교적 고농도로 도프되어 있는 데 대하여, PMOS의 이면 게이트 전극(8b)에 n형 불순물(인 또는 비소)이 비교적 고농도로 도프되어 있다. 그리고, p+ 이면 게이트 전극(8a)에 접하는 이면 게이트 절연막(7)의 영역(7c)이, n+ 이면 게이트 전극(8b)에 접하는 이면 게이트 절연막(7)의 영역(7d)보다 두껍게 설정되어 있다. 구체적으로, 예를 들면, 이면 게이트 절연막(7)의 영역(7d)이 60nm 정도인 데 대하여, 영역(7c)은 100nm 정도로 되어 있다.
일반적으로, CMOS 트랜지스터의 제작 시에, 실리콘 활성층과 절연층과의 계면 부근에서의 채널 형성을 회피하고 단채널 효과에 강한 표면 채널형의 디바이스로 하기 위해서는, 이면 게이트 전극의 재료에, 일함수(work function)의 관계 때문에 NMOS에서는 p+ 폴리 실리콘을, PMOS에서는 n+ 폴리 실리콘을 사용할 필요가 있다. 즉, 이면 게이트 전극을 형성할 때에, 폴리 실리콘에 대하여 p+ 불순물과 n+ 불순물을 분리하여 주입하는 듀얼 게이트 프로세스의 채용이 불가피하게 된다.
그런데, 종래의 CMOS 트랜지스터의 형성 방법에서는, 듀얼 게이트 프로세스에 의해 이면 게이트 전극이 되는 폴리 실리콘에 불순물을 첨가한 후, 지지 기판 접합 등의 공정에서 고온, 장시간의 열처리가 이루어지기 때문에, 이 열처리 중에, 특히 p+ 폴리 실리콘 중의 붕소가 열확산되고, 이면 게이트 절연막을 관통하여 실리콘 활성층에까지 달하는 일이 있다. 붕소는 인이나 비소 등의 n형 불순물과 비교하여 실리콘 중 및 절연막 중의 확산 계수가 크기 때문이다.
이 붕소의 실리콘 활성층에의 열확산은 NMOS의 임계값 편차를 일으킬 뿐만 아니라, 오프 시의 리크 전류를 증대시키고, 또, 경우에 따라서는 부분 공핍형의 트랜지스터가 생겨 단채널 효과에 약해 지거나 구동 능력 저하 등의 불이익을 초래한다.
도 2에 나타낸 바와 같이, 본 발명의 실시 형태에 관한 반도체 장치(1)에서는, p+ 표면 게이트 전극(8a)측(NMOS측)의 이면 게이트 절연막 영역(7c)을, n+ 이면 게이트 전극(8b)측(PMOS측)의 이면 게이트 전극 영역(7d)과 비교하여 두껍게 함으로써, 전술한 붕소 확산에 의한 특성의 변동 및 저하를 유효하게 방지하고 있다.
동시에, 특히 NMOS에서 p+ 이면 게이트 전극을 사용할 수 있는 결과, 이면 게이트 전극(8a)이 제로 바이어스에서 백 채널의 형성이 억제되어, 단채널 효과에 따르는 펀치 스루(punch through)가 일어나기 어렵다고 하는 이익이 얻어진다.
다음에, 이 반도체 장치(1)의 제조 방법에 대한 한 실시 형태를 도면을 참조하면서 설명한다.
도 3~도 10은, 반도체 장치(1)에서, 이면 게이트 절연막에 막 두께 차가 설정된 2개의 트랜지스터 부분의 예로서, DV-MOS와 CON-MOS의 제조 도중의 단면도이다.
도 3에서, 예를 들면, 실리콘 웨이퍼 등의 피연마 지지 기판(20)을 준비하고, 그 위에 레지스트 패턴(R1)을 형성하고, 이를 마스크로 하여 피연마 지지 기판(20)의 표면을 에칭(예를 들면, RIE)함으로써, 나중에 실리콘 활성층이 되는 볼록부(20a)를 형성한다. 볼록부(20a)의 단차는, 예를 들면, 70nm 정도로 한다.
레지스트 패턴(R1)을 제거 후, 도 4에서, 예를 들면, 열 산화법에 의해 피연마 지지 기판(20)의 볼록부(20a)가 형성된 면의 표면에 산화 실리콘으로 이루어지는 제1 이면 게이트 절연막층(7-1)을 60nm 정도 형성한다. 이 열산화는, 예를 들면, 상압(常壓)의 종형(縱型) 산화로를 사용하여, 도입 가스 H2 : O2 = 1 : 1, 노 내 온도 950℃의 조건으로 행한다.
도 5에서, 이면 게이트 절연막(7-1) 상에, CON-MOS 부분만 덮는 레지스트 패턴(R2)을 형성하고, 이를 마스크로 한 웨트 에칭(wet etching)에 의해, DV-MOS 부분의 이면 게이트 절연막(7-1)을 제거한다.
레지스트 패턴(R2)을 제거 후, 도 6에서, 예를 들면, 열 산화법에 의해, 상기 공정에서 웨트 에칭에 의해 표출된 DV-MOS 부분의 지지 기판 영역 상에, 산화 실리콘으로 이루어지는 제2 이면 게이트 절연막층(7-2)을 6nm 정도 형성한다. 이 열산화는, 예를 들면, 상압의 종형 산화로를 사용하여, 도입 가스 H2 : O2 = 1 : 1, 노 내 온도 850℃의 조건으로 행한다. 이 열산화에서는 CON-MOS 부분에서는 열산화가 거의 진행되지 않는다.
그 결과, 막 두께가 약 60nm 정도의 CON-MOS 부분(도 1의 영역(7a)), 및 막 두께가 약 6nm 정도의 DV-MOS 부분(도 1의 영역(7b))을 가진, 막 두께가 부분적으로 상이한 이면 게이트 절연막(7)이 완성된다.
도 7에서, 이면 게이트 전극이 되는 폴리 실리콘을 300nm 정도 퇴적(CVD)하고, 예를 들면, 도시하지 않은 레지스트 패턴을 마스크로 한 상이한 이온종(種)의 분리 주입에 의해, 필요한 불순물을 폴리 실리콘의 소정 영역에 도입한다. 그 후, 도시하지 않은 다른 레지스트 패턴을 폴리 실리콘 상에 형성하고, 이를 마스크로 하여 폴리 실리콘을 에칭하여 레지스트 패턴을 제거한다. 이에 따라, CON-MOS용의 이면 게이트 전극(8)과, DV-MOS용의 이면 게이트 전극(9)이 이면 게이트 절연막(7) 상에 서로 분리되어 형성된다.
도 8에서, 예를 들면, 산화 실리콘으로 이루어지는 절연층(4)을 비교적 두껍게 퇴적하여, 이면 게이트 전극(8, 9)을 매입한다. 또, 절연층(4) 상에, 예를 들면, 폴리 실리콘을 퇴적하고, 표면을 연마함으로써 접착층(3)을 형성한다.
도 9에서, 예를 들면, 접착층(3)의 평판화면으로부터 피연마 지지 기판(20)을, 미리 준비한 실리콘 웨이퍼 등으로 이루어지는 지지 기판(2)과 접합하여 열처 리한다. 이 때의 열처리는, 예를 들면, 산소 분위기 중의 전기로 내에서 1100℃, 60min의 조건으로 행한다.
이와 같이 하여 형성한 접합 SOI 지지 기판을, 피연마 지지 기판(20)의 이면측으로부터 연삭하고, 연마(CMP)한다. CMP에서는, 피연마 지지 기판(20)의 볼록부(20a) 간에 이면 게이트 절연막(7)이 표출된 시점에서, 이것이 스토퍼로서 기능한다. 따라서, 이후에는 연마가 진행되지 않게 되어, 연마의 종점이 검출된다. 이 선택 연마에 의해, 피연마 지지 기판(20)의 볼록부(20a)가 서로 분리된다.
그 후, 이 분리된 볼록부(20a)에 대하여, 예를 들면, 도시하지 않은 레지스트 패턴을 마스크로 한 상이한 이온종의 분리 주입에 의해, 필용한 불순물을 볼록부(20a)를 이루는 실리콘에 도입한다. 이에 따라, 도 10에 나타낸 바와 같이, CON-MOS의 실리콘 활성층(5)과, DV-MOS의 실리콘 활성층(6)이 서로 절연 분리되어 형성된다.
그 후, 도 1에 나타낸 바와 같이, MOS 트랜지스터를 형성한다.
먼저, 실리콘 활성층(5, 6)의 표면을 열산화하여, 두께 4nm의 표면 게이트 절연막(10)을 형성한다. 전면에 게이트 전극이 되는 폴리사이드막을 형성하고, 이를 패터닝하여 게이트 전극(11)을 형성한다. 게이트 전극(11)을 마스크로 한 이온 주입에 의해, 실리콘 활성층(5, 6) 내의 표면에 LDD 영역(도시하지 않음)을 형성한 후, 게이트 전극(11)의 양측에 사이드 월 절연층(도시하지 않음)을 형성한다. 사이드 월 절연층 및 게이트 전극(11)을 마스크로 한 이온 주입에 의해, 실리콘 활성층(5, 6) 내의 표면에 소스 드레인 불순물 영역(도시하지 않음)을 형성한다.
MOS 트랜지스터를 포함하는 전면에, 층간 절연막(12)을 두껍게 퇴적한 후, 콘택트 홀을 개구하여, 콘택트 홀 내에 텅스텐 또는 폴리 실리콘 등으로 이루어지는 플러그(13)를 매입한다. 그리고, 층간 절연막(12) 상에 배선층(14)을 형성하여, 당해 반도체 장치(1)의 기본 구성을 완성시킨다.
본 발명의 실시 형태에 관한 반도체 장치의 제조 방법에서는, 이면 게이트 절연막(7)에 막 두께 차를 설정하는 공정(도 4~도 6)이, 예를 들면, 리소그래피와 에칭의 조합으로 달성할 수 있어, 하등 특별한 공정을 요하지 않는다. 그러므로, 제조 코스트가 대폭 증가되는 일이 없다.
도 11은 본 발명의 실시 형태의 변형예에 관한 반도체 장치의 요부 단면도이다.
이 변형예에서는, DV-MOS의 이면 및 표면의 게이트 전극(9, 11)이 직접 전기적으로 접속되지 않고, 이면 게이트 전극(9)에, 예를 들면, 입력 신호로부터 제어 신호를 생성하는 바이어스 전환 회로(30)가 접속되어 있다. 그러므로, 제어 신호는, 예를 들면, 표면 게이트 전극(11)에 입력되는 입력 신호와 동일 위상이지만 진폭을 크게 함으로써, 이면 게이트 전극(9)의 실리콘 활성층(6)에 대한 제어성을 높일 수 있다. 따라서, 본 변형예에서는, 그만큼 DV-MOS에서의 이면 게이트 절연막(7b)의 절대 막 두께값을 크게 할 수 있어, 붕소가 실리콘 활성층(6)에 열확산되는 것을 억제할 수 있는 이점이 있다.
바이어스 전환 회로(30)는, 예를 들면, 실리콘 활성층(5, 6)과 동시에 형성된 다른 실리콘 활성층 내에 형성된 집적회로로 구성된다.
본 발명에 관한 반도체 장치 및 그 제조 방법에 의하면, 동작 모드가 상이한 트랜지스터에 대하여, 각각에 최적의 막 두께의 이면 게이트 절연막을 가지며, 그 결과, 당해 동작 모드가 상이한 트랜지스터를 사용하는 집적 회로의 설계 자유도가 높아지는 데다, 집적 회로의 특성을 향상시킬 수 있다. 구체적으로는, 저전압, 저소비 전력, 고구동 능력, 저리크 전류가 우수한 반도체 장치를 실현할 수 있다.
또한, 이면 게이트 전극에의 도입 불순물의 종류에 따라 이면 게이트 절연막의 막 두께를 변화시키고 있기 때문에, 확산 계수가 큰 붕소 등의 반도체 활성층에의 관통을 방지하고, 오프 시의 리크 전류 발생 및 트랜지스터의 임계값의 변동을 방지할 수 있다.
또, 반도체 활성층을 완전 공핍화하는 것의 이점, 예를 들면, 단채널 효과(및 펀치 스루)의 억제, 전류 구동 능력 향상 등의 이점이 손상되는 일이 없다.
도면의 목적을 위해 선택한 특정 실시 형태를 참조하여 본 발명을 설명했지만, 본 발명의 기본 개념 및 범위를 일탈하지 않고 이 기술 분야에서 숙련된 사람에 의해 여러 가지 변형이 이루어질 수 있음이 명백하다.

Claims (11)

  1. 지지 기판 상의 절연층에 형성된 반도체 활성층, 상기 반도체 활성층의 지지 기판측 면 이면(裏面) 게이트 절연막(back side gate insulating film)을 통해 대향하는 이면 게이트 전극, 및 상기 반도체 활성층의 상기 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 대향하는 표면 게이트 전극을 각각 구비한 복수의 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET: metal-oxide semiconductor field effect transistor)를 포함하는 반도체 장치에 있어서,
    상기 복수의 MOSFET는, 상기 이면 게이트 전극 및 상기 표면 게이트 전극이 절연 분리된 제1 MOSFET 및 상기 이면 게이트 전극 및 상기 표면 게이트 전극이 전기적으로 접속된 제2 MOSFET를 포함하고,
    상기 이면 게이트 절연막은 상기 제1 MOSFET의 이면 게이트 절연막에 대응하는 제1 영역과 상기 제2 MOSFET의 이면 게이트 절연막에 대응하는 제2 영역을 포함하고, 상기 제1 영역의 막 두께는 상기 제2 영역의 막 두께보다 상대적으로 두껍게 형성되며,
    상기 제1 영역에는 p형의 이면 게이트 전극이 형성되고, 상기 제2 영역에는 n형의 이면 게이트 전극이 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 MOSFET는 그 이면 게이트 전극이 소정 전압의 공급선에 접속되고, 표면 게이트 전극이 신호 입력선에 접속되고,
    상기 제2 MOSFET는 그 이면 게이트 전극과 표면 게이트 전극이 모두 신호 입력선에 접속되어 있는 반도체 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 영역에 형성된 p형의 이면 게이트 전극이 붕소를 불순물로서 함유하는 반도체 재료로 이루어지는 반도체 장치.
  5. 지지 기판 상의 절연층에 형성된 반도체 활성층, 상기 반도체 활성층의 지지 기판측 면에 이면 게이트 절연막을 통해 대향하는 이면 게이트 전극, 및 상기 반도체 활성층의 상기 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 대향하는 표면 게이트 전극을 각각 구비한 복수의 MOSFET를 포함하는 반도체 장치에 있어서,
    상기 복수의 MOSFET는, 소정 전압의 공급선에 이면 게이트 전극이 접속되고, 신호 입력선에 표면 게이트 전극이 접속된 제1 MOSFET, 및 도통(conduction) 시와 비도통(nonconduction) 시 사이에서 인가 전압치를 전환하기 위하여 바이어스 전환 회로에 이면 게이트 전극이 접속되고, 신호 입력선에 표면 게이트 전극이 접속되어 있는 제2 MOSFET를 포함하고,
    상기 이면 게이트 절연막은 상기 제1 MOSFET의 이면 게이트 절연막에 대응하는 제1 영역과 상기 제2 MOSFET의 이면 게이트 절연막에 대응하는 제2 영역을 포함하고, 상기 제1 영역의 막 두께는 상기 제2 영역의 막 두께보다 상대적으로 두껍게 형성되며,
    상기 제1 영역에는 p형의 이면 게이트 전극이 형성되고, 상기 제2 영역에는 n형의 이면 게이트 전극이 형성되는 것을 특징으로 하는 반도체 장치.
  6. 피(被)연마 지지 기판 상에 이면 게이트 전극을 절연층 중에 매입(埋入)하여 형성하는 공정,
    상기 피연마 지지 기판을 상기 절연층측으로부터 지지 기판과 접합하는 공정,
    상기 피연마 지지 기판을 이면으로부터 연삭(硏削) 및/또는 연마하고 박막화하여 반도체 활성층을 형성하는 공정, 및
    상기 반도체 활성층의 이면 게이트 전극과 반대측 면에 표면 게이트 절연막을 통해 표면 게이트 전극을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 이면 게이트 전극의 형성 공정은
    피연마 지지 기판 상에 막 두께가 부분적으로 상이한 이면 게이트 절연막을 형성하는 공정,
    상기 이면 게이트 절연막 상에 복수의 이면 게이트 전극을 형성하는 공정,
    상기 복수의 이면 게이트 전극의 표면을 덮어 절연막을 퇴적시키는 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 이면 게이트 절연막의 형성 공정은
    상기 피연마 지지 기판 상에 제1 이면 게이트 절연막층을 성막하는 공정,
    상기 제1 이면 게이트 절연막층의 일부를 제거하는 공정, 및
    나머지 제1 게이트 절연막층 부분, 및 상기 제거에 의해 표출(表出)된 피연마 지지 기판 부분 상에 제2 이면 게이트 절연막층을 성막하는 공정을
    포함하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 표면 게이트 전극의 형성 공정은, 복수의 표면 게이트 전극을 동시 형성할 때, 대응하는 이면 게이트 절연막의 막 두께에 따라 상기 대응하는 이면 게이트 전극과 특정의 표면 게이트 전극을 전기적으로 접속하는 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 이면 게이트 절연막은 막 두께가 상대적으로 두꺼운 제1 영역과, 막 두 께가 상대적으로 얇은 제2 영역을 가지고,
    상기 제2 영역에 대응하는 영역에 형성된 상기 이면 게이트 전극과 상기 표면 게이트 전극을 전기적으로 접속하는
    반도체 장치의 제조 방법.
  10. 제6항에 있어서,
    상기 이면 게이트 절연막은 막 두께가 상대적으로 두꺼운 제1 영역과, 막 두께가 상대적으로 얇은 제2 영역을 가지고,
    상기 복수의 이면 게이트 전극을 형성하는 공정에서, 상기 제1 영역 상에 p형의 이면 게이트 전극을 형성하고, 상기 제2 영역에 n형의 이면 게이트 전극을 형성하는
    반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    인접하는 상기 이면 게이트 절연막의 제1 영역 상에 형성된 이면 게이트 전극은 붕소를 불순물로서 함유하는 반도체 재료로 이루어지는 반도체 장치의 제조 방법.
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