JP2000340795A - 半導体論理素子およびそれを用いた論理回路 - Google Patents
半導体論理素子およびそれを用いた論理回路Info
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Abstract
(57)【要約】
【課題】論理回路の素子数削減と面積縮小が可能な、可
変しきい値素子の新しい用い方を提案する。 【解決手段】基板に支持された半導体層と、互いに離れ
て形成されたソースおよびドレインと、当該ソースおよ
びドレイン間に位置する半導体層部分の厚さ方向の両側
の面にそれぞれ絶縁膜を介して形成され互いに対向する
第１および第２ゲートとを有する。第１および第２ゲー
トのしきい値は、単独でＯＲゲートを構成させる場合、
その少なくとも一方の電位が入力信号のハイレベルのと
きに当該素子が導通し双方の電位が入力信号のローレベ
ルのときに非導通となるように、設定されている。単独
でＡＮＤゲートを構成させる場合、両ゲート電位が入力
信号のハイレベルのときに当該素子が導通し少なくとも
一方の電位が入力信号のローレベルのときに非導通とな
るように、設定されている。その結果、論理回路の素子
数が半減できる。
変しきい値素子の新しい用い方を提案する。 【解決手段】基板に支持された半導体層と、互いに離れ
て形成されたソースおよびドレインと、当該ソースおよ
びドレイン間に位置する半導体層部分の厚さ方向の両側
の面にそれぞれ絶縁膜を介して形成され互いに対向する
第１および第２ゲートとを有する。第１および第２ゲー
トのしきい値は、単独でＯＲゲートを構成させる場合、
その少なくとも一方の電位が入力信号のハイレベルのと
きに当該素子が導通し双方の電位が入力信号のローレベ
ルのときに非導通となるように、設定されている。単独
でＡＮＤゲートを構成させる場合、両ゲート電位が入力
信号のハイレベルのときに当該素子が導通し少なくとも
一方の電位が入力信号のローレベルのときに非導通とな
るように、設定されている。その結果、論理回路の素子
数が半減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、単一の素子でたと
えば論理和、論理積の演算が可能な半導体論理素子と、
これを用いた論理回路とに関する。
えば論理和、論理積の演算が可能な半導体論理素子と、
これを用いた論理回路とに関する。
【０００２】
【従来の技術】従来、シングルゲート(single gate) Ｍ
ＯＳＦＥＴにより、単位論理回路（論理ゲート回路）を
構成していた。
ＯＳＦＥＴにより、単位論理回路（論理ゲート回路）を
構成していた。
【０００３】たとえば、図１１（Ｂ）に示すＮＯＲゲー
ト回路は、２つのシングルゲートＰＭＯＳトランジスタ
Ｍｐ１，Ｍｐ２と、２つのシングルゲートＮＭＯＳトラ
ンジスタＭｎ１，Ｍｎ２とから構成されていた。つま
り、所定のバイアス電圧＋ＶＢの供給線にＰＭＯＳトラ
ンジスタＭｐ１およびＭｐ２が互いに直列接続され、Ｐ
ＭＯＳトランジスタＭｐ２と接地電位との間に、ＮＭＯ
ＳトランジスタＭｎ１，Ｍｎ２が互いに並列に接続され
ている。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳトラン
ジスタＭｎ１のゲートが共通接続されて第１入力端子を
なし、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳトランジ
スタＭｎ２のゲートが共通接続されて第２入力端子をな
す。ＰＭＯＳトランジスタＭｐ２のドレインから出力が
取り出されている。
ト回路は、２つのシングルゲートＰＭＯＳトランジスタ
Ｍｐ１，Ｍｐ２と、２つのシングルゲートＮＭＯＳトラ
ンジスタＭｎ１，Ｍｎ２とから構成されていた。つま
り、所定のバイアス電圧＋ＶＢの供給線にＰＭＯＳトラ
ンジスタＭｐ１およびＭｐ２が互いに直列接続され、Ｐ
ＭＯＳトランジスタＭｐ２と接地電位との間に、ＮＭＯ
ＳトランジスタＭｎ１，Ｍｎ２が互いに並列に接続され
ている。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳトラン
ジスタＭｎ１のゲートが共通接続されて第１入力端子を
なし、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳトランジ
スタＭｎ２のゲートが共通接続されて第２入力端子をな
す。ＰＭＯＳトランジスタＭｐ２のドレインから出力が
取り出されている。
【０００４】また、図１２（Ｂ）に示すＮＡＮＤゲート
回路は、２つのシングルゲートＰＭＯＳトランジスタＭ
ｐ１，Ｍｐ２と、２つのシングルゲートＮＭＯＳトラン
ジスタＭｎ１，Ｍｎ２とから構成されていた。つまり、
接地電位線にＮＭＯＳトランジスタＭｎ２およびＭｎ１
が互いに直列接続され、ＮＭＯＳトランジスタＭｎ１と
所定のバイアス電圧＋ＶＢの供給線との間に、ＰＭＯＳ
トランジスタＭｐ１，Ｍｐ２が互いに並列に接続されて
いる。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳトランジ
スタＭｎ１のゲートが共通接続されて第１入力端子をな
し、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳトランジス
タＭｎ２のゲートが共通接続されて第２入力端子をな
す。ＮＭＯＳトランジスタＭｎ１のドレインから出力が
取り出されている。
回路は、２つのシングルゲートＰＭＯＳトランジスタＭ
ｐ１，Ｍｐ２と、２つのシングルゲートＮＭＯＳトラン
ジスタＭｎ１，Ｍｎ２とから構成されていた。つまり、
接地電位線にＮＭＯＳトランジスタＭｎ２およびＭｎ１
が互いに直列接続され、ＮＭＯＳトランジスタＭｎ１と
所定のバイアス電圧＋ＶＢの供給線との間に、ＰＭＯＳ
トランジスタＭｐ１，Ｍｐ２が互いに並列に接続されて
いる。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳトランジ
スタＭｎ１のゲートが共通接続されて第１入力端子をな
し、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳトランジス
タＭｎ２のゲートが共通接続されて第２入力端子をな
す。ＮＭＯＳトランジスタＭｎ１のドレインから出力が
取り出されている。
【０００５】ところで、いわゆるデュアルゲート(dual
gate) ＭＯＳトランジスタの一種として、支持基板に対
し絶縁層分離されたＳＯＩ(Silicon On Insulator,or,S
emiconductor On Insulator)層の厚さ方向両側にそれぞ
れゲート絶縁膜を介して２つのゲート電極を対向させた
構造の半導体素子が知られている。この半導体素子は、
絶縁層に埋め込まれた支持基板側のゲート電極（バック
ゲート）の電位に応じて、対向した表面側のゲート電極
（フロントゲート）のしきい値を変化できる可変しきい
値素子である。
gate) ＭＯＳトランジスタの一種として、支持基板に対
し絶縁層分離されたＳＯＩ(Silicon On Insulator,or,S
emiconductor On Insulator)層の厚さ方向両側にそれぞ
れゲート絶縁膜を介して２つのゲート電極を対向させた
構造の半導体素子が知られている。この半導体素子は、
絶縁層に埋め込まれた支持基板側のゲート電極（バック
ゲート）の電位に応じて、対向した表面側のゲート電極
（フロントゲート）のしきい値を変化できる可変しきい
値素子である。
【０００６】この可変しきい値素子が論理回路に適用さ
れる場合、論理回路ブロックと電源電圧または接地電位
の供給線との間に挿入されて用いられることがある。こ
の場合、導通時にはしきい値を低くして電流駆動能力を
高め、非導通時にはしきい値を高くしてオフリーク電流
を低減できる高性能な電源供給用のスイッチング素子と
して用いられる。また、論理回路自体に用いられる場合
でも、図１１（Ｂ）または図１２（Ｂ）に示す個々のシ
ングルゲートＭＯＳトランジスタを置き換えることによ
り、動作時の電流駆動能力の向上とカットオフ時のリー
ク電流低減との両立を図る目的で用いられていた。
れる場合、論理回路ブロックと電源電圧または接地電位
の供給線との間に挿入されて用いられることがある。こ
の場合、導通時にはしきい値を低くして電流駆動能力を
高め、非導通時にはしきい値を高くしてオフリーク電流
を低減できる高性能な電源供給用のスイッチング素子と
して用いられる。また、論理回路自体に用いられる場合
でも、図１１（Ｂ）または図１２（Ｂ）に示す個々のシ
ングルゲートＭＯＳトランジスタを置き換えることによ
り、動作時の電流駆動能力の向上とカットオフ時のリー
ク電流低減との両立を図る目的で用いられていた。
【０００７】
【発明が解決しようとする課題】しかし、この従来の可
変しきい値素子は、素子自体の性能が向上する利点はあ
るが、製造プロセスが複雑となることは避けられないこ
とから、論理回路に適用することへの利点が余り大きく
なかった。
変しきい値素子は、素子自体の性能が向上する利点はあ
るが、製造プロセスが複雑となることは避けられないこ
とから、論理回路に適用することへの利点が余り大きく
なかった。
【０００８】本発明は、可変しきい値素子の新しい論理
回路への用い方を提案し、これにより、性能向上に加
え、論理回路の素子数の削減と回路面積の縮小を図るこ
とを目的とする。
回路への用い方を提案し、これにより、性能向上に加
え、論理回路の素子数の削減と回路面積の縮小を図るこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の第１の観点に係
る半導体論理素子は、好適には、チャネル導電型がｎ型
の素子として論理和（ＯＲ）ゲート回路等に適用され
る。すなわち、基板に支持された半導体層と、当該半導
体層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、第１入力信号が印加される上記
第１ゲートのしきい値および第２入力信号が印加される
上記第２ゲートのしきい値は、第１および第２入力信号
の少なくとも一方がハイレベルのときに当該半導体論理
素子が導通し双方の入力信号がローレベルのときに当該
半導体論理素子が非導通となるように、設定されてい
る。好適に、上記第１または第２ゲートの一方のしきい
値は、他方のゲートに入力される信号がローレベルをと
るときに電源電圧の１／３以下となるように、設定され
ている。
る半導体論理素子は、好適には、チャネル導電型がｎ型
の素子として論理和（ＯＲ）ゲート回路等に適用され
る。すなわち、基板に支持された半導体層と、当該半導
体層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、第１入力信号が印加される上記
第１ゲートのしきい値および第２入力信号が印加される
上記第２ゲートのしきい値は、第１および第２入力信号
の少なくとも一方がハイレベルのときに当該半導体論理
素子が導通し双方の入力信号がローレベルのときに当該
半導体論理素子が非導通となるように、設定されてい
る。好適に、上記第１または第２ゲートの一方のしきい
値は、他方のゲートに入力される信号がローレベルをと
るときに電源電圧の１／３以下となるように、設定され
ている。
【００１０】本発明の第２の観点に係る半導体論理素子
は、好適には、チャネル導電型がｎ型の素子として論理
積（ＡＮＤ）ゲート回路等に適用される。すなわち、基
板に支持された半導体層と、当該半導体層内に互いに離
れて形成されたソースおよびドレインと、当該ソースお
よびドレイン間に位置する半導体層部分の厚さ方向の両
側の面にそれぞれ絶縁膜を介して形成され互いに対向す
る第１および第２ゲートとを有する半導体論理素子であ
って、第１入力信号が印加される上記第１ゲートのしき
い値および第２入力信号が印加される上記第２ゲートの
しきい値は、第１および第２入力信号の双方がハイレベ
ルのときに当該半導体論理素子が導通し少なくとも一方
の入力信号がローレベルのときに当該半導体論理素子が
非導通となるように、設定されている。好適に、上記第
２ゲートの電位が当該第２ゲートのしきい値以下のとき
に、上記第１ゲートのしきい値は第１入力信号のハイレ
ベルより高く、上記第２ゲートの電位が第２入力信号の
ハイレベルのときに、上記第１ゲートのしきい値は第１
入力信号のローレベルより高く、上記第１ゲートの電位
が第１入力信号のローレベルのときに、上記第２ゲート
のしきい値は第２入力信号のハイレベルより高く、上記
第１ゲートの電位が第１入力信号のハイレベルのとき
に、上記第２ゲートのしきい値は電源電圧の１／３以下
である。
は、好適には、チャネル導電型がｎ型の素子として論理
積（ＡＮＤ）ゲート回路等に適用される。すなわち、基
板に支持された半導体層と、当該半導体層内に互いに離
れて形成されたソースおよびドレインと、当該ソースお
よびドレイン間に位置する半導体層部分の厚さ方向の両
側の面にそれぞれ絶縁膜を介して形成され互いに対向す
る第１および第２ゲートとを有する半導体論理素子であ
って、第１入力信号が印加される上記第１ゲートのしき
い値および第２入力信号が印加される上記第２ゲートの
しきい値は、第１および第２入力信号の双方がハイレベ
ルのときに当該半導体論理素子が導通し少なくとも一方
の入力信号がローレベルのときに当該半導体論理素子が
非導通となるように、設定されている。好適に、上記第
２ゲートの電位が当該第２ゲートのしきい値以下のとき
に、上記第１ゲートのしきい値は第１入力信号のハイレ
ベルより高く、上記第２ゲートの電位が第２入力信号の
ハイレベルのときに、上記第１ゲートのしきい値は第１
入力信号のローレベルより高く、上記第１ゲートの電位
が第１入力信号のローレベルのときに、上記第２ゲート
のしきい値は第２入力信号のハイレベルより高く、上記
第１ゲートの電位が第１入力信号のハイレベルのとき
に、上記第２ゲートのしきい値は電源電圧の１／３以下
である。
【００１１】本発明の第３の観点に係る半導体論理素子
は、好適には、チャネル導電型がｐ型の素子として論理
和（ＯＲ）ゲート回路等に適用される。すなわち、基板
に支持された半導体層と、当該半導体層内に互いに離れ
て形成されたソースおよびドレインと、当該ソースおよ
びドレイン間に位置する半導体層部分の厚さ方向の両側
の面にそれぞれ絶縁膜を介して形成され互いに対向する
第１および第２ゲートとを有する半導体論理素子であっ
て、第１入力信号が印加される上記第１ゲートのしきい
値および第２入力信号が印加される上記第２ゲートのし
きい値は、第１および第２入力信号の少なくとも一方が
ローレベルのときに当該半導体論理素子が導通し双方の
入力信号がハイレベルのときに当該半導体論理素子が非
導通となるように、設定されている。好適に、上記第１
または第２ゲートの一方のしきい値は、他方のゲートに
入力される信号がハイレベルをとるときに電源電圧の１
／３以下となるように、設定されている。
は、好適には、チャネル導電型がｐ型の素子として論理
和（ＯＲ）ゲート回路等に適用される。すなわち、基板
に支持された半導体層と、当該半導体層内に互いに離れ
て形成されたソースおよびドレインと、当該ソースおよ
びドレイン間に位置する半導体層部分の厚さ方向の両側
の面にそれぞれ絶縁膜を介して形成され互いに対向する
第１および第２ゲートとを有する半導体論理素子であっ
て、第１入力信号が印加される上記第１ゲートのしきい
値および第２入力信号が印加される上記第２ゲートのし
きい値は、第１および第２入力信号の少なくとも一方が
ローレベルのときに当該半導体論理素子が導通し双方の
入力信号がハイレベルのときに当該半導体論理素子が非
導通となるように、設定されている。好適に、上記第１
または第２ゲートの一方のしきい値は、他方のゲートに
入力される信号がハイレベルをとるときに電源電圧の１
／３以下となるように、設定されている。
【００１２】本発明の第４の観点に係る半導体論理素子
は、好適には、チャネル導電型がｐ型の素子として論理
積（ＡＮＤ）ゲート回路等に適用される。すなわち、基
板に支持された半導体層と、当該半導体層内に互いに離
れて形成されたソースおよびドレインと、当該ソースお
よびドレイン間に位置する半導体層部分の厚さ方向の両
側の面にそれぞれ絶縁膜を介して形成され互いに対向す
る第１および第２ゲートとを有する半導体論理素子であ
って、第１入力信号が印加される上記第１ゲートのしき
い値および第２入力信号が印加される上記第２ゲートの
しきい値は、第１および第２入力信号の双方がローレベ
ルのときに当該半導体論理素子が導通し少なくとも一方
の入力信号がハイレベルのときに当該半導体論理素子が
非導通となるように、設定されている。好適に、上記第
２ゲートの電位が当該第２ゲートのしきい値以上のとき
に、上記第１ゲートのしきい値は第１入力信号のローレ
ベルより低く、上記第２ゲートの電位が第２入力信号の
ローレベルのときに、上記第１ゲートのしきい値は第１
入力信号のハイレベルより低く、上記第１ゲートの電位
が第１入力信号のハイレベルのときに、上記第２ゲート
のしきい値は第２入力信号のローレベルより低く、上記
第１ゲートの電位が第１入力信号のローレベルのとき
に、上記第２ゲートのしきい値は電源電圧の１／３より
高い。
は、好適には、チャネル導電型がｐ型の素子として論理
積（ＡＮＤ）ゲート回路等に適用される。すなわち、基
板に支持された半導体層と、当該半導体層内に互いに離
れて形成されたソースおよびドレインと、当該ソースお
よびドレイン間に位置する半導体層部分の厚さ方向の両
側の面にそれぞれ絶縁膜を介して形成され互いに対向す
る第１および第２ゲートとを有する半導体論理素子であ
って、第１入力信号が印加される上記第１ゲートのしき
い値および第２入力信号が印加される上記第２ゲートの
しきい値は、第１および第２入力信号の双方がローレベ
ルのときに当該半導体論理素子が導通し少なくとも一方
の入力信号がハイレベルのときに当該半導体論理素子が
非導通となるように、設定されている。好適に、上記第
２ゲートの電位が当該第２ゲートのしきい値以上のとき
に、上記第１ゲートのしきい値は第１入力信号のローレ
ベルより低く、上記第２ゲートの電位が第２入力信号の
ローレベルのときに、上記第１ゲートのしきい値は第１
入力信号のハイレベルより低く、上記第１ゲートの電位
が第１入力信号のハイレベルのときに、上記第２ゲート
のしきい値は第２入力信号のローレベルより低く、上記
第１ゲートの電位が第１入力信号のローレベルのとき
に、上記第２ゲートのしきい値は電源電圧の１／３より
高い。
【００１３】前記第１および第３の観点に係る半導体論
理素子では、前記第１および第２ゲートのしきい値が同
じになるように、また、双方のゲートに印加される入力
信号がともに不活性レベルのときのみ素子が導通しない
ように、構造パラメータが設定されている。したがっ
て、第１および第２ゲートを２入力としたＯＲゲート回
路が単独の素子で構成できる。また、導通時にはしきい
値が低下して電流駆動能力が向上し、非導通時にはしき
い値が向上してオフリーク電流が低減される。
理素子では、前記第１および第２ゲートのしきい値が同
じになるように、また、双方のゲートに印加される入力
信号がともに不活性レベルのときのみ素子が導通しない
ように、構造パラメータが設定されている。したがっ
て、第１および第２ゲートを２入力としたＯＲゲート回
路が単独の素子で構成できる。また、導通時にはしきい
値が低下して電流駆動能力が向上し、非導通時にはしき
い値が向上してオフリーク電流が低減される。
【００１４】前記第２および第３に係る半導体論理素子
では、前記第１および第２ゲートのしきい値の変化幅が
異なり、また、片方のゲートに入力信号の活性レベルを
印加しただけでは素子が導通せず双方のゲートが活性レ
ベルのときのみ導通するように、構造パラメータが設定
されている。したがって、第１および第２ゲートを２入
力としたＡＮＤゲート回路が単独の素子で構成できる。
また、導通時にはしきい値が低下して電流駆動能力が向
上し、非導通時にはしきい値が向上してオフリーク電流
が低減される。
では、前記第１および第２ゲートのしきい値の変化幅が
異なり、また、片方のゲートに入力信号の活性レベルを
印加しただけでは素子が導通せず双方のゲートが活性レ
ベルのときのみ導通するように、構造パラメータが設定
されている。したがって、第１および第２ゲートを２入
力としたＡＮＤゲート回路が単独の素子で構成できる。
また、導通時にはしきい値が低下して電流駆動能力が向
上し、非導通時にはしきい値が向上してオフリーク電流
が低減される。
【００１５】本発明に係る論理回路は、基板に支持され
た半導体層と、当該半導体層内に互いに離れて形成され
たソースおよびドレインと、当該ソースおよびドレイン
間に位置する半導体層部分の厚さ方向の両側の面にそれ
ぞれ絶縁膜を介して形成され互いに対向する第１および
第２ゲートとを有する半導体論理素子を有し、上記半導
体論理素子の上記第１および第２ゲートがそれぞれ信号
入力端子に接続されている。好適に、上記半導体論理素
子は、前述した４つの観点の半導体論理素子の何れかで
ある。
た半導体層と、当該半導体層内に互いに離れて形成され
たソースおよびドレインと、当該ソースおよびドレイン
間に位置する半導体層部分の厚さ方向の両側の面にそれ
ぞれ絶縁膜を介して形成され互いに対向する第１および
第２ゲートとを有する半導体論理素子を有し、上記半導
体論理素子の上記第１および第２ゲートがそれぞれ信号
入力端子に接続されている。好適に、上記半導体論理素
子は、前述した４つの観点の半導体論理素子の何れかで
ある。
【００１６】
【発明の実施の形態】図１は、本発明の実施形態に係る
半導体論理素子の回路記号を示す図である。本実施形態
に係る半導体論理素子は、２つのゲートと、共通のソー
スおよびドレインとを有するデュアルゲート(dual gat
e) 型の絶縁ゲート電界効果トランジスタである。図１
（Ａ），（Ｃ）に示す半導体論理素子ＮＭＯＳ１，ＮＭ
ＯＳ３は、チャネルの導電型がｎ型である。また、図１
（Ｂ），（Ｄ）に示す半導体論理素子ＰＭＯＳ２，ＰＭ
ＯＳ４は、チャネルの導電型がｐ型である。
半導体論理素子の回路記号を示す図である。本実施形態
に係る半導体論理素子は、２つのゲートと、共通のソー
スおよびドレインとを有するデュアルゲート(dual gat
e) 型の絶縁ゲート電界効果トランジスタである。図１
（Ａ），（Ｃ）に示す半導体論理素子ＮＭＯＳ１，ＮＭ
ＯＳ３は、チャネルの導電型がｎ型である。また、図１
（Ｂ），（Ｄ）に示す半導体論理素子ＰＭＯＳ２，ＰＭ
ＯＳ４は、チャネルの導電型がｐ型である。
【００１７】このうち図１（Ａ），（Ｂ）に示す半導体
論理素子ＮＭＯＳ１，ＰＭＯＳ２はは、一方のゲートを
制御端子として使用した場合と、他方のゲートを制御端
子として使用した場合とで、しきい値およびその変化の
仕方が対称な特性を有し、以下、“対称型の論理素子”
という。本実施形態では、この対称型の論理素子１つで
論理和を演算するためのＯＲゲートを構成する。
論理素子ＮＭＯＳ１，ＰＭＯＳ２はは、一方のゲートを
制御端子として使用した場合と、他方のゲートを制御端
子として使用した場合とで、しきい値およびその変化の
仕方が対称な特性を有し、以下、“対称型の論理素子”
という。本実施形態では、この対称型の論理素子１つで
論理和を演算するためのＯＲゲートを構成する。
【００１８】これに対し、図１（Ｃ），（Ｄ）に示す半
導体論理素子ＮＭＯＳ２，ＰＭＯＳ４は、一方のゲート
を制御端子として使用した場合と、他方のゲートを制御
端子として使用した場合とで、しきい値およびその変化
の仕方が非対称な特性を有し、以下、“非対称型の論理
素子”という。本実施形態では、詳細は後述するが、２
つのゲート電極と半導体活性層との間に介在するゲート
絶縁膜に膜厚差を設けることにより、この非対称性を実
現している。回路記号上、ゲート絶縁膜がより厚い側に
斜線を付けて対称型の論理素子と区別している。本実施
形態では、この非対称型の論理素子１つで論理積を演算
するためのＡＮＤゲートを構成する。
導体論理素子ＮＭＯＳ２，ＰＭＯＳ４は、一方のゲート
を制御端子として使用した場合と、他方のゲートを制御
端子として使用した場合とで、しきい値およびその変化
の仕方が非対称な特性を有し、以下、“非対称型の論理
素子”という。本実施形態では、詳細は後述するが、２
つのゲート電極と半導体活性層との間に介在するゲート
絶縁膜に膜厚差を設けることにより、この非対称性を実
現している。回路記号上、ゲート絶縁膜がより厚い側に
斜線を付けて対称型の論理素子と区別している。本実施
形態では、この非対称型の論理素子１つで論理積を演算
するためのＡＮＤゲートを構成する。
【００１９】図２に、非対称型の論理素子を例として、
本実施形態に係る半導体論理素子の構造を断面図で示
す。図２に示す論理素子１において絶縁層２は、とくに
図示しないが、支持基板上に接着層を介して形成されて
いる。絶縁層２上に、裏面ゲート絶縁膜３を介して半導
体活性層４が形成されている。半導体活性層４は、たと
えば厚さが２５ｎｍ程度の単結晶シリコンからなり、チ
ャネル導電型とは逆の導電型を有する不純物が比較的低
濃度に導入されている。絶縁層２内に、裏面ゲート電極
５が埋め込まれている。また、半導体活性層４の表面側
に、表面ゲート絶縁膜６を介して表面ゲート電極７が形
成されている。裏面ゲート電極５および表面ゲート電極
７は、たとえばドープド・ポリシリコン(doped polycry
stalline silicon) またはドープド・メタルシリサイド
(doped metal silicide)からなり、半導体活性層４およ
びゲート絶縁膜３，６を介して互いに対向している。ゲ
ート絶縁膜３，６は、たとえば酸化シリコンまたは窒化
酸化シリコンからなる。裏面ゲート絶縁膜３の膜厚はた
とえば１０ｎｍ程度、表面ゲート絶縁膜６の膜厚はたと
えば５ｎｍ程度である。
本実施形態に係る半導体論理素子の構造を断面図で示
す。図２に示す論理素子１において絶縁層２は、とくに
図示しないが、支持基板上に接着層を介して形成されて
いる。絶縁層２上に、裏面ゲート絶縁膜３を介して半導
体活性層４が形成されている。半導体活性層４は、たと
えば厚さが２５ｎｍ程度の単結晶シリコンからなり、チ
ャネル導電型とは逆の導電型を有する不純物が比較的低
濃度に導入されている。絶縁層２内に、裏面ゲート電極
５が埋め込まれている。また、半導体活性層４の表面側
に、表面ゲート絶縁膜６を介して表面ゲート電極７が形
成されている。裏面ゲート電極５および表面ゲート電極
７は、たとえばドープド・ポリシリコン(doped polycry
stalline silicon) またはドープド・メタルシリサイド
(doped metal silicide)からなり、半導体活性層４およ
びゲート絶縁膜３，６を介して互いに対向している。ゲ
ート絶縁膜３，６は、たとえば酸化シリコンまたは窒化
酸化シリコンからなる。裏面ゲート絶縁膜３の膜厚はた
とえば１０ｎｍ程度、表面ゲート絶縁膜６の膜厚はたと
えば５ｎｍ程度である。
【００２０】ゲート電極５，７より外側の半導体活性層
部分に、チャネルと同じ導電型の不純物が比較的に高濃
度に導入され、これによりソース不純物領域４ａおよび
ドレイン不純物領域４ｂが形成されている。これらソー
ス・ドレイン不純物領域４ａ，４ｂから、それぞれ図示
しない導電層によってソース端子またはドレイン端子が
素子外面に引き出されている。また、裏面ゲート電極５
から第２入力信号端子が、表面ゲート電極７から第１信
号入力端子がそれぞれ素子外面に引き出されている。
部分に、チャネルと同じ導電型の不純物が比較的に高濃
度に導入され、これによりソース不純物領域４ａおよび
ドレイン不純物領域４ｂが形成されている。これらソー
ス・ドレイン不純物領域４ａ，４ｂから、それぞれ図示
しない導電層によってソース端子またはドレイン端子が
素子外面に引き出されている。また、裏面ゲート電極５
から第２入力信号端子が、表面ゲート電極７から第１信
号入力端子がそれぞれ素子外面に引き出されている。
【００２１】図３〜図９は、半導体論理素子の製造過程
における断面図である。図３において、たとえば単結晶
シリコンウエハ等からなる被研磨基板１０を用意し、そ
の上にレジストパターンＲ１を形成して、これをマスク
に被研磨基板１０の表面をエッチング（たとえばＲＩＥ
(Reactive Ion Etching)）することによって、後で半導
体活性層となる凸部１０ａを形成する。凸部１０ａの段
差は、たとえば２５ｎｍ程度とする。
における断面図である。図３において、たとえば単結晶
シリコンウエハ等からなる被研磨基板１０を用意し、そ
の上にレジストパターンＲ１を形成して、これをマスク
に被研磨基板１０の表面をエッチング（たとえばＲＩＥ
(Reactive Ion Etching)）することによって、後で半導
体活性層となる凸部１０ａを形成する。凸部１０ａの段
差は、たとえば２５ｎｍ程度とする。
【００２２】レジストパターンＲ１を除去後、図４にお
いて、たとえば、熱酸化法によって、被研磨基板１０の
凸部１０ａが形成された面の表面に酸化シリコンからな
る裏面ゲート絶縁膜３を１０ｎｍほど形成する。この熱
酸化は、たとえば、常圧の縦型酸化炉を用い、導入ガス
Ｈ2 ：Ｏ2 ＝１：１、炉内温度９５０℃の条件にて行
う。
いて、たとえば、熱酸化法によって、被研磨基板１０の
凸部１０ａが形成された面の表面に酸化シリコンからな
る裏面ゲート絶縁膜３を１０ｎｍほど形成する。この熱
酸化は、たとえば、常圧の縦型酸化炉を用い、導入ガス
Ｈ2 ：Ｏ2 ＝１：１、炉内温度９５０℃の条件にて行
う。
【００２３】図５において、たとえば、裏面ゲート電極
となるドープド・ポリシリコンまたはドープド・タング
ステンシリサイド（doped ＷＳｉX ）を１５０ｎｍほど
堆積する。この裏面ゲート電極となる膜の上に図示しな
いレジストパターンを形成し、これをマスクに下地膜を
エッチング（たとえばＲＩＥ）する。これにより、被研
磨基板１０の凸部１０ａ上に、裏面ゲート絶縁膜３を介
して裏面ゲート電極５が形成される。
となるドープド・ポリシリコンまたはドープド・タング
ステンシリサイド（doped ＷＳｉX ）を１５０ｎｍほど
堆積する。この裏面ゲート電極となる膜の上に図示しな
いレジストパターンを形成し、これをマスクに下地膜を
エッチング（たとえばＲＩＥ）する。これにより、被研
磨基板１０の凸部１０ａ上に、裏面ゲート絶縁膜３を介
して裏面ゲート電極５が形成される。
【００２４】図６において、たとえば、酸化シリコンか
らなる絶縁層２を比較的厚く堆積して、裏面ゲート電極
５を絶縁層中に埋め込む。また、絶縁層２上に、たとえ
ば、ポリシリコンを堆積し、表面を研磨することにより
接着層１１を形成する。
らなる絶縁層２を比較的厚く堆積して、裏面ゲート電極
５を絶縁層中に埋め込む。また、絶縁層２上に、たとえ
ば、ポリシリコンを堆積し、表面を研磨することにより
接着層１１を形成する。
【００２５】図７において、たとえば、接着層１１の平
坦化面側から被研磨基板１０を、予め用意したシリコン
ウエハなどからなる支持基板２０と張り合わせ、熱処理
する。このときの熱処理は、たとえば、酸素雰囲気中の
電気炉内で１１００℃、６０ｍｉｎの条件にて行う。
坦化面側から被研磨基板１０を、予め用意したシリコン
ウエハなどからなる支持基板２０と張り合わせ、熱処理
する。このときの熱処理は、たとえば、酸素雰囲気中の
電気炉内で１１００℃、６０ｍｉｎの条件にて行う。
【００２６】このようにして形成した張り合わせＳＯＩ
基板に対し、エッジ・グラインディング(edge grindin
g) を行った後、さらに被研磨基板１０の裏面側から研
削し、研磨（たとえばＣＭＰ(Chemical Mechanical Pol
ishing) する。ＣＭＰでは、被研磨基板１０の凸部１０
ａ間に裏面ゲート絶縁膜３が表出した時点で、これがス
トッパとして機能する。したがって、以後は余り研磨が
進まないことになり、研磨の終点が検出される。この選
択研磨によって被研磨基板１０の凸部１０ａが互いに分
離される。その後、この分離された凸部１０ａに対し、
所定の不純物を、たとえばイオン注入法により必要量導
入する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
が混在する場合には、このときレジストパターン形成と
イオン注入を２度繰り返すことによって、異なるイオン
種の打ち分けを行う。その後の活性化アニーリングによ
って、図８に示すように、半導体活性層４が形成され
る。
基板に対し、エッジ・グラインディング(edge grindin
g) を行った後、さらに被研磨基板１０の裏面側から研
削し、研磨（たとえばＣＭＰ(Chemical Mechanical Pol
ishing) する。ＣＭＰでは、被研磨基板１０の凸部１０
ａ間に裏面ゲート絶縁膜３が表出した時点で、これがス
トッパとして機能する。したがって、以後は余り研磨が
進まないことになり、研磨の終点が検出される。この選
択研磨によって被研磨基板１０の凸部１０ａが互いに分
離される。その後、この分離された凸部１０ａに対し、
所定の不純物を、たとえばイオン注入法により必要量導
入する。ＰＭＯＳトランジスタとＮＭＯＳトランジスタ
が混在する場合には、このときレジストパターン形成と
イオン注入を２度繰り返すことによって、異なるイオン
種の打ち分けを行う。その後の活性化アニーリングによ
って、図８に示すように、半導体活性層４が形成され
る。
【００２７】図９において、たとえば半導体活性層４の
表面を熱酸化して、厚さ５ｎｍほどの表面ゲート絶縁膜
６を形成する。表面ゲート絶縁膜６上に、表面ゲート電
極となるドープド・ポリシリコンまたはドープド・タン
グステンシリサイドを１５０ｎｍほど堆積する。この表
面ゲート電極となる膜の上に図示しないレジストパター
ンを形成し、これをマスクに下地膜をエッチング（たと
えばＲＩＥ）する。これにより、表面ゲート絶縁膜６上
の裏面ゲート電極５と対向する位置に表面ゲート電極７
が形成される。
表面を熱酸化して、厚さ５ｎｍほどの表面ゲート絶縁膜
６を形成する。表面ゲート絶縁膜６上に、表面ゲート電
極となるドープド・ポリシリコンまたはドープド・タン
グステンシリサイドを１５０ｎｍほど堆積する。この表
面ゲート電極となる膜の上に図示しないレジストパター
ンを形成し、これをマスクに下地膜をエッチング（たと
えばＲＩＥ）する。これにより、表面ゲート絶縁膜６上
の裏面ゲート電極５と対向する位置に表面ゲート電極７
が形成される。
【００２８】その後は、表面ゲート電極のエッチングマ
スクとして用いたレジストパターンを残したままイオン
注入を行って、所定の不純物を半導体活性層４内に導入
した後、活性化アニールを行って、図１に示すソース・
ドレイン不純物領域４ａ，４ｂを形成する。また、図示
しない保護酸化膜をたとえば５００ｎｍほど堆積し、電
極引き出しのための導電層を適宜形成して、これにより
当該半導体論理素子１を完成させる。
スクとして用いたレジストパターンを残したままイオン
注入を行って、所定の不純物を半導体活性層４内に導入
した後、活性化アニールを行って、図１に示すソース・
ドレイン不純物領域４ａ，４ｂを形成する。また、図示
しない保護酸化膜をたとえば５００ｎｍほど堆積し、電
極引き出しのための導電層を適宜形成して、これにより
当該半導体論理素子１を完成させる。
【００２９】なお、本発明は図１０に断面構造の一例を
示すような、裏面ゲートをいわゆるバルク型とした半導
体素子にも適用可能である。すなわち、図１０において
は、半導体基板３０とｐｎ接合分離されたウエル３１を
基板表面に設け、ウエル３１上に電極３２をオーミック
接触させ、電極３２に印加される入力信号の電圧値に応
じて、表面ゲート電極７を制御電極とするトランジスタ
のしきい値を制御する。また、図２のＳＯＩ型の分離構
造において、ソース・ドレイン不純物領域４ａ，４ｂを
半導体活性層４の表面から厚さ途中まで形成し、絶縁層
内に埋め込まれた裏面ゲート電極に代えて半導体活性層
４上に電極をオーミック接触させ、この電極を第２の信
号入力電極として用いてもよい。
示すような、裏面ゲートをいわゆるバルク型とした半導
体素子にも適用可能である。すなわち、図１０において
は、半導体基板３０とｐｎ接合分離されたウエル３１を
基板表面に設け、ウエル３１上に電極３２をオーミック
接触させ、電極３２に印加される入力信号の電圧値に応
じて、表面ゲート電極７を制御電極とするトランジスタ
のしきい値を制御する。また、図２のＳＯＩ型の分離構
造において、ソース・ドレイン不純物領域４ａ，４ｂを
半導体活性層４の表面から厚さ途中まで形成し、絶縁層
内に埋め込まれた裏面ゲート電極に代えて半導体活性層
４上に電極をオーミック接触させ、この電極を第２の信
号入力電極として用いてもよい。
【００３０】ところが、これらオーミック接触型の制御
電極では無効電流が流れて電力消費が大きくなり、また
チャネル制御性も劣ることから、第２の信号入力電極と
しては図２のような絶縁ゲート型の裏面ゲート電極５が
望ましい。また、絶縁ゲート型の裏面ゲート電極５であ
っても、半導体活性層厚などの素子パラメータによって
は部分空乏型も可能であるが、チャネルを直接、電界制
御可能で制御性が高い点で半導体活性層の厚さ全域を空
乏化して動作させる完全空乏型が望ましい。
電極では無効電流が流れて電力消費が大きくなり、また
チャネル制御性も劣ることから、第２の信号入力電極と
しては図２のような絶縁ゲート型の裏面ゲート電極５が
望ましい。また、絶縁ゲート型の裏面ゲート電極５であ
っても、半導体活性層厚などの素子パラメータによって
は部分空乏型も可能であるが、チャネルを直接、電界制
御可能で制御性が高い点で半導体活性層の厚さ全域を空
乏化して動作させる完全空乏型が望ましい。
【００３１】つぎに、完全空乏型の論理素子を例とし
て、しきい値など設定条件について説明する。完全空乏
型のデュアルゲートＭＯＳＦＥＴのしきい値は、次式
（１）および（２）で表される。
て、しきい値など設定条件について説明する。完全空乏
型のデュアルゲートＭＯＳＦＥＴのしきい値は、次式
（１）および（２）で表される。
【００３２】
【数１】
【数２】
【００３３】ここで、φs とφsbはシリコン活性層（半
導体活性層４）の表面ポテンシャルと裏面ポテンシャ
ル、ＶFBとＶFBb はシリコン活性層の表面と裏面のフラ
ットバンド電圧、Ｃox, Ｃoxb,Ｃsiはそれぞれ表面ゲー
ト, 裏面ゲートまたはシリコン活性層の容量、Ｔox, Ｔ
oxb,Ｔsiはそれぞれ表面ゲート酸化膜（表面ゲート絶縁
膜６）, 裏面ゲート酸化膜（裏面ゲート絶縁膜３），シ
リコン活性層の膜厚、Ｑsiはシリコン活性層内の不純物
量、Ｖg とＶgbは表面ゲート電極と裏面ゲート電極の印
加電圧、ＶthとＶthb は表面チャネルＭＯＳＦＥＴと裏
面チャネルＭＯＳＦＥＴのしきい値をそれぞれ示す。
導体活性層４）の表面ポテンシャルと裏面ポテンシャ
ル、ＶFBとＶFBb はシリコン活性層の表面と裏面のフラ
ットバンド電圧、Ｃox, Ｃoxb,Ｃsiはそれぞれ表面ゲー
ト, 裏面ゲートまたはシリコン活性層の容量、Ｔox, Ｔ
oxb,Ｔsiはそれぞれ表面ゲート酸化膜（表面ゲート絶縁
膜６）, 裏面ゲート酸化膜（裏面ゲート絶縁膜３），シ
リコン活性層の膜厚、Ｑsiはシリコン活性層内の不純物
量、Ｖg とＶgbは表面ゲート電極と裏面ゲート電極の印
加電圧、ＶthとＶthb は表面チャネルＭＯＳＦＥＴと裏
面チャネルＭＯＳＦＥＴのしきい値をそれぞれ示す。
【００３４】上記式（１）および式（２）から、裏面ゲ
ート電極への印加電圧の変化量ΔＶgbに対する表面チャ
ネルＭＯＳＦＥＴのしきい値の変化量ΔＶthは次式
（３）により、表面ゲート電極への印加電圧の変化量Δ
Ｖg に対する裏面チャネルＭＯＳＦＥＴのしきい値の変
化量ΔＶthb は次式（４）により、それぞれ表される。
ート電極への印加電圧の変化量ΔＶgbに対する表面チャ
ネルＭＯＳＦＥＴのしきい値の変化量ΔＶthは次式
（３）により、表面ゲート電極への印加電圧の変化量Δ
Ｖg に対する裏面チャネルＭＯＳＦＥＴのしきい値の変
化量ΔＶthb は次式（４）により、それぞれ表される。
【００３５】
【数３】
【数４】
【００３６】式（４）におけるしきい値の変化率は、式
（３）におけるしきい値の変化率において表面ゲート絶
縁膜厚Ｔoxと裏面ゲート絶縁膜厚Ｔoxb を入れ替えるこ
とにより得られる。したがって、対称型の論理素子は、
両ゲート絶縁膜厚を同じとすることにより実現できる。
（３）におけるしきい値の変化率において表面ゲート絶
縁膜厚Ｔoxと裏面ゲート絶縁膜厚Ｔoxb を入れ替えるこ
とにより得られる。したがって、対称型の論理素子は、
両ゲート絶縁膜厚を同じとすることにより実現できる。
【００３７】これに対し、たとえば論理積（ＡＮＤ）を
演算するための論理素子は、両ゲート絶縁膜厚が同じで
は実現できない。
演算するための論理素子は、両ゲート絶縁膜厚が同じで
は実現できない。
【００３８】非対称型の論理素子を用いてＡＮＤゲート
の機能を実現するには、一方のＭＯＳＦＥＴのゲート電
極に印加される入力信号の電圧値がチャネルをオフする
レベルならば、他方のＭＯＳＦＥＴのチャネルをオン、
オフするための入力信号の電圧値にかかわらず、常にチ
ャネルが形成されないことが必要である。したがって、
他方のＭＯＳＦＥＴのゲート印加電圧に対する一方のＭ
ＯＳＦＥＴのしきい値の変化量を、一方のＭＯＳＦＥＴ
のゲート印加電圧に対する他方のＭＯＳＦＥＴのしきい
値の変化量より充分に大きくする必要がある。その結
果、しきい値の変化量を大きくしたい他方のＭＯＳＦＥ
Ｔのゲート絶縁膜厚をより大きく設定することが要件と
なる。図２に示す構造のデュアルゲートＭＯＳＦＥＴ１
では、基板張り合わせ時の加熱の影響で薄膜化が困難な
埋め込みゲート側の裏面ゲート絶縁膜３をより厚く設定
し、Ｔoxb ＞Ｔoxとしている。
の機能を実現するには、一方のＭＯＳＦＥＴのゲート電
極に印加される入力信号の電圧値がチャネルをオフする
レベルならば、他方のＭＯＳＦＥＴのチャネルをオン、
オフするための入力信号の電圧値にかかわらず、常にチ
ャネルが形成されないことが必要である。したがって、
他方のＭＯＳＦＥＴのゲート印加電圧に対する一方のＭ
ＯＳＦＥＴのしきい値の変化量を、一方のＭＯＳＦＥＴ
のゲート印加電圧に対する他方のＭＯＳＦＥＴのしきい
値の変化量より充分に大きくする必要がある。その結
果、しきい値の変化量を大きくしたい他方のＭＯＳＦＥ
Ｔのゲート絶縁膜厚をより大きく設定することが要件と
なる。図２に示す構造のデュアルゲートＭＯＳＦＥＴ１
では、基板張り合わせ時の加熱の影響で薄膜化が困難な
埋め込みゲート側の裏面ゲート絶縁膜３をより厚く設定
し、Ｔoxb ＞Ｔoxとしている。
【００３９】いま、入力信号のハイレベルを電源電圧Ｖ
DD、ローレベルを接地電位０Ｖとしたときに、裏面チャ
ネルＭＯＳＦＥＴのしきい値の条件は次式(5-1) および
(5-2) で表される。また、表面チャネルＭＯＳＦＥＴの
しきい値の条件は次式（５−３）で表される。
DD、ローレベルを接地電位０Ｖとしたときに、裏面チャ
ネルＭＯＳＦＥＴのしきい値の条件は次式(5-1) および
(5-2) で表される。また、表面チャネルＭＯＳＦＥＴの
しきい値の条件は次式（５−３）で表される。
【００４０】
【数５】
【００４１】ここで、suffix“ 0 ”は対向するゲート
の印加電圧が０Ｖであることを示す。なお、上記式(5-
2) は、電流駆動能力とオフリーク電流の観点から、裏
面チャネルＭＯＳＦＥＴの動作時のしきい値の最適な範
囲を規定したものである。
の印加電圧が０Ｖであることを示す。なお、上記式(5-
2) は、電流駆動能力とオフリーク電流の観点から、裏
面チャネルＭＯＳＦＥＴの動作時のしきい値の最適な範
囲を規定したものである。
【００４２】以下、具体的にシリコン活性層厚Ｔsiが２
５ｎｍ、表面ゲート絶縁膜厚Ｔoxが５ｎｍとしたとき
の、裏面ゲート絶縁膜厚Ｔoxb および表面チャネルＭＯ
ＳＦＥＴの初期しきい値の最適範囲を求める。いま、裏
面チャネルＭＯＳＦＥＴのしきい値変化率を０．７〜
０．８Ｖとし、前述の式（４）における変化率から裏面
ゲート絶縁膜厚Ｔoxb を求めると、次式（６）の如くな
る。
５ｎｍ、表面ゲート絶縁膜厚Ｔoxが５ｎｍとしたとき
の、裏面ゲート絶縁膜厚Ｔoxb および表面チャネルＭＯ
ＳＦＥＴの初期しきい値の最適範囲を求める。いま、裏
面チャネルＭＯＳＦＥＴのしきい値変化率を０．７〜
０．８Ｖとし、前述の式（４）における変化率から裏面
ゲート絶縁膜厚Ｔoxb を求めると、次式（６）の如くな
る。
【００４３】
【数６】
【００４４】このＴoxb の値を前述の式（３）における
変化率に代入すると、表面チャネルＭＯＳＦＥＴのしき
い値変化率の範囲が次式（７）の如く求まる。
変化率に代入すると、表面チャネルＭＯＳＦＥＴのしき
い値変化率の範囲が次式（７）の如く求まる。
【００４５】
【数７】 Ｔox／（０．３３３×Ｔsi＋Ｔoxb ） ＝５／（８．３２５＋１０．７）〜５／（８．３２５＋９．３） ＝０．２６〜０．２８ …（７）
【００４６】前記した式(5-2) および式(5-3) を用いる
と、表面チャネルＭＯＳＦＥＴのしきい値Ｖthについて
関係式が得られ、これを初期しきい値Ｖth0 についてま
とめると次式（８）が求まる。
と、表面チャネルＭＯＳＦＥＴのしきい値Ｖthについて
関係式が得られ、これを初期しきい値Ｖth0 についてま
とめると次式（８）が求まる。
【００４７】
【数８】 Ｖth＝Ｖth0 −（０．２６〜０．２８）×（０．２〜０．３）×ＶDD＞ＶDD ＝Ｖth0 −（０．０５２〜０．０８４）×ＶDD＞ＶDD Ｖth0 ＞（１．０６〜１．０９）×ＶDD …（８）
【００４８】表１に、対称型および非対称型の論理素子
についてゲート絶縁膜厚とシリコン活性層厚とをまとめ
て示す。また、チャネルが形成されるシリコン活性層の
不純物濃度はｐチャネル型、ｎチャネル型ともに５×１
０14／ｃｍ3 であり、ゲート電極材料はドープド・ポリ
シリコンまたはドープド・メタルシリサイドとした。ゲ
ート電極材料および不純物添加によるフェルミレベルの
シフト量を次表２にまとめて示す。
についてゲート絶縁膜厚とシリコン活性層厚とをまとめ
て示す。また、チャネルが形成されるシリコン活性層の
不純物濃度はｐチャネル型、ｎチャネル型ともに５×１
０14／ｃｍ3 であり、ゲート電極材料はドープド・ポリ
シリコンまたはドープド・メタルシリサイドとした。ゲ
ート電極材料および不純物添加によるフェルミレベルの
シフト量を次表２にまとめて示す。
【００４９】
【表１】
【表２】
【００５０】電源電圧ＶDDを１Ｖとした場合、このよう
な条件下で作製された対称型の論理素子（デュアルゲー
トＭＯＳＦＥＴ）のしきい値を次表３に、非対称型の論
理素子のしきい値を次表４にまとめて示す。
な条件下で作製された対称型の論理素子（デュアルゲー
トＭＯＳＦＥＴ）のしきい値を次表３に、非対称型の論
理素子のしきい値を次表４にまとめて示す。
【００５１】
【表３】
【表４】
【００５２】表３に示す対称型の論理素子の論理動作
を、ＮＭＯＳＦＥＴを例として説明すると、たとえば、
入力信号のローレベルを接地電位０Ｖ、ハイレベルを
０．１８Ｖとすると、２つの入力信号がともにローレベ
ルのときは表面および裏面チャネルはともにオフする。
また、何れか一方の入力信号がローレベル、他方がハイ
レベルのときは、ゲートにローレベルが印加された方の
チャネルのみオンする。さらに、両入力信号がともにハ
イレベルの場合は、表面チャネルのみオンする。したが
って、両入力信号がともにローレベルのときのみ非導
通、片方でもハイレベルをとると導通となり、これによ
りＯＲゲートが実現できる。この場合、たとえば表３の
ＮＭＯＳＦＥＴでは、初期しきい値Ｖth0 と動作時のＶ
thは５０ｍＶ異なり、オフリーク電流が０．５桁以上低
減される。
を、ＮＭＯＳＦＥＴを例として説明すると、たとえば、
入力信号のローレベルを接地電位０Ｖ、ハイレベルを
０．１８Ｖとすると、２つの入力信号がともにローレベ
ルのときは表面および裏面チャネルはともにオフする。
また、何れか一方の入力信号がローレベル、他方がハイ
レベルのときは、ゲートにローレベルが印加された方の
チャネルのみオンする。さらに、両入力信号がともにハ
イレベルの場合は、表面チャネルのみオンする。したが
って、両入力信号がともにローレベルのときのみ非導
通、片方でもハイレベルをとると導通となり、これによ
りＯＲゲートが実現できる。この場合、たとえば表３の
ＮＭＯＳＦＥＴでは、初期しきい値Ｖth0 と動作時のＶ
thは５０ｍＶ異なり、オフリーク電流が０．５桁以上低
減される。
【００５３】一方、表４に示す非対称型の論理素子で
は、たとえばＮＭＯＳＦＥＴの場合、入力信号のローレ
ベルを接地電位０Ｖ、ハイレベルを電源電圧ＶDD（１
Ｖ）とすると、２つの入力信号がともにローレベルのと
きは表面および裏面チャネルはともにオフし、ともにハ
イレベルのときは両チャネルがともにオンする。また、
何れか一方の入力信号がローレベル、他方がハイレベル
のときは、両チャネルともオフのままとなる。したがっ
て、両入力信号がともにハイレベルのときのみ導通し、
片方でもローレベルをとると非導通となり、これにより
ＡＮＤゲートが実現できる。この場合、初期しきい値Ｖ
th0 ，Ｖthb0が大きくとれるので、オフリーク電流が７
桁以上の大幅に低減される。
は、たとえばＮＭＯＳＦＥＴの場合、入力信号のローレ
ベルを接地電位０Ｖ、ハイレベルを電源電圧ＶDD（１
Ｖ）とすると、２つの入力信号がともにローレベルのと
きは表面および裏面チャネルはともにオフし、ともにハ
イレベルのときは両チャネルがともにオンする。また、
何れか一方の入力信号がローレベル、他方がハイレベル
のときは、両チャネルともオフのままとなる。したがっ
て、両入力信号がともにハイレベルのときのみ導通し、
片方でもローレベルをとると非導通となり、これにより
ＡＮＤゲートが実現できる。この場合、初期しきい値Ｖ
th0 ，Ｖthb0が大きくとれるので、オフリーク電流が７
桁以上の大幅に低減される。
【００５４】図１１（Ａ）の回路記号で示すＮＯＲゲー
ト回路は、従来では図１１（Ｂ）に示すように、２つの
ＰＭＯＳトランジスタＭｐ１，Ｍｐ２と、２つのＮＭＯ
ＳトランジスタＭｎ１，Ｍｎ２とから構成されていた。
つまり、所定のバイアス電圧＋ＶＢの供給線にＰＭＯＳ
トランジスタＭｐ１およびＭｐ２が互いに直列接続さ
れ、ＰＭＯＳトランジスタＭｐ２と接地電位との間に、
ＮＭＯＳトランジスタＭｎ１，Ｍｎ２が互いに並列に接
続されている。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳ
トランジスタＭｎ１のゲートが共通接続されて第１入力
端子をなし、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳト
ランジスタＭｎ２のゲートが共通接続されて第２入力端
子をなす。ＰＭＯＳトランジスタＭｐ２のドレインから
出力が取り出されている。
ト回路は、従来では図１１（Ｂ）に示すように、２つの
ＰＭＯＳトランジスタＭｐ１，Ｍｐ２と、２つのＮＭＯ
ＳトランジスタＭｎ１，Ｍｎ２とから構成されていた。
つまり、所定のバイアス電圧＋ＶＢの供給線にＰＭＯＳ
トランジスタＭｐ１およびＭｐ２が互いに直列接続さ
れ、ＰＭＯＳトランジスタＭｐ２と接地電位との間に、
ＮＭＯＳトランジスタＭｎ１，Ｍｎ２が互いに並列に接
続されている。ＰＭＯＳトランジスタＭｐ１とＮＭＯＳ
トランジスタＭｎ１のゲートが共通接続されて第１入力
端子をなし、ＰＭＯＳトランジスタＭｐ２とＮＭＯＳト
ランジスタＭｎ２のゲートが共通接続されて第２入力端
子をなす。ＰＭＯＳトランジスタＭｐ２のドレインから
出力が取り出されている。
【００５５】本実施形態では、同じ機能の回路を、デュ
アルゲートＰＭＯＳトランジスタＰＭＯＳ４（図１
（Ｄ））とデュアルゲートＮＭＯＳトランジスタＮＭＯ
Ｓ１（図１（Ａ））の２素子から構成している。つま
り、所定のバイアス電圧＋ＶＢの供給線と接地電位との
間に、非対称型のデュアルゲートＰＭＯＳトランジスタ
ＰＭＯＳ４と対称型のデュアルゲートＮＭＯＳトランジ
スタＮＭＯＳ１が直列接続され、たとえば、表面ゲート
電極同士を共通接続して第１入力端子とし、裏面ゲート
電極同士を共通接続して第２入力端子としている。出力
は、デュアルゲートＭＯＳトランジスタの接続中点から
得ている。
アルゲートＰＭＯＳトランジスタＰＭＯＳ４（図１
（Ｄ））とデュアルゲートＮＭＯＳトランジスタＮＭＯ
Ｓ１（図１（Ａ））の２素子から構成している。つま
り、所定のバイアス電圧＋ＶＢの供給線と接地電位との
間に、非対称型のデュアルゲートＰＭＯＳトランジスタ
ＰＭＯＳ４と対称型のデュアルゲートＮＭＯＳトランジ
スタＮＭＯＳ１が直列接続され、たとえば、表面ゲート
電極同士を共通接続して第１入力端子とし、裏面ゲート
電極同士を共通接続して第２入力端子としている。出力
は、デュアルゲートＭＯＳトランジスタの接続中点から
得ている。
【００５６】図１２（Ａ）の回路記号で示すＮＡＮＤゲ
ート回路は、従来では図１２（Ｂ）に示すように、２つ
のＰＭＯＳトランジスタＭｐ１，Ｍｐ２と、２つのＮＭ
ＯＳトランジスタＭｎ１，Ｍｎ２とから構成されてい
た。つまり、接地電位線にＮＭＯＳトランジスタＭｎ２
およびＭｎ１が互いに直列接続され、ＮＭＯＳトランジ
スタＭｎ１と所定のバイアス電圧＋ＶＢの供給線との間
に、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２が互いに並列
に接続されている。ＰＭＯＳトランジスタＭｐ１とＮＭ
ＯＳトランジスタＭｎ１のゲートが共通接続されて第１
入力端子をなし、ＰＭＯＳトランジスタＭｐ２とＮＭＯ
ＳトランジスタＭｎ２のゲートが共通接続されて第２入
力端子をなす。ＮＭＯＳトランジスタＭｎ１のドレイン
から出力が取り出されている。
ート回路は、従来では図１２（Ｂ）に示すように、２つ
のＰＭＯＳトランジスタＭｐ１，Ｍｐ２と、２つのＮＭ
ＯＳトランジスタＭｎ１，Ｍｎ２とから構成されてい
た。つまり、接地電位線にＮＭＯＳトランジスタＭｎ２
およびＭｎ１が互いに直列接続され、ＮＭＯＳトランジ
スタＭｎ１と所定のバイアス電圧＋ＶＢの供給線との間
に、ＰＭＯＳトランジスタＭｐ１，Ｍｐ２が互いに並列
に接続されている。ＰＭＯＳトランジスタＭｐ１とＮＭ
ＯＳトランジスタＭｎ１のゲートが共通接続されて第１
入力端子をなし、ＰＭＯＳトランジスタＭｐ２とＮＭＯ
ＳトランジスタＭｎ２のゲートが共通接続されて第２入
力端子をなす。ＮＭＯＳトランジスタＭｎ１のドレイン
から出力が取り出されている。
【００５７】本実施形態では、同じ機能の回路を、デュ
アルゲートＰＭＯＳトランジスタＰＭＯＳ２（図１
（Ｂ））とデュアルゲートＮＭＯＳトランジスタＮＭＯ
Ｓ３（図１（Ｃ））の２素子から構成している。つま
り、所定のバイアス電圧＋ＶＢの供給線と接地電位との
間に、対称型のデュアルゲートＰＭＯＳトランジスタＰ
ＭＯＳ２と非対称型のデュアルゲートＮＭＯＳトランジ
スタＮＭＯＳ３が直列接続され、たとえば、表面ゲート
電極同士を共通接続して第１入力端子とし、裏面ゲート
電極同士を共通接続して第２入力端子としている。出力
は、デュアルゲートＭＯＳトランジスタの接続中点から
得ている。
アルゲートＰＭＯＳトランジスタＰＭＯＳ２（図１
（Ｂ））とデュアルゲートＮＭＯＳトランジスタＮＭＯ
Ｓ３（図１（Ｃ））の２素子から構成している。つま
り、所定のバイアス電圧＋ＶＢの供給線と接地電位との
間に、対称型のデュアルゲートＰＭＯＳトランジスタＰ
ＭＯＳ２と非対称型のデュアルゲートＮＭＯＳトランジ
スタＮＭＯＳ３が直列接続され、たとえば、表面ゲート
電極同士を共通接続して第１入力端子とし、裏面ゲート
電極同士を共通接続して第２入力端子としている。出力
は、デュアルゲートＭＯＳトランジスタの接続中点から
得ている。
【００５８】このような構成の論理回路は、たとえばＸ
ＯＲゲートのほか、多入力論理ゲートであってもよい。
入力数が偶数の場合は、従来に比べ素子数が半減する。
また、入力数が奇数の場合は、従来に比べ素子数が（半
数＋１）に低減される。何れの場合においても、裏面ゲ
ート電極を埋め込みタイプとすることで回路専有面積を
従来に比べほぼ半減できる。このような利点によって、
従来の回路設計技術に変更を加えることなく、論理回路
を構成する素子数の削減ができ、高集積化が可能とな
る。また、可変しきい値特性により、付加回路を加える
ことなくオフリーク電流の低減ができる。
ＯＲゲートのほか、多入力論理ゲートであってもよい。
入力数が偶数の場合は、従来に比べ素子数が半減する。
また、入力数が奇数の場合は、従来に比べ素子数が（半
数＋１）に低減される。何れの場合においても、裏面ゲ
ート電極を埋め込みタイプとすることで回路専有面積を
従来に比べほぼ半減できる。このような利点によって、
従来の回路設計技術に変更を加えることなく、論理回路
を構成する素子数の削減ができ、高集積化が可能とな
る。また、可変しきい値特性により、付加回路を加える
ことなくオフリーク電流の低減ができる。
【００５９】
【発明の効果】本発明に係る半導体論理素子および論理
回路によれば、従来２素子で構成されていたＯＲゲート
或いはＡＮＤゲート等の基本論理ゲートを、単一の可変
しきい値素子で置き換えることができ、それだけ素子数
が低減される。また、回路専有面積も大幅に削減され、
論理回路の集積度向上が容易に達成される。各トランジ
スタの電流駆動能力が向上し、オフリーク電流が低減さ
れることから、回路特性自体も向上する。
回路によれば、従来２素子で構成されていたＯＲゲート
或いはＡＮＤゲート等の基本論理ゲートを、単一の可変
しきい値素子で置き換えることができ、それだけ素子数
が低減される。また、回路専有面積も大幅に削減され、
論理回路の集積度向上が容易に達成される。各トランジ
スタの電流駆動能力が向上し、オフリーク電流が低減さ
れることから、回路特性自体も向上する。
【図１】本発明の実施形態に係る半導体論理素子の回路
記号を示す図である。
記号を示す図である。
【図２】非対称型の論理素子を例として、本実施形態に
係る半導体論理素子の構造を示す断面図である。
係る半導体論理素子の構造を示す断面図である。
【図３】半導体論理素子の製造において、被研磨基板の
凸部形成後を示す断面図である。
凸部形成後を示す断面図である。
【図４】図３に続く、裏面ゲート絶縁膜の形成後を示す
断面図である。
断面図である。
【図５】図４に続く、裏面ゲート電極の形成後を示す断
面図である。
面図である。
【図６】図５に続く、接着層の平坦化後を示す断面図で
ある。
ある。
【図７】図６に続く、基板張り合わせ後を示す断面図で
ある。
ある。
【図８】図７に続く、被研磨基板の研磨後を示す断面図
である。
である。
【図９】図８に続く、表面ゲート電極の形成後を示す断
面図である。
面図である。
【図１０】本発明が適用可能な他の構造例を示す、裏面
ゲートをいわゆるバルク型とした半導体素子の断面図で
ある。
ゲートをいわゆるバルク型とした半導体素子の断面図で
ある。
【図１１】本発明のＮＯＲゲート回路の記号および構成
を、従来回路の構成とともに示す図である。
を、従来回路の構成とともに示す図である。
【図１２】本発明のＮＡＮＤゲート回路の記号および構
成を、従来回路の構成とともに示す図である。
成を、従来回路の構成とともに示す図である。
１…デュアルゲートＭＯＳトランジスタ（半導体論理素
子）、２…被研磨基板、３…裏面ゲート絶縁膜、４…シ
リコン活性層（半導体活性層）、４ａ，３１ａ…ソース
不純物領域、４ｂ，３１ｂ…ドレイン不純物領域、５…
裏面ゲート電極、６…表面ゲート絶縁膜、７…表面ゲー
ト電極、１０…被研磨基板、１０ａ…凸部、１１…接着
層、２０…支持基板、３０…半導体基板、３１…ウエ
ル、３２…電極、ＮＭＯＳ１，ＰＭＯＳ２…対称型の論
理素子、ＮＭＯＳ３，ＰＭＯＳ４…非対称型の論理素
子、Ｒ１…レジストパターン。
子）、２…被研磨基板、３…裏面ゲート絶縁膜、４…シ
リコン活性層（半導体活性層）、４ａ，３１ａ…ソース
不純物領域、４ｂ，３１ｂ…ドレイン不純物領域、５…
裏面ゲート電極、６…表面ゲート絶縁膜、７…表面ゲー
ト電極、１０…被研磨基板、１０ａ…凸部、１１…接着
層、２０…支持基板、３０…半導体基板、３１…ウエ
ル、３２…電極、ＮＭＯＳ１，ＰＭＯＳ２…対称型の論
理素子、ＮＭＯＳ３，ＰＭＯＳ４…非対称型の論理素
子、Ｒ１…レジストパターン。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F110 AA04 AA06 AA08 AA18 BB04 CC02 DD13 EE05 EE09 EE22 EE28 EE30 FF02 FF04 FF23 GG02 GG12 NN04 NN23 QQ12 QQ17 QQ19 QQ30 5J042 AA10 BA19 CA09 CA22 CA23 DA01 DA06 5J056 AA03 BB49 BB52 BB57 CC00 DD13 DD28 EE11 FF09 GG14 KK02
Claims (15)
- 【請求項１】基板に支持された半導体層と、当該半導体
層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、 第１入力信号が印加される上記第１ゲートのしきい値お
よび第２入力信号が印加される上記第２ゲートのしきい
値は、第１および第２入力信号の少なくとも一方がハイ
レベルのときに当該半導体論理素子が導通し双方の入力
信号がローレベルのときに当該半導体論理素子が非導通
となるように、設定されている半導体論理素子。 - 【請求項２】上記第１または第２ゲートの一方のしきい
値は、他方のゲートに入力される信号がローレベルをと
るときに電源電圧の１／３以下となるように、設定され
ている請求項１に記載の半導体論理素子。 - 【請求項３】基板に支持された半導体層と、当該半導体
層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、 第１入力信号が印加される上記第１ゲートのしきい値お
よび第２入力信号が印加される上記第２ゲートのしきい
値は、第１および第２入力信号の双方がハイレベルのと
きに当該半導体論理素子が導通し少なくとも一方の入力
信号がローレベルのときに当該半導体論理素子が非導通
となるように、設定されている半導体論理素子。 - 【請求項４】上記第２ゲートの電位が当該第２ゲートの
しきい値以下のときに、上記第１ゲートのしきい値は第
１入力信号のハイレベルより高く、 上記第２ゲートの電位が第２入力信号のハイレベルのと
きに、上記第１ゲートのしきい値は第１入力信号のロー
レベルより高く、 上記第１ゲートの電位が第１入力信号のローレベルのと
きに、上記第２ゲートのしきい値は第２入力信号のハイ
レベルより高く、 上記第１ゲートの電位が第１入力信号のハイレベルのと
きに、上記第２ゲートのしきい値は電源電圧の１／３以
下である請求項３記載の半導体論理素子。 - 【請求項５】基板に支持された半導体層と、当該半導体
層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、 第１入力信号が印加される上記第１ゲートのしきい値お
よび第２入力信号が印加される上記第２ゲートのしきい
値は、第１および第２入力信号の少なくとも一方がロー
レベルのときに当該半導体論理素子が導通し双方の入力
信号がハイレベルのときに当該半導体論理素子が非導通
となるように、設定されている半導体論理素子。 - 【請求項６】上記第１または第２ゲートの一方のしきい
値は、他方のゲートに入力される信号がハイレベルをと
るときに電源電圧の１／３以下となるように、設定され
ている請求項５に記載の半導体論理素子。 - 【請求項７】基板に支持された半導体層と、当該半導体
層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子であって、 第１入力信号が印加される上記第１ゲートのしきい値お
よび第２入力信号が印加される上記第２ゲートのしきい
値は、第１および第２入力信号の双方がローレベルのと
きに当該半導体論理素子が導通し少なくとも一方の入力
信号がハイレベルのときに当該半導体論理素子が非導通
となるように、設定されている半導体論理素子。 - 【請求項８】上記第２ゲートの電位が当該第２ゲートの
しきい値以上のときに、上記第１ゲートのしきい値は第
１入力信号のローレベルより低く、 上記第２ゲートの電位が第２入力信号のローレベルのと
きに、上記第１ゲートのしきい値は第１入力信号のハイ
レベルより低く、 上記第１ゲートの電位が第１入力信号のハイレベルのと
きに、上記第２ゲートのしきい値は第２入力信号のロー
レベルより低く、 上記第１ゲートの電位が第１入力信号のローレベルのと
きに、上記第２ゲートのしきい値は電源電圧の１／３よ
り高い請求項７記載の半導体論理素子。 - 【請求項９】基板に支持された半導体層と、当該半導体
層内に互いに離れて形成されたソースおよびドレイン
と、当該ソースおよびドレイン間に位置する半導体層部
分の厚さ方向の両側の面にそれぞれ絶縁膜を介して形成
され互いに対向する第１および第２ゲートとを有する半
導体論理素子を有し、 上記半導体論理素子の上記第１および第２ゲートがそれ
ぞれ信号入力端子に接続されている論理回路。 - 【請求項１０】第１入力信号が印加される上記第１ゲー
トのしきい値および第２入力信号が印加される上記第２
ゲートのしきい値は、第１および第２入力信号の少なく
とも一方がハイレベルのときに当該半導体論理素子が導
通し双方の入力信号がローレベルのときに当該半導体論
理素子が非導通となるように、設定されている請求項９
に記載の論理回路。 - 【請求項１１】第１入力信号が印加される上記第１ゲー
トのしきい値および第２入力信号が印加される上記第２
ゲートのしきい値は、第１および第２入力信号の双方が
ハイレベルのときに当該半導体論理素子が導通し少なく
とも一方の入力信号がローレベルのときに当該半導体論
理素子が非導通となるように、設定されている請求項９
に記載の論理回路。 - 【請求項１２】第１入力信号が印加される上記第１ゲー
トのしきい値および第２入力信号が印加される上記第２
ゲートのしきい値は、第１および第２入力信号の少なく
とも一方がローレベルのときに当該半導体論理素子が導
通し双方の入力信号がハイレベルのときに当該半導体論
理素子が非導通となるように、設定されている請求項９
に記載の論理回路。 - 【請求項１３】第１入力信号が印加される上記第１ゲー
トのしきい値および第２入力信号が印加される上記第２
ゲートのしきい値は、第１および第２入力信号の双方が
ローレベルのときに当該半導体論理素子が導通し少なく
とも一方の入力信号がハイレベルのときに当該半導体論
理素子が非導通となるように、設定されている請求項９
に記載の論理回路。 - 【請求項１４】上記半導体論理素子は、単独で論理和の
演算回路を構成する請求項９に記載の論理回路。 - 【請求項１５】上記半導体論理素子は、単独で論理積の
演算回路を構成する請求項９に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146940A JP2000340795A (ja) | 1999-05-26 | 1999-05-26 | 半導体論理素子およびそれを用いた論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11146940A JP2000340795A (ja) | 1999-05-26 | 1999-05-26 | 半導体論理素子およびそれを用いた論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340795A true JP2000340795A (ja) | 2000-12-08 |
Family
ID=15419024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11146940A Abandoned JP2000340795A (ja) | 1999-05-26 | 1999-05-26 | 半導体論理素子およびそれを用いた論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340795A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049445A1 (en) * | 2002-11-22 | 2004-06-10 | Advanced Micro Devices Inc. | Two transistor nor device |
| WO2005055326A1 (ja) * | 2003-12-05 | 2005-06-16 | National Institute Of Advanced Industrial Science And Technology | 二重ゲート電界効果トランジスタ |
| JP2005167163A (ja) * | 2003-12-05 | 2005-06-23 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| JP2005174960A (ja) * | 2003-12-05 | 2005-06-30 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| JP2005174964A (ja) * | 2003-12-05 | 2005-06-30 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| US7382020B2 (en) | 2004-03-02 | 2008-06-03 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
| JP2008171545A (ja) * | 2006-12-28 | 2008-07-24 | Commiss Energ Atom | 独立の非対称ゲートを有するデュアル・ゲート・トランジスタが設けられたメモリ・セル |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| WO2011039907A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1999
- 1999-05-26 JP JP11146940A patent/JP2000340795A/ja not_active Abandoned
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004049445A1 (en) * | 2002-11-22 | 2004-06-10 | Advanced Micro Devices Inc. | Two transistor nor device |
| US6842048B2 (en) | 2002-11-22 | 2005-01-11 | Advanced Micro Devices, Inc. | Two transistor NOR device |
| JP2006507684A (ja) * | 2002-11-22 | 2006-03-02 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ２トランジスタｎｏｒデバイス |
| JP2005167163A (ja) * | 2003-12-05 | 2005-06-23 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| JP2005174960A (ja) * | 2003-12-05 | 2005-06-30 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| JP2005174964A (ja) * | 2003-12-05 | 2005-06-30 | National Institute Of Advanced Industrial & Technology | 二重ゲート電界効果トランジスタ |
| WO2005055326A1 (ja) * | 2003-12-05 | 2005-06-16 | National Institute Of Advanced Industrial Science And Technology | 二重ゲート電界効果トランジスタ |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7911024B2 (en) | 2004-02-25 | 2011-03-22 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7382020B2 (en) | 2004-03-02 | 2008-06-03 | National Institute Of Advanced Industrial Science And Technology | Semiconductor integrated circuit |
| JP2008171545A (ja) * | 2006-12-28 | 2008-07-24 | Commiss Energ Atom | 独立の非対称ゲートを有するデュアル・ゲート・トランジスタが設けられたメモリ・セル |
| WO2011039907A1 (ja) * | 2009-10-02 | 2011-04-07 | シャープ株式会社 | 半導体装置及びその製造方法 |
| CN102473643A (zh) * | 2009-10-02 | 2012-05-23 | 夏普株式会社 | 半导体装置及其制造方法 |
| US8569147B2 (en) | 2009-10-02 | 2013-10-29 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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