JP2002222944A - 半導体素子 - Google Patents

半導体素子

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JP2002222944A
JP2002222944A JP2001018133A JP2001018133A JP2002222944A JP 2002222944 A JP2002222944 A JP 2002222944A JP 2001018133 A JP2001018133 A JP 2001018133A JP 2001018133 A JP2001018133 A JP 2001018133A JP 2002222944 A JP2002222944 A JP 2002222944A
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lsi
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channel region
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Yutaka Arima
裕 有馬
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KITAKIYUUSHIYUU TECHNO CT KK
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KITAKIYUUSHIYUU TECHNO CENTER KK
KITAKIYUUSHIYUU TECHNO CT KK
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Abstract

(57)【要約】 【目的】 高集積化を阻害せず高精度な電気的特性変調
を可能にする新しい半導体素子であって、オンチップで
素子パラメータを自動調整し特性バラツキを補正する機
構回路をあらゆるＬＳＩに実装することを可能にし、あ
る程度大きな素子特性バラツキを許容する自己最適化Ｌ
ＳＩや自己適応型ＬＳＩなどの全く新しい能動型ＬＳＩ
を実現することができる半導体素子を提供する。 【構成】 本発明による半導体素子は、ゲートあるいは
チャネルに対する電界の向き（角度）を制御することに
よってトランジスターの利得係数を調整することを特徴
としている。また、矩形あるいは平行四辺形のチャネル
領域を形成する第１のゲートと、第１のゲートで形成さ
れるチャネル領域とソース領域およびドレイン領域の間
に各々、実質的に三角形を含むチャネル領域を形成する
第２のゲートを備えているのがよい。さらに、第１のゲ
ートで形成されるチャネル領域を含み、その両側にある
第２のゲートで形成されるチャネル領域を含んだ全ての
チャネル領域が実質的に矩形あるいは平行四辺形を成し
ているのがよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
ターの利得係数βをアナログ的に電圧変調可能にした半
導体素子に係り、この半導体素子をＬＳＩに組み込むこ
とで、オンチップで素子ごとの特性を調整することを可
能にし、ＬＳＩの大規模化に伴う内蔵機能回路間の動作
タイミングや、素子の微細化に伴い増大する素子特性バ
ラツキを自動補正する機構を実現でき、チップ個々の最
適化に基づくＬＳＩの高性能化に貢献することが期待で
きる半導体素子に関する。すなわち、本発明は、将来の
大規模・高集積ＬＳＩの新しい高性能化アプローチとし
て、自己最適化ＬＳＩや自己適応型ＬＳＩなどの能動型
ＬＳＩを実現するための基礎となる半導体素子に関する
ものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）デバイスは、
発明以来約３０年に渡り、主に素子の微細化によってそ
の性能を確実に進展させてきた。しかし、素子微細化に
おいて様々な物理的限界が顕在化してきた昨今では、集
積回路素子を安定・均質に製造することが極めて困難に
なりつつある。もはや、素子の微細化だけに頼ったＬＳ
Ｉデバイスの高性能化は限界に近づいており、均質な素
子製造を前提とした従来のＬＳＩ設計手法についても見
直す時期を迎えている。
【０００３】また、最近のＬＳＩデバイスは、素子微細
化の進展に伴いますます大規模化・高集積化が進み、シ
ステムオンチップ化が現実のものとなって、チップ内部
に多種多様な機能回路を多数集積することが不可欠とな
ってきた。そのような大規模ＬＳＩデバイスの設計で
は、集積された多数の機能回路同士を正しく動作させる
為に、機能回路間の動作タイミングなどを最適化調整す
ることが特に重要である。しかし、ＬＳＩに集積する機
能の多様化・複雑化に伴って、ＬＳＩの製造過程で避け
ることが出来ないプロセス変動をカバーするための動作
マージン確保が、今後の大規模ＬＳＩデバイスの更なる
高性能化を阻むようになってきた。つまり、今後、ＬＳ
Ｉデバイスの高性能化を推進する為には、ある程度大き
な素子特性バラツキを前提とした新たなＬＳＩ設計・製
造手段の開拓が不可欠となっている。
【０００４】このように、ＬＳＩデバイスの高性能化に
おいて、もはや無視することが出来なくなった、チップ
内素子特性の空間的バラツキやプロセス変動による素子
特性中央値変動というような、製造されるＬＳＩチップ
毎に変動する素子不均一性に関する問題は、ＬＳＩチッ
プ毎にその集積素子の特性バラツキを自動的に調整・補
償してデバイス性能を高める、所謂、自己適応機能もし
くは自己最適化機能をＬＳＩチップ自身に備えることで
効果的に解決することが可能である。
【０００５】しかし、従来の技術ではそれを実現するこ
とが容易でなかった。従来は、自己調整機能をＬＳＩチ
ップ上に実装する手段として、複数のＭＯＳトランジス
タを使いその並列接続数等を電気的スイッチで切り替え
る回路的方法で実現することが考えられていた。しか
し、回路的に実現する方法はその調整精度と回路規模の
点から極めて非効率であった。
【０００６】ＭＯＳトランジスターの実質的な利得係数
を、複数のＭＯＳトランジスターを使って電気的に変調
できる回路構成例を図１２〜図１５に示す。図１２には
２つのＭＯＳトランジスター１１，１２を並列に接続し
た回路構成例を示す。トランジスター１１のゲート電極
には通常の信号電圧が与えられており、トランジスター
１２のゲート電極はスイッチ１３に依って信号電圧かＯ
ＦＦ電圧（ＭＯＳトランジスターがＯＦＦ状態になる電
圧）が与えられる構成となっている。スイッチ１３は通
常、ＣＭＯＳスイッチ（ｐ−ＭＯＳとｎ−ＭＯＳの並列
接続）とそのゲート信号を作るインバータ１個とスイッ
チの状態を保持する為のラッチ回路で構成され、合計２
４個程度のトランジスターが必要である。スイッチ１３
がトランジスター１２のゲート電極を信号電圧に接続し
た状態では、この回路は、トランジスター１１と１２が
並列に接続されたＭＯＳトランジスターとして働き、ス
イッチ１３がトランジスター１２のゲート電極をＯＦＦ
電圧に接続した状態では、この回路は、トランジスター
１１のみが働く。
【０００７】図１３には、５つのトランジスターを並列
に接続した回路構成例を示す。４つのスイッチ１３の状
態に依って、１６通りのバリエーションを実現すること
ができる。４つのトランジスター１２の利得係数を各々
２のベキ乗倍に設定することによって、１６段階の係数
値を等間隔にすることができる。
【０００８】図１４には２つのＭＯＳトランジスターを
直列に接続した回路構成例を示す。この例では、スイッ
チ１３によってトランジスター１２のゲート電極を信号
電圧かＯＮ電圧（ＭＯＳトランジスターがＯＮ状態にな
る電圧）に接続する構成になっている。この場合では、
スイッチ１３がトランジスター１２のゲート電極を信号
電圧に接続した状態では、この回路は、トランジスター
１１と１２が直列に接続されたＭＯＳトランジスターと
して働き、スイッチ１３がトランジスター１２のゲート
電極をＯＮ電圧に接続した状態では、トランジスター１
２にトランジスター１２のＯＮ抵抗が直列に接続された
回路として働く。
【０００９】図１５では、トランジスター１２のゲート
電極に制御電圧を与え、その制御電圧値によってトラン
ジスター１１に直列接続された抵抗値を調整する構成例
を示している。
【００１０】図１２，１３で示した並列接続による回路
構成例では、特性調整できる精度と回路規模がトレード
オフの関係となり、調整精度を高める為には回路規模が
大きくなるという問題がある。また、図１４，１５で示
した直列接続による回路構成例では、回路規模が大きく
なる問題に加え、入力信号に対して非線形な特性を示す
抵抗成分が直列に介在していることにより、実効的な特
性調整範囲が制限される問題がある。このような回路構
成によるトランジスターの電気的特性変調方式は、調整
すべき素子数の数倍から数十倍もの素子数を費やす必要
があるという本質的な制約があることから、高集積化を
推進しそのＬＳＩの高性能化を目的とする自己調整機能
実装には馴染み難い。そこで、高集積化を阻害しないで
高精度な電気的特性変調を可能にするような新しい半導
体素子の開発が望まれている。
【００１１】
【発明が解決しようとする課題】本発明はこのような従
来技術の問題点に着目してなされたものであって、高集
積化を阻害しないで高精度な電気的特性変調を可能にす
るような新しい半導体素子であって、オンチップで素子
パラメータを自動調整し特性バラツキを補正する機構回
路をあらゆるＬＳＩに実装することを可能にし、ある程
度大きな素子特性バラツキを許容する自己最適化ＬＳＩ
や自己適応型ＬＳＩなどの全く新しい能動型ＬＳＩを実
現することができる半導体素子を提供することを目的と
する。
【００１２】
【課題を解決するための手段】このような従来技術の課
題を解決するための本発明による半導体素子は、ゲート
あるいはチャネルに対する電界の向き（角度）を制御す
ることによってトランジスターの利得係数を調整するこ
とを特徴とするものである。
【００１３】また、本発明の半導体素子は、矩形あるい
は平行四辺形のチャネル領域を形成する第１のゲート
と、第１のゲートで形成されるチャネル領域とソース領
域との間、及び、第１のゲートで形成されるチャネル領
域とドレイン領域との間に、各々、実質的に三角形の形
状の又は実質的に三角形を含む台形の形状のチャネル領
域（略三角形状のチャネル領域又は略台形状のチャネル
領域）を形成する第２のゲートと、を備えていることを
特徴とするものである。
【００１４】また、本発明の半導体素子は、第１のゲー
トで形成されるチャネル領域と、その両側にある第２の
ゲートで形成されるチャネル領域とを含む全てのチャネ
ル領域が、実質的に矩形あるいは平行四辺形を成してい
ることを特徴とするものである。
【００１５】また、本発明の半導体素子は、前記第１の
ゲートで形成されるチャネル領域のコンダクタンスと、
前記第２のゲートで形成されるチャネル領域のコンダク
タンスとが、各々互いに異なっていることを特徴とする
ものである。
【００１６】また、本発明の半導体素子は、前記第１の
ゲートで形成されるチャネル領域のコンダクタンスと、
前記第２のゲートで形成されるチャネル領域のコンダク
タンスとが、互いに同一であることを特徴とするもので
ある。
【００１７】また、本発明の半導体素子は、前記第１の
ゲートと前記第２のゲートとが、各々互いに異なる工程
で製造・形成されていることを特徴とするものである。
【００１８】また、本発明の半導体素子は、前記第１の
ゲートと前記第２のゲートとが、互いに同一の工程で製
造・形成されていることを特徴とするものである。
【００１９】また、本発明の半導体素子は、前記第１の
ゲートで形成されるチャネル領域のコンダクタンスより
前記第２のゲートで形成されるチャネル領域のコンダク
タンスが大きなっていることを特徴とするものである。
【００２０】
【発明の実施の形態】実施形態１．以下、この発明の実
施形態１による半導体素子を図１〜７を参照して説明す
る。 ［素子構造］まず本実施形態１の半導体素子における基
本構造の特徴を明確にするために、図１に、素子の基本
構成要素に関するレイアウト構成例を示す。本実施形態
１の半導体素子の構造上の特徴は、通常のＭＯＳゲート
に対して、ある一定の角度をなす制御ゲートを追加設置
しているところにある。
【００２１】図１において、Ｇは通常のＭＯＳゲート、
ＧＣは制御ゲート、Ｓはソース領域、Ｄはドレイン領
域、ｃｈＣは制御チャネル領域、Ｃは電極引き出しの為
に金属配線と電気的に接続するコンタクト領域を各々示
している。
【００２２】本実施形態１の半導体素子は、通常のＭＯ
ＳゲートＧとソースＳもしくはドレインＤ間に各々、制
御ゲートＧＣ下の制御チャネル領域ｃｈＣが実質上三角
形を成し、前記制御ゲートＧＣ下の制御チャネル領域ｃ
ｈＣとＭＯＳゲートＧ下チャネル領域とを含むそれらの
全チャネル領域は実質的に平行四辺形を形成しているこ
とを特徴としている。制御ゲートＧＣは図１内に示すよ
うにＭＯＳゲートＧとは別のゲート層を用いて、ＭＯＳ
ゲートＧの上に重ねる様に形成することが可能である。
また、制御ゲートＧＣ下の制御チャネル部分ｃｈＣは通
常のＭＯＳゲートＧ下のチャネルと同一特性で形成して
も良いし、不純物濃度をＭＯＳゲートＧ下と変えて、チ
ャネルコンダクタンスを独立に調整できるようにしても
よい。
【００２３】本実施形態１の半導体素子を製造するに
は、新たに追加された制御ゲートＧＣとその下に形成さ
れる制御チャネルｃｈＣを形成する工程以外、従来のＭ
ＯＳトランジスターを形成するプロセス工程と全く同様
でよく、この素子を組込む為に従来の製造工程を大幅に
変更する必要はない。
【００２４】このように本実施形態１の半導体素子は、
従来のＭＯＳトランジスターに制御ゲートが追加された
形状をしており、電気的には従来のＭＯＳトランジスタ
ーに制御ゲート用電極が一つ追加されて、合計４つの電
極（バックゲートを含めると合計５つ）を持つ特徴を有
している。またこの半導体素子では、図２に示すよう
に、ＭＯＳゲートＧの”ゲート長Ｌ”及び”ゲート幅
Ｗ”と、制御ゲートＧＣとＭＯＳゲートＧとの”なす角
度θ”の、３つの値をもって、素子特性を規定する素子
形状パラメータとしている。
【００２５】［特性変調メカニズム］本実施形態１の半
導体素子は、制御ゲートＧＣに与える電圧値によって、
制御ゲートＧＣ下の制御チャネルｃｈＣの抵抗値（コン
ダクタンス）を制御することで、ＭＯＳゲートＧ下のチ
ャネルにかかるチャネル方向の電界の向きを変調し、実
効的なゲート長及びゲート幅を変えることでトランジス
ターの利得係数βの電圧制御を可能にしている。
【００２６】次に、本実施形態１の半導体素子が利得係
数βを電気的に変調できるメカニズムについて説明す
る。図３内には、制御ゲートＧＣ下の制御チャネルｃｈ
Ｃの抵抗値（コンダクタンス）が、ＭＯＳゲートＧのオ
ン抵抗値（ＭＯＳゲートＧで形成されるトランジスター
部のＯＮ抵抗値）と同程度の場合と、十分に低い場合と
の電界の向きを矢印で示している。制御チャネルｃｈＣ
がＭＯＳゲートＧ下チャネルのオン抵抗値に比べ十分に
低い場合は、図３の矢印１に示すように、電界の向き
は、ＭＯＳゲートＧにほぼ垂直（ＭＯＳゲートＧ下チャ
ネルの向きに平行）となり、実質的な利得係数βはＷ／
Ｌに比例する。それに対して、制御チャネルｃｈＣがＭ
ＯＳゲートＧのオン抵抗値と同程度の場合は、図３の矢
印２に示すように、電界の向きは、制御ゲートＧＣのソ
ースＳ・ドレインＤ境界線に垂直な向きとなり、実質的
にＬは長く、Ｗは短くなり、βは小さくなる。図４内に
示すように、制御チャネル抵抗がＭＯＳゲートのオン抵
抗と同程度の場合には、実効的なゲート長Ｌ’とゲート
幅Ｗ’は近似的に次式（１）（２）で表すことができ、
β’は次式（３）に比例する。
【００２７】
【数１】
【００２８】ここでは制御チャネルｃｈＣの最大抵抗値
をＭＯＳゲートＧのオン抵抗値としたが、それより大き
くした場合には、利得係数βは更に小さくなると予想さ
れる。ただし、ＭＯＳゲートＧと制御ゲートＧＣのチャ
ネルコンダクタンスが同等のデバイスで制御チャネルｃ
ｈＣをＭＯＳゲートＧのオン抵抗値より大きくした場合
には、ドレインＤ側の一部の制御チャネル領域ｃｈＣが
飽和状態になり、上式で示すような近似が出来なくな
り、単純な関係式では表現することができなくなる。し
かし何れにしても、利得係数βは、制御チャネルｃｈＣ
の抵抗値が大きくなると、実質的に小さくなると予想さ
れる。
【００２９】これらの式で分かるように本実施形態１の
半導体素子は、制御ゲートＣＧに与える電圧を調整して
制御ゲートチャネルｃｈＣの抵抗値を変えることによっ
て、利得係数βをＷ／Ｌから（Ｗ／Ｌ−ｔａｎθ）／
（１＋Ｗ／Ｌ＊ｔａｎθ）程度（制御チャネル抵抗を最
大でＭＯＳのオン電圧と同程度とした場合）まで連続的
に調整することが可能である。しかもその調整可能範囲
は３つの素子形状パラメータ値の調整によって、次に説
明するように、ほぼ任意に設定することが可能である。
【００３０】［変調特性予測］本実施形態の半導体素子
では、前に述べた通り、ＭＯＳゲートのゲート長Ｌ及び
ゲート幅Ｗと、ＭＯＳゲートと制御ゲートとのなす角度
θによってβの調整可能範囲が決まる。そこで図５に、
本実施形態の半導体素子のβ調整可能範囲に対応するβ
比（最大値／最小値）が、素子形状パラメータであるＭ
ＯＳゲートのＷ／Ｌでどのように設定できるのかを角度
θをパラメータとして示した。ただしここでも、前出の
近似式を用いるために、制御チャネルの最大抵抗値をＭ
ＯＳゲートのオン抵抗値程度としている。
【００３１】図５のグラフで分かるように、本実施形態
の半導体素子のβ調整可能範囲は、Ｗ／Ｌに比例して増
大する成分とＷ／Ｌが小さくなると急激に増大する成分
との重ね合わせであり、各々の項はθに比例して大きく
なる特徴をもっている。Ｗ／Ｌに比例する成分は、電界
の向きの変調に伴う実質的ゲートチャネル長Ｌの変調に
起因しており、一方、Ｗ／Ｌが小さくなると急激に増大
する成分は電界の向きの変調に伴う実質的ゲートチャネ
ル幅Ｗの変調に起因している。また、角度θは電界方向
の最大変調の大きさに比例するので、二つの成分各々に
比例することになる。これらの特徴から、用途や許され
るデバイスサイズ等に応じて比較的自由度の高いβ調整
範囲設定が可能であることが分かる。
【００３２】［効果］以上のように、本実施形態１の半
導体素子は、その利得係数βを、制御ゲートＧＣに与え
る電圧で連続的に変調することができ、電圧で調整でき
るβの制御範囲は、３つの素子形状パラメータ、即ち、
ＭＯＳゲートＧのゲート長Ｌ及びゲート幅Ｗと、ＭＯＳ
ゲートＧと制御ゲートＧＣのなす角度θで決まり、現実
的なデバイスサイズ（制御ゲート分の面積増加のみ）
で、最小のβと最大のβの比を数倍から数百倍を超える
値まで比較的自由に設定することが可能である。また、
本実施形態１の半導体素子におけるβ変調の為に消費さ
れる電力は、制御ゲートのリーク電流によるものだけな
ので極めて小さく、実用上問題にならない程度である。
さらに、本実施形態１の半導体素子は、図６で示すよう
に、ｎ−ＭＯＳトランジスター３、ｐ−ＭＯＳトランジ
スター４、共に同様の構成で実現することができるの
で、図７内に例示するインバータ回路５のように、ＣＭ
ＯＳ回路による各種ゲートのドライバビリティを電気的
に調整することを可能し、将来の自己適応型ＬＳＩの基
本素子としてその応用が期待される。
【００３３】実施形態２．図８に本発明の実施形態２を
示す。この実施形態２では、実施形態１と比べ、制御ゲ
ートＧＣの下に形成される制御チャネルｃｈＣの形状が
少々異なる。この例では各制御チャネルｃｈＣの形状が
実質的に台形となっている。しかし、その形状が台形で
あっても、前記各制御チャネルｃｈＣとＭＯＳゲートＧ
下チャネル領域とも含むそれらの全チャネル領域が実質
的に平行四辺形を形成していれば、同様の素子特性を実
現することができる。ただし、前述した近似式（１）〜
（３）に若干の修正が必要となり、各々次の（４）
（５）のようになり、β’は次式に比例する。
【００３４】
【数２】
【００３５】但し、上記式内のａおよびｂは、図８内に
示した各制御チャネル内の矩形部分のチャネル方向に沿
った長さである。この実施形態では、制御チャネル領域
の形状が必ずしも三角形に限定されないことを示してい
る。
【００３６】実施形態３．図９に本発明の実施形態３を
示す。この実施形態３では、実施形態１と比べ、制御ゲ
ートＧＣがＭＯＳゲートＧと同一のゲート層で形成した
場合を示している。制御ゲートＧＣとＭＯＳゲートＧと
を同一のゲート層で形成する場合は、電気的に分離する
為に、重ねることが出来ず、図９で示すように、制御ゲ
ートＧＣとＭＯＳゲートＧとの間にある程度（分離加工
できる程度）の隙間をあける必要がある。その場合で
も、その制御ゲートＧＣとＭＯＳゲートＧ間の隙間はソ
ース・ドレインと同一工程で形成されるので、その抵抗
値は極めて低く、この素子構成でも電気的には実施形態
１と変わらない特性を示す。利得係数βの変調近似式
は、制御ゲートＧＣとＭＯＳゲートＧ間の隙間をａ、ｂ
とすれば上記式（４）〜（６）が当てはまる。この実施
形態３では、制御ゲートＧＣを形成するのにあえて別の
ゲート層形成工程を追加する必要が無いことを示してい
る。
【００３７】実施形態４．図１０に本発明の実施形態４
を示す。この実施形態４では、実施形態１と比べ、制御
ゲートＧＣとＭＯＳゲートＧに関して別のレイアウト例
を示している。図１で示した実施形態１との違いは、ト
ランジスタの活性領域に対して垂直なゲートがＭＯＳゲ
ートＧか制御ゲートＧＣかの違いだけで、実質的な効果
は同様である。この実施形態４からは、本発明の半導体
素子の特徴が、制御ゲートＧＣとＭＯＳゲートＧとの成
す相対的角度だけに意味があって、各々のソース・ドレ
イン等に対する角度には限定されないことが示されてい
る。
【００３８】実施形態５．図１１に本発明の実施形態５
を示す。この実施形態５では、制御ゲートＧＣとＭＯＳ
ゲートＧとのなす角度θを大きくしたままでＭＯＳゲー
ト幅Ｗを十分大きくしたい場合の実施形態を示してい
る。つまり、実施形態４で示した素子を連続して並列に
並べたに構成になっており、ＭＯＳゲートＧは斜の折り
返し（ギザギザ）になっている。この実施形態５は、本
発明の半導体素子において利得係数βを大きくする場合
に、素子のサイズを抑えるのに有効である。
【００３９】
【発明の効果】以上のように、本発明によれば、ＭＯＳ
トランジスターの利得係数βをアナログ的に電圧変調で
きる半導体素子を、従来のプロセス技術で容易に製造す
ることができ、ＣＭＯＳ回路で構成される従来のあらゆ
るＬＳＩに組み込むことができる結果、オンチップで素
子パラメータを自動調整し特性バラツキを補正する機構
回路をあらゆるＬＳＩに実装することが可能になり、あ
る程度大きな素子特性バラツキを許容する自己最適化Ｌ
ＳＩや自己適応型ＬＳＩなどの全く新しい能動型ＬＳＩ
を実現できるようになる。このように、本発明によれ
ば、従来より大規模ＬＳＩの高性能化を阻止する要因と
なっていた、素子微細化に伴う特性バラツキやプロセス
変動に伴う素子特性変動などの特性不均一性に起因する
制限を、大幅に緩和できる効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体素子の構成を示す
図。
【図２】本実施形態１の半導体素子の特性を規定する形
状パラメータを示す図。
【図３】本実施形態１の半導体素子のＭＯＳチャネルに
かかる電界を示す図。
【図４】本実施形態１の半導体素子の特性変調メカニズ
ムを説明する図。
【図５】本実施形態１の半導体素子の特性変調性能を示
す図。
【図６】本実施形態１の半導体素子によるＣＭＯＳ回路
構成例を示す図。
【図７】本実施形態１の半導体素子によるＣＭＯＳ回路
構成例を示す図。
【図８】本発明の実施形態２を説明するための図。
【図９】本発明の実施形態３を説明するための図。
【図１０】本発明の実施形態４を説明するための図。
【図１１】本発明の実施形態５を説明するための図。
【図１２】従来の半導体素子を説明するための図。
【図１３】従来の半導体素子を説明するための図。
【図１４】従来の半導体素子を説明するための図。
【図１５】従来の半導体素子を説明するための図。
【符号の説明】
Ｇは通常のＭＯＳゲート、ＧＣは制御ゲート、Ｓはソー
ス領域、Ｄはドレイン領域、ｃｈＣは制御チャネル領
域、Ｃはコンタクト、Ｌはゲート長、Ｗはゲート幅、θ
は制御ゲートＧＣとＭＯＳゲートＧとのなす角度、１は
制御チャネルｃｈＣの抵抗値が低い場合のＭＯＳゲート
下チャネル内の電界の向き、２は制御チャネルｃｈＣの
抵抗値が高い場合のＭＯＳゲート下チャネル内の電界の
向き、Ｌ’は制御チャネル抵抗がＭＯＳゲートのオン抵
抗と同程度の場合の実効的なゲート長、Ｗ’は制御チャ
ネル抵抗がＭＯＳゲートのオン抵抗と同程度の場合の実
効的なゲート幅、３は発明のｎ−ＭＯＳ素子、４は発明
のｐ−ＭＯＳ素子、５は発明の素子で構成するＣＭＯＳ
インバータ回路、１１は通常のＭＯＳトランジスター、
１２は従来の利得係数変調回路用ＭＯＳトランジスタ
ー、１３は従来の利得係数変調回路用スイッチ。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ゲートあるいはチャネルに対する電界の
    向き又は角度を制御することによってトランジスターの
    利得係数を調整するようにした、ことを特徴とする半導
    体素子。
  2. 【請求項２】 矩形あるいは平行四辺形の形状を有する
    チャネル領域を形成する第１のゲートと、 第１のゲートで形成されるチャネル領域とソース領域と
    の間、及び、第１のゲートで形成されるチャネル領域と
    ドレイン領域との間に、各々、実質的に三角形の形状又
    は実質的に三角形を含む台形の形状を有するチャネル領
    域を形成する第２のゲートと、を備えていることを特徴
    とする半導体素子。
  3. 【請求項３】 請求項２の半導体素子において、第１の
    ゲートで形成されるチャネル領域とその両側にある第２
    のゲートで形成されるチャネル領域とを含む全てのチャ
    ネル領域が、実質的に矩形又は平行四辺形の形状を有し
    ている、ことを特徴とする半導体素子。
  4. 【請求項４】 請求項２の半導体素子において、第１の
    ゲートで形成されるチャネル領域のコンダクタンスと第
    ２のゲートで形成されるチャネル領域のコンダクタンス
    とが互いに異なっている、ことを特徴とする半導体素
    子。
  5. 【請求項５】 請求項２の半導体素子において、第１の
    ゲートで形成されるチャネル領域のコンダクタンスと第
    ２のゲートで形成されるチャネル領域のコンダクタンス
    とが互いに同一である、ことを特徴とする半導体素子。
  6. 【請求項６】 請求項２の半導体素子において、第１の
    ゲートと第２のゲートとが各々異なる工程で製造・形成
    されていることを特徴とする半導体素子。
  7. 【請求項７】 請求項２の半導体素子において、第１の
    ゲートと第２のゲートとが同一の工程で製造・形成され
    ていることを特徴とする半導体素子。
  8. 【請求項８】 請求項４の半導体素子において、第１の
    ゲートで形成されるチャネル領域のコンダクタンスより
    第２のゲートで形成されるチャネル領域のコンダクタン
    スが大きくなっていることを特徴とする半導体素子。
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