CN1309077C - 使用低介电常数材料膜的半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种使用除硅以外的低介电常数基片、可适应工作速度提高的半导体器件。设置由基片(11)和比介电常数低于硅的低介电常数材料膜(12)构成的基体(10)。在基体(10)表面上，通过粘接包含MOS晶体管(30)的半导体元件层来迭层。MOS晶体管(30)用岛型单晶Si膜(31)形成，埋设于绝缘膜(15)、(16)、(17)的内部。在半导体元件层之上形成多层布线结构(18)，与MOS晶体管(30)电连接。基体(10)的里表面形成起到信号返回路径功能的电极(20)。还可以替代在基体(10)上形成电极(20)，在基体(10A)的里表面配置多个电极(20A)将基体(10A)构成为***式选择指。

Description

使用低介电常数材料膜的半导体器件及其制造方法
                                  技术领域
本发明涉及半导体器件及其制造方法，进而言之，涉及一种使用包含比介电常数比硅(Si)低的低介电常数材料膜的基体来谋求工作速度高速化的半导体器件、以及该半导体器件的制造方法。
                                  背景技术
以往，作为适应半导体器件上搭载的半导体元件的微细化、高集成化的技术之一，已知有SOI(Silicon On Insulator)技术(绝缘体硅技术)。该技术为在绝缘性基片上形成单晶硅膜的技术，由于可几乎完全地进行半导体元件间的绝缘分离，因而具有下列优点：(i)易于适应半导体元件的微细化、高集成化；(ii)能降低半导体元件和基片间的寄生电容，从而能容易地适应工作速度高速化。
此外，最近的半导体器件随着半导体元件的微细化、高集成化，工作速度也进一步高速化，半导体元件的工作频率已进入到GHz数量级。而且，不仅高集成化正在进行，半导体器件的芯片(即半导体芯片)的大小本身也进一步扩大，因此，相互连接半导体芯片上半导体元件的布线(芯片布线)、基片的特性(例如布线电阻、布线和基片的寄生电容等)，对半导体器件的性能越来越起到决定性作用。
因此，最近的半导体器件中，为了降低布线本身的电阻，从铝质(Al)布线向铜质(Cu)布线转移。而且，为了降低寄生电容来抑制信号的传播延迟，还采用介电常数低(例如，比介电常数在3以下)的绝缘材料膜作为层间绝缘膜，同时布线结构也从单层布线向多层布线结构转移。
利用上述各项现有技术，能够在某种程度上适应工作速度的高速化。但工作频率一旦进入GHz数量级，则即便采用上述各项现有技术也变得不容易实现。其理由是，因为单晶硅基片其本身具有的寄生电阻以及寄生电容所造成的信号传输延迟变得明显。
要适应GHz数量级的工作频率，若采用单晶硅基片以外的半导体基片(例如GaAs基片)是可能的。但会产生制造成本提高、无法提高集成度等其他问题。
                                发明的公开
因此，本发明的目的在于，提供一种能够以合理成本适应GHz数量级工作频率、且不产生对集成度限制的半导体器件及其制造方法。
本发明的另一目的在于，提供一种使用具有比介电常数低于硅的低介电常数材料膜的基体，从而可适应GHz数量级工作频率的半导体器件及其制造方法。
本发明的又一目的在于，提供一种即便随半导体器件(芯片)大小的扩大和工作速度的提高，所处理信号的波长接近布线长度，对其也能应对的半导体器件及其制造方法。
这里未明确提及的本发明的其他目的，由下文的说明将会变得清楚。
本发明的半导体器件，具备：
(a)具有第一面和位于该第一面相反一侧的第二面、并包含比介电常数低于硅的低介电常数材料膜的基体；
(b)直接或隔有其他层形成于所述基体的所述第一面上、含有半导体元件的第一半导体元件层；
(c)直接或隔有其他层形成于所述第一半导体元件层上面的第一布线层；以及
(d)形成于所述基体的所述第二面的电极，
所述第一半导体元件层的所述半导体元件，用形成为岛型的半导体膜形成，并且埋设于所述第一半导体元件层中所形成的绝缘膜的内部。
本发明的半导体器件，将第一半导体元件层直接或隔有其他层形成于包含比介电常数低于硅的低介电常数材料膜的基体的第一面，将第一布线层直接或隔有其他膜形成于该第一半导体元件层上面。而将电极形成于基体的第二面。而且，第一半导体元件层的半导体元件利用形成为岛型的半导体膜构成，并且埋设于第一半导体元件层中所形成的绝缘膜的内部。
因此，可以采用常规所用的成本低于GaAs等化合物半导体膜的硅膜，作为半导体元件形成所用的半导体膜，而且，还能将该硅膜用量(面积)抑制为该半导体元件形成所需的最低限度。换言之，可以将硅膜引起的信号传输延迟抑制为最低限度。
另一方面，基体只要对包含半导体元件的第一半导体元件层、第一布线层和电极加以支持就行，也就是说不直接用于半导体元件的形成，因而可以用比介电常数低于硅的任意低介电常数材料膜来形成。
因而，可以合理的成本适应GHz数量级的工作频率，同时不对集成度形成限制。
此外，将电极形成于基体的第二面，因而该电极形成经过第一布线层所传送信号的所谓“返回路径”。因而，即便随着半导体器件尺寸的扩大或工作速度的提高，所处理信号的波长接近布线长度，也可以对其加以应对。
本发明的半导体器件中，所述基体的低介电常数材料膜可以用比介电常数低于硅的任意材料，例如氧化铝(Al2O3)、碳化硅(SiC)、金刚石、蓝宝石、氮化铝(AlN)、玻璃、或塑料等有机材料，还可以用多孔SOG或塑料材料这类多孔无机材料或多孔有机材料等来形成。所述低介电常数材料膜，最好是采用已知为所谓“低k材料”的任意材料(例如HSQ、SiOF、有机SOG、BCB、SILK、多孔材料、聚酰亚胺、特氟龙(日文：テフロン，注册商标)等)。
本发明半导体器件的优选例中，所述基体包括由绝缘体、半导体或金属制成的基片，该基片上形成有所述低介电常数材料膜。本例中，所述低介电常数材料膜其本身不需要刚性，因而其优点在于，所述低介电常数材料膜其选择范围广，容易根据用途选定最佳材料。就所述基片而言，可以优选采用Cu、Al等金属片，但也可以采用塑料等有机材料膜(绝缘体或半导体)或安装用膜、玻纤环氧基片等安装用基片(绝缘体)。
而且，所述低介电常数材料膜和所述基片的数目都可以不止1个。也就是说，也可以是用多个所述低介电常数材料膜或多个所述基片的3层或以上的迭层结构。
所述基体，如果所具有的刚性达到至少可支持所述第一半导体元件层和所述第一布线层程度的话，则也可以仅由所述低介电常数材料膜形成。这种情形其优点是所述基体构成简单。
本发明半导体器件其他优选例中，所述第一半导体元件层的埋设所述半导体元件的所述绝缘膜，与所述基体的所述第一面相对配置。或者，所述第一半导体元件层的与埋设所述半导体元件的所述绝缘膜相反一侧的面，与所述基体的所述第一面相对配置。
本发明半导体器件其他优选例中，还具备配置在所述基体的所述第一面和所述第一半导体元件层间的第二半导体元件层或第二布线层，所述第一半导体元件层隔有所述第二半导体元件层或所述第二布线层形成于所述基体的所述第一面上面。或者，还具备配置在所述第一半导体元件层和所述第一布线层间的第二半导体元件层或第二布线层，所述第一布线层隔有所述第二半导体元件层或所述第二布线层形成于所述第一半导体元件层上面。
本发明半导体器件其他优选例中，所述第一半导体元件层的所述半导体元件，为形成于岛型的所述半导体膜的场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极和在与该第一栅极电极相反一侧形成的第二栅极电极。该例其优点在于，与1个栅极电极的情形相比可加快工作速度，而且可防止短隧道效应所造成的漏电流。
本发明半导体器件其他优选例中，所述第一半导体元件层的所述半导体元件，为形成于岛型的所述半导体膜的场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极。该例其优点是，与2个栅极电极的情形相比，所述半导体元件的构成及其制法简单。
所述场效应晶体管的所述第一栅极电极，相对于岛型的所述半导体膜配置于所述基体一侧。
本发明半导体器件其他优选例中，具有贯通所述基体的埋入式布线，同时所述电极形成为与所述埋入式布线接触，由此实现作为***式选择指(Interposer)的功能。
本发明的半导体器件制造方法，包括下列工序所组成：
(a)形成基体的工序，该基体具有第一面和位于该第一面相反一侧的第二面，并包含比介电常数低于硅的低介电常数材料膜；
(b)用形成为岛型的半导体膜在牺牲基片上形成半导体元件的工序；
(c)在所述牺牲基片上覆盖着所述半导体元件形成绝缘膜，通过在该绝缘膜内部埋设所述半导体元件来形成第一半导体元件层的工序；
(d)直接或隔有其他层使所述第一半导体元件和所述基体的所述第一面结合的工序；
(e)去除所述牺牲基片的工序；
(f)直接或隔有其他层在所述第一半导体元件层与所述基体相反一侧形成第一布线层的工序；以及
(g)在所述基体的所述第二面形成电极的工序。
本发明的半导体器件制造方法中，在工序(a)中形成一包含比介电常数低于硅的低介电常数材料膜的基体，另一方面在工序(b)中用形成为岛型的半导体膜在牺牲基片上形成半导体元件。接着在工序(c)中在牺牲基片上覆盖着半导体元件形成绝缘膜，通过在该绝缘膜内部埋设半导体元件来形成第一半导体元件层。在工序(d)中，直接或隔有其他层使所述第一半导体元件和所述基体的所述第一面结合。在工序(e)中去除牺牲基片。在工序(f)中，直接或隔有其他层在第一半导体元件层与基体相反一侧形成第一布线层。在工序(g)中在基体的第二面形成电极。因而，显然可得到上述本发明半导体器件。
本发明半导体器件制造方法的优选例中，所述工序(a)中所用的所述基体包括由绝缘体、半导体或金属制成的基片，该基片上形成有所述低介电常数材料膜。该例中，所述低介电常数材料膜其本身不需要刚性，因而其优点在于，所述低介电常数材料膜其选择范围广，容易根据用途选定最佳材料。
但是，在所述工序(a)中使用的所述基体也可以仅由所述低介电常数材料膜形成。在这种情况下，所述低介电常数材料膜至少要具有能够支持上述第一半导体元件层和上述第一配线层的刚性，上述基体的结构具有简单的优点。
就所述基片和所述低介电常数材料膜而言，可原封不动适用前文对本发明半导体器件所论述的事项。
本发明半导体器件制造方法的另一优选例中，所述工序(d)中，所述第一半导体元件层的埋设所述半导体元件的所述绝缘膜和所述基体的所述第一面彼此相对结合。或者，所述工序(d)中，所述第一半导体元件层的与埋设所述半导体元件的所述绝缘膜相反一侧的面和所述基体的所述第一面彼此相对结合。
本发明半导体器件制造方法的又一优选例中，所述工序(d)中，所述第一半导体元件层与所述基体的所述第一面隔有第二半导体元件层或第二布线层彼此结合。或者，所述工序(f)中，所述第一布线层隔有第二半导体元件层或第二布线层形成于所述第一半导体元件层与所述基体相反一侧。
本发明半导体器件制造方法的又一优选例中，所述工序(b)中用岛型的所述半导体膜形成的所述半导体元件为场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极和在与该第一栅极电极相反一侧形成的第二栅极电极。该例其优点在于，与1个栅极电极的情形相比可加快工作速度，而且可防止短隧道效应所造成的漏电流。
本发明半导体器件制造方法的又一优选例中，所述工序(b)中用岛型的所述半导体膜形成的所述半导体元件为场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极。该例其优点是，与2个栅极电极的情形相比，所述半导体元件的构成及其制法简单。
较为理想的是，所述工序(d)中所述第一半导体元件层和所述基体的所述第一面结合时，所述场效应晶体管的所述第一栅极电极相对于岛型的所述半导体膜配置于所述基体一侧。但所述场效应晶体管的所述第一栅极电极也可以相对于岛型的所述半导体膜配置于所述第一布线层一侧。
本发明半导体器件制造方法的又一优选例中，所述工序(d)和所述工序(e)之间包含一形成贯通所述基体的埋入式布线的工序，所述工序(g)中通过与所述埋入式布线相接触形成所述电极来实现作为***式选择指的功能。
                           附图的简单说明
图1是示出本发明第一实施例半导体器件的构成的要部概略剖面图。
图2是示出图1中第一实施例半导体器件制造方法的工序图。
图3是示出图1中第一实施例半导体器件制造方法的工序图。
图4是续图2和图3、示出图1中第一实施例半导体器件制造方法的工序图。
图5是续图4示出图1中第一实施例半导体器件制造方法的工序图。
图6是续图5示出图1中第一实施例半导体器件制造方法的工序图。
图7是续图6示出图1中第一实施例半导体器件制造方法的工序图。
图8是续图7示出图1中第一实施例半导体器件制造方法的工序图。
图9是示出本发明第二实施例半导体器件的构成的要部概略剖面图。
图10是示出图9中第二实施例半导体器件制造方法的工序图。
图11是续图10示出图9中第二实施例半导体器件制造方法的工序图。
图12是示出本发明第三实施例半导体器件的构成的要部概略剖面图。
图13是示出本发明第四实施例半导体器件的构成的要部概略剖面图。
图14是示出本发明第五实施例半导体器件的构成的要部概略剖面图。
图15是示出图14中第五实施例半导体器件制造方法的工序图。
图16是续图15示出图14中第五实施例半导体器件制造方法的工序图。
图17是示出本发明第六实施例半导体器件的构成的要部概略剖面图。
图18是示出图17中第六实施例半导体器件制造方法的工序图。
                            实施发明的最佳形态
以下参照附图说明本发明合适的实施方式。
                               第一实施例
图1是示出本发明第一实施例半导体器件的构成的要部剖面图。
如图1所示，第一实施例的半导体器件，包括基片11和在该基片11上形成的低介电常数材料膜12。基片11和低介电常数材料膜12构成基体10。该基体10具有能够支承在其上方所形成的多层结构的刚性。低介电常数材料膜12的表面形成基体10的第一表面。基体10的第二表面则由基片11的里表面形成。
基体10的第一表面即低介电常数材料膜12的表面上，利用粘接剂膜13固定有包含MOS晶体管30的半导体元件层。该半导体元件层由MOS晶体管30、层间绝缘膜14、15和绝缘膜16、17所构成。该半导体元件层的上面(绝缘膜17的上面)进一步形成有多层布线结构18。
基体10的第二表面即基片11的里表面上，形成有下部电极20。下部电极20覆盖基片11里表面的全部或一部分。
基体10的低介电常数材料膜12，为了抑制寄生电容，较好是由具有尽可能低的比介电常数的绝缘材料所形成。可以是有机绝缘材料，也可以是无机绝缘材料，或可以是多孔绝缘材料。具体来说，较好是由具有比介电常数低于硅的比介电常数(11.8)、且热传导率高、成本低的材料来形成。之所以高热传导率较理想，是为了将半导体元件层中MOS晶体管30所发生的热量向基片11高效率传导的缘故。这样，该热量便可高效率散发到外部。作为满足这3项条件(低比介电常数、高热传导率、低成本)的材料，较为理想的是例如氧化铝(Al2O3)或碳化硅(SiC)。此外，成本与氧化铝和碳化硅相比虽然稍高，也可是低比介电常数、高热传导率的金刚石。
但要形成低介电常数材料膜12，还可以使用除此以外的材料。也可以使用例如蓝宝石、氮化铝(AlN)、各种玻璃、多孔低介电常数塑料等。
基体10的基片11是支持低介电常数材料膜12和其上方的多层结构的，因而由不妨碍对低介电常数材料膜12所具有的低比介电常数这种特性的材料来形成。所以，只要是具有这种特性的材料，可以由任意的绝缘体、半导体或金属形成基片11。
本实施例中，基体10是由基片11和低介电常数材料膜12所构成的两层结构，但本发明不限于该构成。只要可得到某种程度刚性，还可以用低介电常数材料膜12中所用的材料形成基体10的整体。也就是说，还可以仅由低介电常数材料膜12形成基体10。例如，只要用Al2O3、SiC或金刚石形成低介电常数材料膜12，就能够容易地将其实现。
基片11的厚度，根据需要在例如1μm～300μm范围内任意设定。低介电常数材料膜12的厚度，根据需要在例如0.1μm～50μm范围内任意设定。所以，只要将基片11和低介电常数材料膜12的厚度设定为较小，便可赋予基体10可挠性(flexibility)。
设于半导体元件层的MOS晶体管30，用岛型的p型单晶硅(Si)膜31形成。硅膜31的内部，留有间隔地形成有一对n+型源极漏极区域32a、32b，硅膜31的表面(图1中为下面)形成有栅极绝缘膜33。栅极绝缘膜33位于源极漏极区域32a、32b之间。栅极绝缘膜33的表面(图1中为下面)形成有多晶制成的栅极电极34。栅极电极34也可以为金属制。
硅膜31的里表面(图1中为上面)由绝缘膜16所覆盖，该绝缘膜16的上面形成有金属制的第二栅极电极35。第二栅极电极35具有与栅极电极34几乎相同的形状，并配置为彼此重合。所以，第二栅极电极35也位于源极漏极区域32a、32b之间。绝缘膜16位于第二栅极电极35正下方的部位起到栅极绝缘膜的功能。
通常对栅极电极34加上信号电压。另一方面，也可以与栅极电极34同样对第二栅极电极35加上信号电压，或可以加上规定的固定电位。
形成为岛型的单晶硅膜31的厚度，根据需要在例如10nm～100nm范围内任意设定。单晶硅膜31的形状通常为矩形，而且其大小可适当地设定，使能得到所需MOS晶体管30的特性。栅极绝缘膜33的厚度在例如1nm～10nm范围内任意设定。栅极绝缘膜34的厚度在例如50nm～500nm范围内任意设定。第二栅极电极的厚度例如与栅极电极34的厚度几乎同样地设定。MOS晶体管30如后所述，较为理想的是用SOI基片制作。
具有以上构成的MOS晶体管30，埋设于层间绝缘膜15和绝缘膜16、17的迭层结构的内部。所以，单晶硅膜31的面积(用量)与使单晶硅基片41残留的情形相比极其少。
MOS晶体管30的源极漏极区域32a、32b，通过上下贯通绝缘膜16和17的连接孔17a、17b与多层布线结构18电连接。也就是说，上下贯通迭层的绝缘膜16和17，形成有连接孔17a、17b，其内部分别填充有导电性的连接芯19a、19b。连接芯19a、19b由例如钨(W)、铝(Al)、铜(Cu)等导电性材料形成。连接芯19a、19b的一端(图1中为下端)分别与处于其正下方的源极漏极区域32a、32b接触。连接芯19a、19b的另一端(图1中为上端)分别与位于绝缘膜17表面附近的多层布线结构18的布线电极18a、18b接触。于是，MOS晶体管30的源极漏极区域32a、32b分别与多层布线结构18内部的金属布线18c电连接。
MOS晶体管30的栅极电极34和第二栅极电极35，与未图示的布线或导电膜电连接。该电连接的具体结构是公知的，故省略其说明。
将基体10和半导体电路层接合的粘接剂膜13，可由任意的绝缘性粘接剂形成，厚度为0.1μm～数μm。例如，可以合适地使用环氧树脂或聚酰亚胺树脂。粘接剂膜13也最好是尽可能低的介电常数。
层间绝缘膜14可由例如TEOS形成。层间绝缘膜14的表面(图1中为下面)经过平整。
层间绝缘膜15将除第二栅极电极35以外的MOS晶体管30的整体埋设于内部，由例如BPSG形成。层间绝缘膜15的厚度例如为0.1μm～3μm。
绝缘膜16是形成MOS晶体管30时所用的SOI基片所包含的，通常是二氧化硅(SiO2)。但该绝缘膜16也可以后来形成。绝缘膜16的厚度是任意的。
绝缘膜17是起到MOS晶体管30和多层布线结构18间电绝缘作用的，可由任意的绝缘材料(例如BPSG等)形成。绝缘膜17的厚度是任意的。
多层布线结构18是通过绝缘层使多个金属布线18c迭层的结构。该构成是公知的，故省略其详细的说明。
上述构成中，MOS晶体管30和埋设该MOS晶体管30的层间绝缘膜14、15和绝缘膜16、17构成“半导体元件层”。而多层布线结构18则构成“布线层”。
以下参照图2～图8说明具有上述构成的第一实施例半导体器件的制造方法。
首先用公知方法形成图2所示结构。这里，用任意的SOI基片形成，但本发明不限于此。
准备例如夹着绝缘膜16粘接的单晶硅基片41和单晶硅膜31所构成的“粘合基片”。接着，对单晶硅膜31进行有选择的蚀刻直至达到绝缘膜16，界定大致矩形形状的岛型的元件形成区域。接着，利用热氧化法和蚀刻法，有选择地在单晶硅膜表面的规定部位形成栅极绝缘膜33。在该栅极绝缘膜33上形成多晶硅膜后对其进行蚀刻，形成栅极电极34。此后，利用离子注入法，将栅极电极34作为掩模，将n型杂质有选择地导入单晶硅膜31的内部，形成一对源极漏极区域32a、32b。这样便在绝缘膜16上形成图2所示构成的MOS晶体管30。
不用说，也可以使用所谓的“SIMOX(Separation by IMplantation of Oxygen；氧注入分离)基片”或其他同样的基片，来替代上述“粘合基片”。
此后，在绝缘膜16上形成层间绝缘膜15，以覆盖整个MOS晶体管30，进而在其上形成层间绝缘膜14。
最后，利用CMP(Chemical Mechanical Polishing；化学机械抛光)或蚀刻法对层间绝缘膜14的表面进行平整。这样就可得到图2所示的结构。
这里所叙述的得到图2中结构的方法仅为一例，不用说也可以利用这里所叙述方法以外的方法。
另一方面，如图3所示，在由绝缘体、半导体或金属所形成的基片11上形成具有上述特性的低介电常数材料膜12，作为基体10。低介电常数材料膜12在与基片11分别形成后，可以用适当的粘接剂与基片11的表面粘接，也可以利用CVD(Chemical Vapor Deposition；化学气相沉积)法等直接将低介电常数材料膜12形成·固定于基片11的表面。这样形成的低介电常数材料膜12的表面，利用任意方法进行平整。
接着，在低介电常数材料膜12的表面涂敷适当的粘接剂，形成粘接剂膜13。此时的状态如图3所示。另外，粘接剂也可以在图2状态下涂敷到绝缘膜14的表面。此外，也可以在低介电常数材料膜12和绝缘膜14的两者表面涂敷粘接剂。
另外，低介电常数材料膜12其本身具有粘接能力时，不用说可省略粘接剂膜13的涂敷。
接着，上下倒置图2构成，边对准位置边与图3的构成接合，如图4所示使两者成为一体。也就是说，将层间绝缘膜14经过平整的表面与基体10的低介电常数材料膜12的平整表面相对，通过粘接剂膜13彼此接合。在此状态下，若对粘接剂13进行规定的硬化处理，粘接剂膜13便硬化，半导体元件层接合在基体10的上面。此时，基片11处于最下面位置，硅基片41处于最上面位置。而且，MOS晶体管30上下倒置。
接着，对处于最上面位置的硅基片41的整体用研磨或蚀刻去除，如图5所示使绝缘膜16露出。而且，在绝缘膜16上形成适当的金属膜(例如W)后利用蚀刻形成图案，形成第二栅极电极35。此时的状态如图5所示。
硅基片41象这样在制造工序的中途被全部去除，可以称为“牺牲基片”。
接着，如图6所示，在绝缘膜16的上面形成绝缘膜17，覆盖第二栅极电极35。根据需要，利用CMP法等对绝缘膜17表面进行平整。
然后，如图7所示，利用蚀刻形成贯通绝缘膜17和16的连接孔17a、17b，使源极漏极区域32a、32b(即单晶硅膜31的里表面)分别露出。
接着，在绝缘膜17的上面，形成具有足以填充连接孔17a、17b的厚度的导电膜(未图示)后，对该导电膜利用蚀刻法或CMP法有选择地去除连接孔17a、17b以外部位的导电膜。这样，便如图8所示在连接孔17a、17b的内部分别形成导电膜制的连接芯19a、19b。作为导电膜，可用例如W、Al、Cu等膜。
接着，在绝缘膜17的上面用公知方法形成包含布线电极18a、18b和金属布线18c的多层布线结构18。
最后，用蒸镀法或电镀法将铜或铝等的金属膜形成于基片11的整个或部分底面，作为底部电极20。这样便可得到图1所示第一实施例的半导体器件。
另外，底部电极20也可以如图3所示，在由基片11和低介电常数材料膜12形成基体10时先形成于基片11的里表面。
综上所述，本发明第一实施例的半导体器件中，将包含MOS晶体管30的半导体元件层形成于包含比介电常数低于硅的低介电常数材料膜12在内的基体10的表面，该半导体元件层上形成了多层布线结构18(布线层)。基体10的底面形成了底部电极20。而且，MOS晶体管30用形成为岛型的非常小的单晶硅膜31所形成，同时埋设于半导体元件层所形成的层间绝缘膜14和15以及绝缘膜16和17的内部。
这样，用的是常规使用的单晶硅膜31，因而为低成本，而且该单晶硅膜31的用量(面积)抑制为MOS晶体管30形成所需的最低限度。
而基体10包含：具有某种程度刚性的基片11，以及用比介电常数低于硅的材料所形成的低介电常数材料膜12。
因而，可以合理成本适应GHz数量级工作频率，而且集成度没有限制。
此外，由于基体10的底面形成有底部电极20，所以底部电极20形成通过多层布线结构18的金属布线18c所传送信号的所谓“返回路径”。因而，即便随着半导体芯片(即该半导体器件)尺寸的扩大或工作速度的提高，所处理信号的波长变得接近布线长度，也能够对其适应。
另外，上述第一实施例的半导体器件中，MOS晶体管30不仅具有(第一)栅极电极34还具有第二栅极电极35，因而与没有第二栅极电极35的情形相比，能够加大漏极电流的变化，即能够增大驱动电流。因而，与没有第二栅极电极35的情形相比，具有能加快工作速度的优点。
此外，能够用第二栅极电极35切断漏极电场的蔓延，因而其优点在于，在MOS晶体管30处于截止状态时可防止短隧道效应造成漏电流流过这种情况。
                                 第二实施例
图9是示出本发明第二实施例半导体器件的构成的要部剖面图。
图9的半导体器件，相当于给第一实施例的半导体器件增加多层布线结构51的情形。因而，图9中对相同或对应的要素赋予与第一实施例半导体器件的情形相同的符号，并省略其相关的详细说明。
如图9所示，多层布线结构51设置在形成基体10的低介电常数材料膜12和层间绝缘膜14之间，换言之，配置在基体10和半导体元件层之间。半导体元件层MOS晶体管30其中之一的源极漏极区域32a与多层布线结构51内的规定布线电连接。多层布线结构51在其表面由粘接剂膜13与低介电常数材料膜12粘接。
第二实施例的半导体器件中，MOS晶体管30、埋设该MOS晶体管30的层间绝缘膜14、15、以及绝缘膜16、17形成“半导体元件层”。多层布线结构18形成“第一布线层”。多层布线结构51形成“第二布线层”。
具有上述构成的第二实施例的半导体器件，可与第一实施例的情形同样地制造。
也就是说，如图10(此图与图2对应)所示，用与第一实施例中所叙述的相同的方法，在硅基片41之上所形成的绝缘膜16的上面，形成MOS晶体管30。然后，在绝缘膜16的上面形成层间绝缘膜15，以覆盖整个MOS晶体管30，再在其上形成层间绝缘膜14。
接着，在表面经过平整的层间绝缘膜14的上面，用公知方法形成多层布线结构51。此时，MOS晶体管30的源极漏极区域32a，通过贯通层间绝缘膜14和15的连接孔内填充的连接芯，与多层布线结构51内的规定布线电连接。该方法与多层布线结构18的情形相同，故省略其说明。最后由CMP法或蚀刻法对多层布线结构51的表面进行平整。
另一方面，如图3所示，形成由基片11和低介电常数材料膜12构成的基体10后，对低介电常数材料膜12的表面进行平整。接着，在低介电常数材料膜12的上面涂敷适当的粘接剂，形成粘接剂膜13。
接下来，将图10的构成上下倒置，边对准位置边与图3的构成接合，如图11所示使两者成为一体。也就是说，是使多层布线结构51经过平整的表面与低介电常数材料膜12的平整表面相对，通过粘接剂膜13彼此接合。在此状态下，一旦对粘接剂膜13进行规定的硬化处理，粘接剂膜13便硬化，将半导体元件层接合到基体10上面。此时，基片11处于最下面位置，硅基片41处于最上面位置。又，MOS晶体管30上下倒置。
接着，利用蚀刻去除处于最上面位置的硅基片41整体，使绝缘膜16露出。而且，与第一实施例的情形相同，在绝缘膜16上面形成第二栅极电极35后，在绝缘膜16上面形成绝缘膜17。然后，利用与第一实施例的情形同样的方法，分别形成连接孔17a、17b，连接芯19a、19b。此外，在基片11的整个或部分底面形成底部电极20。这样便可得到图9所示构成的半导体器件。
综上所述，本发明第二实施例的半导体器件，具有与第一实施例的半导体器件实质上相同的构成，因而能得到与第一实施例的半导体器件相同的效果。
                                第三实施例
图12是示出本发明第三实施例半导体器件的构成的要部剖面图。图12的半导体器件，相当于从第一实施例的半导体器件中省略了MOS晶体管30的第二栅极电极35的情形。因而，图12中对相同或对应的要素赋予与第一实施例半导体器件的情形相同的符号，并省略其相关的详细说明。
本发明第三实施例的半导体器件，具有与第一实施例半导体器件实质上相同的构成，因而很显然可得到与第一实施例半导体器件相同的效果。
此外，第三实施例的半导体器件中，MOS晶体管30没有第二栅极电极35，因而其优点是，与具有第二栅极电极35的第一实施例相比，结构和制造工序变得简便。
                                第四实施例
图13是示出本发明第四实施例半导体器件的构成的要部剖面图。图13的半导体器件，是在不具有第二栅极电极的第三实施例半导体器件(参照图12)中，将其半导体元件层和多层布线结构分成上下两级配置的情形。也就是说，相当于这样一种情形，即在基体10上迭层形成由MOS晶体管30、层间绝缘膜14、15和绝缘膜16、17所构成的“下部半导体元件层”，以及由多层布线结构18所构成的“下部布线层”，再在其上迭层形成由MOS晶体管30’、层间绝缘膜14’、15’和绝缘膜16’、17’所构成的“上部半导体元件层”，以及由多层布线结构18’所组成的“上部布线层”。因而，图13中对相同或对应的要素赋予与第三实施例半导体器件的情形相同的符号，省略其相关的详细说明。
本发明第四实施例的半导体器件，具有与第三实施例半导体器件实质上相同的构成，因而很显然可得到与第三实施例半导体器件相同的效果。
第四实施例半导体器件的构成，可以说等同于对由基体10和“下部半导体元件层”和“下部布线层”所组成的本发明基本构成追加·形成“上部半导体元件层”和“上部布线层”所形成的情形。但也可以说是在基体10上面通过“下部半导体元件层”和“下部布线层”形成“上部半导体元件层”，再在其上形成“上部布线层”的构成，或可以说，属于在基体10上面直接形成“下部半导体元件层”，在其上面通过“下部布线层”和“上部半导体元件层”形成“上部布线层”这种构成。另外，不用说能够根据需要将“上部半导体元件层”和“下部半导体元件层”彼此电连接。
此外，图13中“上部半导体元件层”和“下部半导体元件层”通过粘接剂膜13’直接粘合，但本发明不限于此。例如，也可在“上部半导体元件层”一侧或“下部半导体元件层”一侧形成低介电常数材料膜，通过该低介电常数材料膜和粘接剂膜13’粘合“上部半导体元件层”和“下部半导体元件层”。此时，只要该介电常数材料膜具有粘接性，粘接剂膜13’当然可省略。
这样，本发明的半导体器件，只要在基体10上面直接或通过其他层形成了“半导体元件层”，再在该“半导体元件层”上直接或通过其他层形成了“布线层”就足够了。
                                 第五实施例
上述第一～第四实施例中，形成了MOS晶体管的半导体元件层是上下倒置(即MOS晶体管的栅极电极向下)粘合到基体10上的，但本发明不限于此。也可不对形成了MOS晶体管的半导体元件层进行上下倒置(即MOS晶体管的栅极电极向上)而粘合。图14示出这种情形的一例。
图14是示出本发明第五实施例半导体器件的构成的要部剖面图，其构成是在不具有第二栅极电极的第三实施例半导体器件(参照图12)中，将半导体元件层配置在基体10上面，使其MOS晶体管30的栅极电极34向上的情形。因而，图14中对相同或对应的要素赋予与第三实施例半导体器件的情形相同的符号，省略其相关的详细说明。
该第五实施例的半导体器件，除去半导体元件层的形成工序和半导体元件层粘贴到基体10上的粘贴工序以外，可经过与第三实施例半导体器件实质上相同的工序来制造。因而，参照图15和图16，以制造工序不同之处为中心说明如下。
首先由公知方法形成图2所示结构后，将支持基片24粘贴到层间绝缘膜14经过平整的表面上。作为支持基片42，只要是能保持图2的构成的，可使用任意材料(例如硅、石英等)的板片。此时的状态如图15所示。
接下来用支持基片42加以保持的同时，利用公知的研磨法或蚀刻法去除硅基片41的整体，使绝缘膜16露出。因此，在该第五实施例半导体器件的制造方法中，硅基片41也是“牺牲基片”。
另一方面，与第一实施例所叙述内容相同，形成由基片11和低介电常数材料膜12所构成的基体10，在该低介电常数材料膜12的表面上涂敷·形成粘接剂膜13(参照图3)。
接着，将从图15构成中去除了硅基片41的部分，对准位置与图3的构成接合，如图16所示使两者成为一体。也就是说，使绝缘膜16露出的面与基体10的低介电常数材料膜12的平整表面相对，通过粘接剂膜13彼此接合。在此状态下，一旦对粘接剂膜13进行规定的硬化处理，粘接剂膜13便硬化，基体10上面接合半导体元件层。此时，基片11处于最下面位置，支持基片42处于最上面位置。而MOS晶体管30的方向未倒置，即栅极电极34位于上部。此时的状态如图16所示。
接下来，通过研磨或蚀刻将处于最上面位置的支持基片42整体去除，使层间绝缘膜14露出。然后，在层间绝缘膜14上面形成绝缘膜17后，通过蚀刻形成贯通绝缘膜17和层间绝缘膜14及15的连接孔17c，使栅极电极34露出。
接下来，在绝缘膜17上面形成厚度达到足以填充连接孔17c的导电膜(未图示)后，对该导电膜应用反向蚀刻法或CMP法，有选择地去除处于连接孔17c以外部位的导电膜。这样，便如图14所示，在连接孔17c的内部形成由导电膜制成的连接芯19c。作为导电膜，使用例如W、Al、Cu等的膜。
接着，在绝缘膜17上面，利用公知方法形成包含金属布线18c和与连接芯19c连接的布线电极18d的多层布线结构18。
最后，在基片11的整个底面上用蒸镀法或电镀法形成铜或铝等金属膜，成为底部电极20。这样，便可得到图14所示的第五实施例的半导体器件。
另外，与第三实施例情形相同，底部电极20在如图3所示由基片11和介电常数材料膜12形成基体10时，也可先形成于基片11的里表面。
如上所述，本发明第五实施例的半导体器件，具有与第三实施例半导体器件实质上相同的构成，因而显然可得到与第三实施例半导体器件相同的效果。
第五实施例中，不用说也可根据需要设置第二栅极电极。例如，在从图15的构成中去除硅基片41后，只要追加将第二栅极电极35形成在绝缘膜16上面的工序，就能通过参照图15和图16所说明的制造方法容易地实现。
                                第六实施例
图17是示出本发明第六实施例半导体器件的构成的要部剖面图。
图17的半导体器件，是在第二实施例半导体器件中，设置具有***式选择指功能的基体10A来替代基体10的情形。因而，图17中对相同或对应的要素赋予与第二实施例半导体器件的情形相同的符号，省略其相关的详细说明。
第六实施例的半导体器件，如图17所示具有多条贯通形成基体10A的基片11和低介电常数材料膜12的埋入式布线61。各埋入式布线61的上端与多层布线结构51内部对应的布线接触。各埋入式布线61的下端则与对应的底部电极20A接触。其结果，基体10A和底部电极20A具有“***式选择指”功能。
具有上述构成的第六实施例的半导体器件，可与第二实施例的情形同样地制造。
也就是说，如图10(其与图2对应)所示，以与第一实施例中所叙述内容相同的方法，在硅基片41上面所形成的绝缘膜16之上，形成MOS晶体管30。然后，在绝缘膜16之上形成层间绝缘膜15，以覆盖整个MOS晶体管30，再在其上形成层间绝缘膜14。
接着，在表面经过平整的层间绝缘膜14之上，用公知方法形成多层布线结构51。此时，MOS晶体管30的源极漏极区域32a和32b，通过贯通层间绝缘膜14和15的连接孔内填充的连接芯，与多层布线结构51内的规定布线电连接。该方法与多层布线结构18的情形相同，故省略其说明。最后由CMP法或蚀刻法对多层布线结构51的表面进行平整。
另一方面，如图3所示，形成由基片11和低介电常数材料膜12构成的基体10后，对低介电常数材料膜12的表面进行平整。接着，在低介电常数材料膜12上涂敷适当的粘接剂，形成粘接剂膜13。
接下来，将图10的构成上下倒置，边对准位置边与图3的构成接合，如图18所示使两者成为一体。也就是说，是使多层布线结构51经过平整的表面与低介电常数材料膜12的平整表面相对，通过粘接剂膜13彼此接合。在此状态下，一旦对粘接剂膜13进行规定的硬化处理，粘接剂膜13便硬化，将半导体元件层接合到基体10上面。此时，基片11处于最下面位置，硅基片41处于最上面位置。而且，MOS晶体管30上下倒置。
接着，利用蚀刻法形成多个贯通基体10A的贯通孔后，在这些贯通孔中埋入钨(W)等导电性材料，形成埋入式布线61。各埋入式布线61的上端与多层布线结构51内部对应的布线接触。各埋入式布线61的下端则从基片11的底面露出。
然后，用蒸镀法或电镀法在基片11的整个或部分底面形成铜或铝等的金属膜后形成图案，并形成多个底部电极20A。此时的状态如图18所示。
接下来，通过蚀刻去除处于最上面位置的硅基片41整体，使绝缘膜16露出。然后，与第一实施例情形同样，在绝缘膜16上面形成第二栅极电极35后，再在绝缘膜16上面形成绝缘膜17。然后，利用与第一实施例的情形相同的方法，分别形成连接孔17a、17b，连接芯19a、19b。这样便可得到图17所示构成的半导体器件。
如上所述，本发明第六实施例的半导体器件，具有与第一实施例半导体器件实质上相同的构成，因而可得到与第一实施例半导体器件相同的效果。而且，基体10A和底部电极20A具有“***式选择指”功能，所以其优点是，能够方便地从该半导体器件内部引出电信号。
                                    变形例
上述第一～第六实施例给出的是本发明的优选例，本发明不限于这些实施例，当然可进行种种变化。
例如，上述第一～第六实施例中，以基片11和低介电常数材料膜12这样的2层结构形成基体10，但本发明不限于此。也可以仅由低介电常数材料膜12构成基体10。此外，半导体元件层仅形成有一个MOS晶体管30，但不用说，也可以根据需要形成多个MOS晶体管30，或可以包含其他半导体元件来替代MOS晶体管30，或可以是种种半导体元件混合在一起。
如上所述，利用本发明的半导体器件及其制造方法，能够以合理成本适应GHz数量级的工作频率，同时对集成度也没有限制。而且，能使用具有其比介电常数低于硅的材料的基体，适应GHz数量级的工作频率。此外，其效果在于，即便随着半导体器件(芯片)规模的扩大或工作速度的提高，所处理信号波长接近布线长度，仍可对其能够应对。

Claims (28)

1.一种半导体器件，其特征在于，具备：
(a)具有第一面和位于该第一面相反一侧的第二面、并包含比介电常数低于硅的低介电常数材料膜的基体；
(b)直接或隔有其他层形成于所述基体的所述第一面、含有半导体元件及埋设该半导体元件的绝缘膜的第一半导体元件层；
(c)直接或隔有其他层形成于所述第一半导体元件层的上面的第一布线层；以及
(d)形成于所述基体的所述第二面、形成通过所述第一布线层而传送的信号的返回路径的电极，
所述基体、所述第一半导体元件层和所述第一布线层构成三维迭层结构，
所述第一半导体元件层的所述半导体元件，用形成为岛型的半导体膜形成，并且该半导体膜的大小限定为能够获得该半导体元件的所需特性的大小。
2.如权利要求1所述的半导体器件，其特征在于，所述基体包括由不阻害所述低介电常数材料膜的低介电常数特性的绝缘体、半导体或金属制成的基片，该基片的上面形成有所述低介电常数材料膜。
3.如权利要求1所述的半导体器件，其特征在于，所述基体仅由所述低介电常数材料膜形成。
4.如权利要求1所述的半导体器件，其特征在于，所述第一半导体元件层的埋设所述半导体元件的所述绝缘膜，与所述基体的所述第一面相对配置。
5.如权利要求1所述的半导体器件，其特征在于，所述第一半导体元件层的与埋设所述半导体元件的所述绝缘膜相反一侧的面，与所述基体的所述第一面相对配置。
6.如权利要求1所述的半导体器件，其特征在于，还具有配置在所述基体的所述第一面和所述第一半导体元件层间的第二半导体元件层或第二布线层，所述第一半导体元件层隔有所述第二半导体元件层或所述第二布线层形成于所述基体的所述第一面的上面。
7.如权利要求1所述的半导体器件，其特征在于，还具有配置在所述第一半导体元件层和所述第一布线层间的第二半导体元件层或第二布线层，所述第一布线层隔有所述第二半导体元件层或所述第二布线层形成于所述第一半导体元件层之上。
8.如权利要求1所述的半导体器件，其特征在于，所述第一半导体元件层的所述半导体元件，为形成于岛型的所述半导体膜的场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极和在与该第一栅极电极相反一侧形成的第二栅极电极。
9.如权利要求1所述的半导体器件，其特征在于，所述第一半导体元件层的所述半导体元件，为形成于岛型的所述半导体膜的场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极。
10.如权利要求8所述的半导体器件，其特征在于，所述场效应晶体管的所述第一栅极电极，相对于岛型的所述半导体膜配置于所述基体一侧。
11.如权利要求9所述的半导体器件，其特征在于，所述场效应晶体管的所述第一栅极电极，相对于岛型的所述半导体膜配置于所述基体一侧。
12.一种半导体器件的制造方法，其特征在于，包括下列工序：
(a)形成基体的工序，该基体具有第一面和位于该第一面相反一侧的第二面，并包含比介电常数低于硅的低介电常数材料膜；
(b)用形成为岛型的半导体膜在牺牲基片上面形成半导体元件的工序；
(c)在所述牺牲基片上面覆盖着所述半导体元件形成绝缘膜，通过在该绝缘膜内部埋设所述半导体元件来形成第一半导体元件层的工序；
(d)直接或隔有其他层使所述第一半导体元件层和所述基体的所述第一面结合的工序；
(e)去除所述牺牲基片的工序；
(f)在所述第一半导体元件层与所述基体相反的一侧直接或隔有其他层形成第一布线层的工序；以及
(g)在所述基体的所述第二面上形成电极的工序，该电极形成通过所述第一布线层而传送的信号的返回路径，
所述工序(b)中，半导体膜的大小限定为能够获得该半导体元件的所需特性的大小，
所述基体、所述第一半导体元件层和所述第一布线层构成三维迭层结构。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(a)中所用的所述基体包括由不阻害所述低介电常数材料膜的低介电常数特性的绝缘体、半导体或金属制成的基片，该基片上面形成有所述低介电常数材料膜。
14.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(a)中所用的所述基体仅由所述低介电常数材料膜形成。
15.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(d)中，所述第一半导体元件层的埋设所述半导体元件的所述绝缘膜与所述基体的所述第一面彼此相对结合。
16.如权利要求12所述的半导体的器件制造方法，其特征在于，所述工序(d)中，所述第一半导体元件层的与埋设所述半导体元件的所述绝缘膜相反一侧的面和所述基体的所述第一面彼此相对结合。
17.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(d)中，所述第一半导体元件层与所述基体的所述第一面，隔有第二半导体元件层或第二布线层彼此结合。
18.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(f)中，所述第一布线层隔有第二半导体元件层或第二布线层形成于所述第一半导体元件层与所述基体相反的一侧。
19.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(b)中用岛型的所述半导体膜形成的所述半导体元件为场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极和在与该第一栅极电极相反一侧形成的第二栅极电极。
20.如权利要求12所述的半导体器件的制造方法，其特征在于，所述工序(b)中用岛型的所述半导体膜形成的所述半导体元件为场效应晶体管，该场效应晶体管具有在所述半导体膜单侧形成的第一栅极电极。
21.如权利要求19所述的半导体器件的制造方法，其特征在于，所述工序(d)中使所述第一半导体元件层和所述基体的所述第一面结合时，所述场效应晶体管的所述第一栅极电极相对于岛型的所述半导体膜配置于所述基体一侧。
22.如权利要求20所述的半导体器件的制造方法，其特征在于，所述工序(d)中使所述第一半导体元件层和所述基体的所述第一面结合时，所述场效应晶体管的所述第一栅极电极相对于岛型的所述半导体膜配置于所述基体一侧。
23.一种半导体器件，其特征在于，具备：
(a)具有第一面和位于该第一面相反一侧的第二面、并包含比介电常数低于硅的低介电常数材料膜的基体；
(b)直接或隔有其他层形成于所述基体的所述第一面、含有半导体元件及埋设该半导体元件的绝缘膜的第一半导体元件层；
(c)直接或隔有其他层形成于所述第一半导体元件层的上面的第一布线层；
(d)形成于所述基体的所述第二面的多个电极；以及
(e)具备贯通所述基体而形成、与多个所述电极分别接触的多个埋入式布线，
所述基体、所述第一半导体元件层和所述第一布线层构成三维迭层结构，
所述第一半导体元件层的所述半导体元件，用岛型的半导体膜形成，并且该半导体膜的大小限定为能够获得该半导体元件的所需特性的大小，
所述基体、多个所述电极和多个所述埋入式布线，具有作为***式选择指的功能。
24.如权利要求23所述的半导体器件，其特征在于，所述基体包括由不阻害所述低介电常数材料膜的低介电常数特性的绝缘体、半导体或金属制成的基片，该基片的上面形成有所述低介电常数材料膜。
25.如权利要求23所述的半导体器件，其特征在于，所述基体仅由所述低介电常数材料膜形成。
26.一种半导体器件的制造方法，其特征在于，包括下列工序：
(a)形成基体的工序，该基体具有第一面和位于该第一面相反一侧的第二面，并包含比介电常数低于硅的低介电常数材料膜；
(b)用形成为岛型的半导体膜在牺牲基片上面形成半导体元件的工序；
(c)在所述牺牲基片上面覆盖着所述半导体元件形成绝缘膜，通过在该绝缘膜内部埋设所述半导体元件来形成第一半导体元件层的工序；
(d)直接或隔有其他层使所述第一半导体元件层和所述基体的所述第一面结合的工序；
(e)形成贯通所述基体的多个埋入式布线的工序；
(f)去除所述牺牲基片的工序；
(g)在所述第一半导体元件层与所述基体相反的一侧直接或隔有其他层形成第一布线层的工序；以及
(h)在所述基体的所述第二面上，形成与多个所述多个埋入式布线分别接触的多个电极的工序，
所述基体、多个所述电极和多个所述埋入式布线，具有作为***式选择指的功能，
所述工序(b)中，岛型的半导体膜的大小限定为能够获得该半导体元件的所需特性的大小，从而使起因于该半导体膜的信号的传播延迟得到抑制，
所述基体、所述第一半导体元件层和所述第一布线层构成三维迭层结构。
27.如权利要求26所述的半导体器件的制造方法，其特征在于，所述工序(a)中所用的所述基体包括由不阻害所述低介电常数材料膜的低介电常数特性的绝缘体、半导体或金属制成的基片，该基片上面形成有所述低介电常数材料膜。
28.如权利要求26所述的半导体器件的制造方法，其特征在于，所述工序(a)中所用的所述基体仅由所述低介电常数材料膜形成。
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