JP3282375B2 - 相補型絶縁ゲート電界効果トランジスタ - Google Patents
相補型絶縁ゲート電界効果トランジスタInfo
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ回路部、また
はアナログ回路とデジタル回路とを同時に混載した回路
部に用いるＭＯＳ型電界効果トランジスタ（MOSFET）に
関するものである。
はアナログ回路とデジタル回路とを同時に混載した回路
部に用いるＭＯＳ型電界効果トランジスタ（MOSFET）に
関するものである。
【０００２】
【従来の技術】集積回路装置に使われる相補型MOSFET
（以下CMOSと略す）はｐチャネルMOSFETとｎチャネルMO
SFETとにより構成されるものである。従来、ゲート電極
に使用する材料をｎ+ ポリシリコンとするか、ｐ+ ポリ
シリコンとするかでCMOSには次の２種類の構成だけが考
えられていた。すなわち、 (1) ゲート電極にｎ+ ポリシリコンを使用すると、ｎチ
ャネルMOSFETは表面チャネル型となり、ｐチャネルMOSF
ETは埋め込みチャネル型となる。 (2) ゲート電極にｎ+ ポリシリコンとｐ+ ポリシリコン
とをそれぞれ使用すると、ｎチャネルMOSFETはｎ+ ポリ
シリコンゲートで表面チャネル型になり、ｐチャネルMO
SFETはｐ+ ポリシリコンゲートで表面チャネル型とな
る。
（以下CMOSと略す）はｐチャネルMOSFETとｎチャネルMO
SFETとにより構成されるものである。従来、ゲート電極
に使用する材料をｎ+ ポリシリコンとするか、ｐ+ ポリ
シリコンとするかでCMOSには次の２種類の構成だけが考
えられていた。すなわち、 (1) ゲート電極にｎ+ ポリシリコンを使用すると、ｎチ
ャネルMOSFETは表面チャネル型となり、ｐチャネルMOSF
ETは埋め込みチャネル型となる。 (2) ゲート電極にｎ+ ポリシリコンとｐ+ ポリシリコン
とをそれぞれ使用すると、ｎチャネルMOSFETはｎ+ ポリ
シリコンゲートで表面チャネル型になり、ｐチャネルMO
SFETはｐ+ ポリシリコンゲートで表面チャネル型とな
る。
【０００３】ここで(2) のようにｎ+ ポリシリコンとｐ
+ ポリシリコンとを使用すると、CMOS製造工程は複雑に
なり、製造コストを上昇させる。しかし、このCMOSはｐ
チャネルMOSFETを表面チャネル型にすることができ、短
チャネル効果に対して有利である。一般に、MOSFETをサ
ブミクロン域以下に微細化するとしきい値電圧（スレッ
ショルド電圧、以下Ｖthと記す）の低下、Ｖthのドレイ
ン電圧依存性の増大、及びサブスレッショルド域のリー
ク電流の増大という現象等が現れ、これらの微細化に対
する悪影響を短チャネル効果と呼んでいる。微細化する
ことにより現れるこの短チャネル効果に対しては、埋め
込みチャネル型より表面チャネル型の方が強い。それは
表面チャネル型の方が、ドレイン電流がSiO2/Si 界面近
傍を流れ、ドレイン電圧の影響を受けにくいからであ
る。
+ ポリシリコンとを使用すると、CMOS製造工程は複雑に
なり、製造コストを上昇させる。しかし、このCMOSはｐ
チャネルMOSFETを表面チャネル型にすることができ、短
チャネル効果に対して有利である。一般に、MOSFETをサ
ブミクロン域以下に微細化するとしきい値電圧（スレッ
ショルド電圧、以下Ｖthと記す）の低下、Ｖthのドレイ
ン電圧依存性の増大、及びサブスレッショルド域のリー
ク電流の増大という現象等が現れ、これらの微細化に対
する悪影響を短チャネル効果と呼んでいる。微細化する
ことにより現れるこの短チャネル効果に対しては、埋め
込みチャネル型より表面チャネル型の方が強い。それは
表面チャネル型の方が、ドレイン電流がSiO2/Si 界面近
傍を流れ、ドレイン電圧の影響を受けにくいからであ
る。
【０００４】実際には、埋め込みチャネル型のｐチャネ
ルMOSFETでも、例えば特公平4-82064 号公報で提案され
ている第７図（本説明における図９）のように工夫する
ことにより、サブミクロン域までの微細化にも対応でき
る。なお、図９において、１６はｐ型ソース／ドレイン
領域、１７はゲート電極、１８はゲート酸化膜、１９は
側壁酸化膜、２０はソース／ドレイン領域と同導電型の
ｐ型チャネル領域、２１はチャネル領域と反対導電型の
ｎ型高濃度不純物層、２２はｎ型ウェルである。この図
９の埋め込みｐチャネル型MOSFETは高濃度不純物層２１
を形成することにより、ドレイン電圧によるポテンシャ
ルの伸びを抑制し、短チャネル効果をある程度は抑制で
きる。しかし、本質的に埋め込みチャネルタイプは短チ
ャネル効果に弱い。それでデジタル回路のような高速、
高集積、低消費電力化を求められる回路において、ｐチ
ャネルMOSFETも微細化に対して有利な表面チャネル型に
しようという傾向にある。
ルMOSFETでも、例えば特公平4-82064 号公報で提案され
ている第７図（本説明における図９）のように工夫する
ことにより、サブミクロン域までの微細化にも対応でき
る。なお、図９において、１６はｐ型ソース／ドレイン
領域、１７はゲート電極、１８はゲート酸化膜、１９は
側壁酸化膜、２０はソース／ドレイン領域と同導電型の
ｐ型チャネル領域、２１はチャネル領域と反対導電型の
ｎ型高濃度不純物層、２２はｎ型ウェルである。この図
９の埋め込みｐチャネル型MOSFETは高濃度不純物層２１
を形成することにより、ドレイン電圧によるポテンシャ
ルの伸びを抑制し、短チャネル効果をある程度は抑制で
きる。しかし、本質的に埋め込みチャネルタイプは短チ
ャネル効果に弱い。それでデジタル回路のような高速、
高集積、低消費電力化を求められる回路において、ｐチ
ャネルMOSFETも微細化に対して有利な表面チャネル型に
しようという傾向にある。
【０００５】ところで、アナログ回路に使用されるMOSF
ETについては、微細化よりもプロセスの安定化、高精度
化が重要である。それはアナログ回路においてはMOSFET
の製造工程によるばらつき（MOSFETのペア性など）が、
即、回路性能の低下に直結するからである。このためア
ナログ回路に使用されるMOSFETのゲート長は一般に数μ
ｍ以上として性能を維持している。これはデジタル回路
に用いられるMOSFETのゲート長（１μｍ以下）に比べて
十分に大きい値となっており改善が望まれる点である。
ETについては、微細化よりもプロセスの安定化、高精度
化が重要である。それはアナログ回路においてはMOSFET
の製造工程によるばらつき（MOSFETのペア性など）が、
即、回路性能の低下に直結するからである。このためア
ナログ回路に使用されるMOSFETのゲート長は一般に数μ
ｍ以上として性能を維持している。これはデジタル回路
に用いられるMOSFETのゲート長（１μｍ以下）に比べて
十分に大きい値となっており改善が望まれる点である。
【０００６】また、アナログ回路用のCMOSに要求される
性能としては、MOSFETのペア性の他に、MOSFETの内部ノ
イズがある。特にMOSFETはバイポーラトランジスタに比
べて内部ノイズが大きく、実用上問題がある。先に述べ
た(1) のようなｎチャネルMOSFETが表面チャネル型、ｐ
チャネルMOSFETが埋め込みチャネル型の場合や、(2)の
ようなｎチャネルMOSFETとｐチャネルMOSFETが共に表面
チャネル型の場合において、これらは微細化に注目した
改良がされてきてはいるが、内部ノイズの低減という観
点での改良はなされてこなかった。前記の特公平4-8206
4 号公報についても、短チャネル効果を抑制する（微細
化を達成する）目的のためのものであって、内部ノイズ
の低減については考えられていない。このため従来はMO
SFETで内部ノイズを低減する方法としてゲート面積を大
きくする方法が取られていた。一般に、MOSFETの内部雑
音はゲート面積に反比例すると報告されていて（例えば
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-29,
NO.6, JUNE 1982 ）、その他には内部ノイズを低減する
有効な方法がなかったので、内部ノイズを低減するた
め、およびMOSFETのペア性を向上させるためにゲート面
積を大きくしていた。従って特にアナログ回路において
集積度を上げることがノイズ問題で阻害されているとい
う問題があった。また、内部ノイズが問題となるアナロ
グ回路においてはノイズの少ないことが判っている結晶
性の良い領域を利用するバイポーラトランジスタが使用
されてきた。
性能としては、MOSFETのペア性の他に、MOSFETの内部ノ
イズがある。特にMOSFETはバイポーラトランジスタに比
べて内部ノイズが大きく、実用上問題がある。先に述べ
た(1) のようなｎチャネルMOSFETが表面チャネル型、ｐ
チャネルMOSFETが埋め込みチャネル型の場合や、(2)の
ようなｎチャネルMOSFETとｐチャネルMOSFETが共に表面
チャネル型の場合において、これらは微細化に注目した
改良がされてきてはいるが、内部ノイズの低減という観
点での改良はなされてこなかった。前記の特公平4-8206
4 号公報についても、短チャネル効果を抑制する（微細
化を達成する）目的のためのものであって、内部ノイズ
の低減については考えられていない。このため従来はMO
SFETで内部ノイズを低減する方法としてゲート面積を大
きくする方法が取られていた。一般に、MOSFETの内部雑
音はゲート面積に反比例すると報告されていて（例えば
IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.ED-29,
NO.6, JUNE 1982 ）、その他には内部ノイズを低減する
有効な方法がなかったので、内部ノイズを低減するた
め、およびMOSFETのペア性を向上させるためにゲート面
積を大きくしていた。従って特にアナログ回路において
集積度を上げることがノイズ問題で阻害されているとい
う問題があった。また、内部ノイズが問題となるアナロ
グ回路においてはノイズの少ないことが判っている結晶
性の良い領域を利用するバイポーラトランジスタが使用
されてきた。
【０００７】ところで、アナログ回路とデジタル回路を
混載した回路（アナログ／デジタル混載回路）でアナロ
グ回路部、デジタル回路部が共にCMOSで構成されている
場合は、従来デジタル回路部のCMOSの構成がそのままア
ナログ回路部まで使用されていた。即ち、先に述べた
(1) のようなｎチャネルMOSFETが表面チャネル型、ｐチ
ャネルMOSFETが埋め込みチャネル型の場合はデジタル回
路部とアナログ回路部共に(1) のCMOSの構成が使用され
ていた。また、先に述べた(2) のようなｎチャネルMOSF
ETとｐチャネルMOSFETが共に表面チャネル型の場合にお
いては、そもそもデジタル回路部に要求される性能（素
子の微細化による高速、高集積、低消費電力化）のため
にｐチャネルMOSFETを表面チャネル型にしたのである
が、(2) のCMOSの構成がデジタル回路部のみならず、ア
ナログ回路部にも使用されてきた。このためにアナログ
回路部の内部ノイズを低減する特別な手段は取られてお
らず、内部ノイズを低減するためにはアナログ回路部の
ゲート面積を大きくしていた。それでも内部ノイズが問
題となる場合では、アナログ回路部はバイポーラトラン
ジスタ、デジタル回路部はCMOSが使われる回路が取られ
ている。
混載した回路（アナログ／デジタル混載回路）でアナロ
グ回路部、デジタル回路部が共にCMOSで構成されている
場合は、従来デジタル回路部のCMOSの構成がそのままア
ナログ回路部まで使用されていた。即ち、先に述べた
(1) のようなｎチャネルMOSFETが表面チャネル型、ｐチ
ャネルMOSFETが埋め込みチャネル型の場合はデジタル回
路部とアナログ回路部共に(1) のCMOSの構成が使用され
ていた。また、先に述べた(2) のようなｎチャネルMOSF
ETとｐチャネルMOSFETが共に表面チャネル型の場合にお
いては、そもそもデジタル回路部に要求される性能（素
子の微細化による高速、高集積、低消費電力化）のため
にｐチャネルMOSFETを表面チャネル型にしたのである
が、(2) のCMOSの構成がデジタル回路部のみならず、ア
ナログ回路部にも使用されてきた。このためにアナログ
回路部の内部ノイズを低減する特別な手段は取られてお
らず、内部ノイズを低減するためにはアナログ回路部の
ゲート面積を大きくしていた。それでも内部ノイズが問
題となる場合では、アナログ回路部はバイポーラトラン
ジスタ、デジタル回路部はCMOSが使われる回路が取られ
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、アナロ
グ回路においてCMOSを使用する場合、内部ノイズを低減
するためにゲート面積を大きくすることを述べたが、こ
れはアナログ回路のチップ面積を増大させ、製品コスト
を上昇させるという問題点があった。さらに、ゲート面
積を大きくすると、ゲート酸化膜容量とソース、ドレイ
ンの接合容量等が増え、動作速度を低下させる現象が生
じると共に、消費電力を増大させるという問題点もあっ
た。また、アナログ回路においてバイポーラトランジス
タを使用する場合、バイポーラトランジスタはベース電
流を流して素子を動作させるために、CMOSに比べて本質
的に消費電力が大きく、さらに入力インピーダンスを大
きくできないという問題点があった。そして、一般にバ
イポーラトランジスタの製造工程にはシリコン基板上に
シリコンをエピタキシャル成長させる工程があり、この
工程のためにCMOS製造工程よりも製造コストが高いとい
う問題点もあった。
グ回路においてCMOSを使用する場合、内部ノイズを低減
するためにゲート面積を大きくすることを述べたが、こ
れはアナログ回路のチップ面積を増大させ、製品コスト
を上昇させるという問題点があった。さらに、ゲート面
積を大きくすると、ゲート酸化膜容量とソース、ドレイ
ンの接合容量等が増え、動作速度を低下させる現象が生
じると共に、消費電力を増大させるという問題点もあっ
た。また、アナログ回路においてバイポーラトランジス
タを使用する場合、バイポーラトランジスタはベース電
流を流して素子を動作させるために、CMOSに比べて本質
的に消費電力が大きく、さらに入力インピーダンスを大
きくできないという問題点があった。そして、一般にバ
イポーラトランジスタの製造工程にはシリコン基板上に
シリコンをエピタキシャル成長させる工程があり、この
工程のためにCMOS製造工程よりも製造コストが高いとい
う問題点もあった。
【０００９】また、アナログ／デジタル混載回路におい
て、アナログ回路部、デジタル回路部を共にCMOSで製造
した場合、アナログ回路部のノイズを低減するために、
アナログ回路部のMOSFETのゲート面積を大きくする必要
があり、結局、チップ面積を増大させ、製造コストを上
昇させるという問題点があった。さらに、ゲート面積を
大きくすると、ゲート酸化膜容量とソース、ドレインの
接合容量等が増え、動作速度の低下及び消費電力の増大
という問題点もあった。また、アナログ／デジタル混載
回路において、アナログ回路部をバイポーラトランジス
タで、そしてデジタル回路部をCMOSで製造した場合、バ
イポーラトランジスタの製造工程とCMOSの製造工程の２
種類の製造工程が同一チップに対して必要になり、この
ために製造工程が非常に複雑になり、製造コストを大幅
に上昇させるという問題があった。さらに、消費電力や
入力インピーダンスの問題も存在している。また、アナ
ログ／デジタル混載回路において先に述べた(2) のよう
にｎチャネルMOSFETとｐチャネルMOSFETを共に表面チャ
ネル型にした場合、デジタル回路部に要求される性能
（素子の微細化による高速、高集積、低消費電力化）を
満足することはできるが、アナログ回路部に要求される
性能（内部ノイズの低減およびゲート面積の縮小）に関
しては満足できず、つまりアナログ回路部とデジタル回
路部に要求される異なる性能を同時に満足できないとい
う問題点があった。
て、アナログ回路部、デジタル回路部を共にCMOSで製造
した場合、アナログ回路部のノイズを低減するために、
アナログ回路部のMOSFETのゲート面積を大きくする必要
があり、結局、チップ面積を増大させ、製造コストを上
昇させるという問題点があった。さらに、ゲート面積を
大きくすると、ゲート酸化膜容量とソース、ドレインの
接合容量等が増え、動作速度の低下及び消費電力の増大
という問題点もあった。また、アナログ／デジタル混載
回路において、アナログ回路部をバイポーラトランジス
タで、そしてデジタル回路部をCMOSで製造した場合、バ
イポーラトランジスタの製造工程とCMOSの製造工程の２
種類の製造工程が同一チップに対して必要になり、この
ために製造工程が非常に複雑になり、製造コストを大幅
に上昇させるという問題があった。さらに、消費電力や
入力インピーダンスの問題も存在している。また、アナ
ログ／デジタル混載回路において先に述べた(2) のよう
にｎチャネルMOSFETとｐチャネルMOSFETを共に表面チャ
ネル型にした場合、デジタル回路部に要求される性能
（素子の微細化による高速、高集積、低消費電力化）を
満足することはできるが、アナログ回路部に要求される
性能（内部ノイズの低減およびゲート面積の縮小）に関
しては満足できず、つまりアナログ回路部とデジタル回
路部に要求される異なる性能を同時に満足できないとい
う問題点があった。
【００１０】従って本発明の目的は、アナログ回路及び
アナログ／デジタル混載回路においてアナログ回路部に
使用されるCMOSの内部ノイズを低減する構成を提供し、
CMOSの内部ノイズの低減とゲート面積の縮小を同時に達
成できるアナログ回路用のCMOSを提供することである。
また本発明の目的は、アナログ回路及びアナログ／デジ
タル混載回路において内部ノイズの問題でアナログ回路
部にバイポーラトランジスタを使用しなくても済むよう
にするアナログ回路用のCMOSを提供することである。さ
らに本発明の目的は、アナログ／デジタル混載回路にお
いてはアナログ回路部に要求される性能（内部ノイズの
低減及びゲート面積の縮小）とデジタル回路部に要求さ
れる性能（素子の微細化による高速、高集積、低消費電
力化）を同時に満足するアナログ／デジタル混載回路用
のCMOSを提供することである。
アナログ／デジタル混載回路においてアナログ回路部に
使用されるCMOSの内部ノイズを低減する構成を提供し、
CMOSの内部ノイズの低減とゲート面積の縮小を同時に達
成できるアナログ回路用のCMOSを提供することである。
また本発明の目的は、アナログ回路及びアナログ／デジ
タル混載回路において内部ノイズの問題でアナログ回路
部にバイポーラトランジスタを使用しなくても済むよう
にするアナログ回路用のCMOSを提供することである。さ
らに本発明の目的は、アナログ／デジタル混載回路にお
いてはアナログ回路部に要求される性能（内部ノイズの
低減及びゲート面積の縮小）とデジタル回路部に要求さ
れる性能（素子の微細化による高速、高集積、低消費電
力化）を同時に満足するアナログ／デジタル混載回路用
のCMOSを提供することである。
【００１１】
【課題を解決するための手段】上記の課題を解決するた
め本発明の構成は、本発明のアナログ回路部のトランジ
スタがCMOSで構成されていて、ゲート電極にはｎ+ ポリ
シリコンとｐ+ ポリシリコンがそれぞれ使用されてお
り、ｎチャネルMOSFETはｐ+ ポリシリコンゲートを用い
ることにより埋め込みｎチャネル型にしてあり、ｐチャ
ネルMOSFETはｎ+ポリシリコンゲートを用いることによ
り埋め込みｐチャネル型にしてある。また別の構成は、
アナログ／デジタル混載回路のトランジスタがCMOSで構
成されていて、ゲート電極にはｎ+ ポリシリコンまたは
ｐ+ ポリシリコンが使用されており、アナログ回路部の
ｎチャネルMOSFETはｐ+ ポリシリコンゲートを用いるこ
とにより埋め込みｎチャネル型にしてあり、ｐチャネル
MOSFETはｎ+ ポリシリコンゲートを用いることにより埋
め込みチャネル型にしてある。そして、デジタル回路部
のｎチャネルMOSFETはｎ+ ポリシリコンゲートを用いる
ことにより表面チャネル型にしてあり、ｐチャネルMOSF
ETはｐ+ ポリシリコンゲートを用いることにより表面チ
ャネル型にしてあることが特徴である。
め本発明の構成は、本発明のアナログ回路部のトランジ
スタがCMOSで構成されていて、ゲート電極にはｎ+ ポリ
シリコンとｐ+ ポリシリコンがそれぞれ使用されてお
り、ｎチャネルMOSFETはｐ+ ポリシリコンゲートを用い
ることにより埋め込みｎチャネル型にしてあり、ｐチャ
ネルMOSFETはｎ+ポリシリコンゲートを用いることによ
り埋め込みｐチャネル型にしてある。また別の構成は、
アナログ／デジタル混載回路のトランジスタがCMOSで構
成されていて、ゲート電極にはｎ+ ポリシリコンまたは
ｐ+ ポリシリコンが使用されており、アナログ回路部の
ｎチャネルMOSFETはｐ+ ポリシリコンゲートを用いるこ
とにより埋め込みｎチャネル型にしてあり、ｐチャネル
MOSFETはｎ+ ポリシリコンゲートを用いることにより埋
め込みチャネル型にしてある。そして、デジタル回路部
のｎチャネルMOSFETはｎ+ ポリシリコンゲートを用いる
ことにより表面チャネル型にしてあり、ｐチャネルMOSF
ETはｐ+ ポリシリコンゲートを用いることにより表面チ
ャネル型にしてあることが特徴である。
【００１２】
【作用】本発明の作用は次に示す実験事実に基づいてな
されていることを説明する。図８は、表面チャネル型、
埋め込みチャネル型それぞれのMOSFETの内部ノイズの測
定結果である。内部ノイズは10Ｈｚでの入力換算雑音電
圧密度として縦軸に示している。また、横軸はゲート電
圧Ｖg を示しており、しきい値電圧Ｖthを差し引く（Ｖ
g −Ｖthの絶対値）ことにより、素子のＶthのズレを補
正してある。測定条件としては、アナログ回路における
素子が飽和領域で使われるので、各ゲート電圧に対して
飽和領域で内部ノイズを測定している。実線は表面チャ
ネル型MOSFETの測定結果であり、破線は埋め込みチャネ
ル型MOSFETの測定結果である。どちらもゲート長、ゲー
ト幅、ゲート酸化膜厚は同じ設定である。結果は、どの
ゲート電圧に対しても埋め込みチャネル型の方が内部ノ
イズが小さく、また、最大で７０％程度埋め込みチャネ
ル型の方が内部ノイズが小さいことが明らかとなってい
る。
されていることを説明する。図８は、表面チャネル型、
埋め込みチャネル型それぞれのMOSFETの内部ノイズの測
定結果である。内部ノイズは10Ｈｚでの入力換算雑音電
圧密度として縦軸に示している。また、横軸はゲート電
圧Ｖg を示しており、しきい値電圧Ｖthを差し引く（Ｖ
g −Ｖthの絶対値）ことにより、素子のＶthのズレを補
正してある。測定条件としては、アナログ回路における
素子が飽和領域で使われるので、各ゲート電圧に対して
飽和領域で内部ノイズを測定している。実線は表面チャ
ネル型MOSFETの測定結果であり、破線は埋め込みチャネ
ル型MOSFETの測定結果である。どちらもゲート長、ゲー
ト幅、ゲート酸化膜厚は同じ設定である。結果は、どの
ゲート電圧に対しても埋め込みチャネル型の方が内部ノ
イズが小さく、また、最大で７０％程度埋め込みチャネ
ル型の方が内部ノイズが小さいことが明らかとなってい
る。
【００１３】これは定性的には次のように説明される。
表面チャネル型MOSFETにおいてドレイン電流はSiO2／Si
界面近傍を流れる。それに対して埋め込みチャネル型MO
SFETではドレイン電流はSiO2／Si界面近傍から広がって
流れる。また、SiO2／Si界面近傍は格子欠陥が多く、格
子欠陥はチャネル領域を流れている電流のキャリアをラ
ンダムに捕獲、放出し、これにより電流の密度揺らぎが
起き、内部ノイズが発生していると考えられている。こ
れらのことより、埋め込みチャネル型MOSFETはSiO2／Si
界面近傍から広がって電流が流れているので、表面チャ
ネル型に比べてSiO2／Si界面近傍の影響を受けにくいと
考えられ、内部ノイズが小さいと予測される。この予測
がほぼ正しいことが図８の実測データで示された訳であ
る。
表面チャネル型MOSFETにおいてドレイン電流はSiO2／Si
界面近傍を流れる。それに対して埋め込みチャネル型MO
SFETではドレイン電流はSiO2／Si界面近傍から広がって
流れる。また、SiO2／Si界面近傍は格子欠陥が多く、格
子欠陥はチャネル領域を流れている電流のキャリアをラ
ンダムに捕獲、放出し、これにより電流の密度揺らぎが
起き、内部ノイズが発生していると考えられている。こ
れらのことより、埋め込みチャネル型MOSFETはSiO2／Si
界面近傍から広がって電流が流れているので、表面チャ
ネル型に比べてSiO2／Si界面近傍の影響を受けにくいと
考えられ、内部ノイズが小さいと予測される。この予測
がほぼ正しいことが図８の実測データで示された訳であ
る。
【００１４】
【発明の効果】この実験事実に基づいて本発明の効果に
ついて説明する。本発明の請求項１によれば、ｐ型、ｎ
型共に埋め込みチャネル型の構成としたので、各チャネ
ルの深い領域を電流が流れ、内部ノイズが発生しにくい
相補型絶縁ゲート電界効果トランジスタとなる。また、
従来のCMOS構成のアナログ回路に比べて内部ノイズが少
なく、かつゲート面積の小さい集積度をあげた回路が実
現する。また、アナログ／デジタル混載回路でアナログ
回路に埋め込みチャネル型が用いられるので、アナログ
回路における内部ノイズが低減される。さらに請求項２
によれば、埋め込みチャネル型と表面チャネル型とを同
時に形成するものでも、埋め込みチャネル型による内部
ノイズの低減効果があり、請求項３に示すようにアナロ
グ／デジタル混載回路においてアナログ回路部に埋め込
みチャネル型、デジタル回路部に表面チャネル型を用い
ることで、デジタル回路部に要求される高速性等の性能
とアナログ回路部に要求される性能とを同時に満足させ
ることができる。
ついて説明する。本発明の請求項１によれば、ｐ型、ｎ
型共に埋め込みチャネル型の構成としたので、各チャネ
ルの深い領域を電流が流れ、内部ノイズが発生しにくい
相補型絶縁ゲート電界効果トランジスタとなる。また、
従来のCMOS構成のアナログ回路に比べて内部ノイズが少
なく、かつゲート面積の小さい集積度をあげた回路が実
現する。また、アナログ／デジタル混載回路でアナログ
回路に埋め込みチャネル型が用いられるので、アナログ
回路における内部ノイズが低減される。さらに請求項２
によれば、埋め込みチャネル型と表面チャネル型とを同
時に形成するものでも、埋め込みチャネル型による内部
ノイズの低減効果があり、請求項３に示すようにアナロ
グ／デジタル混載回路においてアナログ回路部に埋め込
みチャネル型、デジタル回路部に表面チャネル型を用い
ることで、デジタル回路部に要求される高速性等の性能
とアナログ回路部に要求される性能とを同時に満足させ
ることができる。
【００１５】つまり、アナログ回路及びアナログ／デジ
タル混載回路のアナログ回路部において、ｎチャネルMO
SFET、ｐチャネルMOSFET共に埋め込みチャネル型にする
ことにより、従来技術で述べた(1) のような場合におい
てｎチャネルMOSFETが埋め込みチャネル型にされること
によりｎチャネルMOSFETの内部ノイズを大幅に低減す
る。また、従来技術で述べた(2) ような場合においてｎ
チャネルMOSFETとｐチャネルMOSFETとが共に埋め込みチ
ャネル型にされることによりｎチャネルMOSFETとｐチャ
ネルMOSFET共に内部ノイズを大幅に低減する。
タル混載回路のアナログ回路部において、ｎチャネルMO
SFET、ｐチャネルMOSFET共に埋め込みチャネル型にする
ことにより、従来技術で述べた(1) のような場合におい
てｎチャネルMOSFETが埋め込みチャネル型にされること
によりｎチャネルMOSFETの内部ノイズを大幅に低減す
る。また、従来技術で述べた(2) ような場合においてｎ
チャネルMOSFETとｐチャネルMOSFETとが共に埋め込みチ
ャネル型にされることによりｎチャネルMOSFETとｐチャ
ネルMOSFET共に内部ノイズを大幅に低減する。
【００１６】そしてアナログ／デジタル混載回路におい
てアナログ回路部のｎチャネルMOSFET、ｐチャネルMOSF
ET共に埋め込みチャネル型にし、デジタル回路部のｎチ
ャネルMOSFET、ｐチャネルMOSFET共に表面チャネル型に
すると、アナログ回路部に要求される性能（内部ノイズ
の低減及びゲート面積の縮小）を埋め込みチャネル型で
満足でき、デジタル回路部に要求される性能（素子の微
細化による高速、高集積、低消費電力化）を表面チャネ
ル型で満足できる。に比べて内部ノイズを低減でき、同
時にゲート面積を小さくできる。これによりチップ面積
の増大によるコスト上昇を避けると共に、動作速度の向
上、低消費電力化を達成することができる。
てアナログ回路部のｎチャネルMOSFET、ｐチャネルMOSF
ET共に埋め込みチャネル型にし、デジタル回路部のｎチ
ャネルMOSFET、ｐチャネルMOSFET共に表面チャネル型に
すると、アナログ回路部に要求される性能（内部ノイズ
の低減及びゲート面積の縮小）を埋め込みチャネル型で
満足でき、デジタル回路部に要求される性能（素子の微
細化による高速、高集積、低消費電力化）を表面チャネ
ル型で満足できる。に比べて内部ノイズを低減でき、同
時にゲート面積を小さくできる。これによりチップ面積
の増大によるコスト上昇を避けると共に、動作速度の向
上、低消費電力化を達成することができる。
【００１７】また従来、アナログ回路部にバイポーラト
ランジスタを使用している場合、本発明を適用すること
でCMOSで製造できる場合もあり、この場合はバイポーラ
トランジスタを使用する従来構成に対して、低消費電
力、高入力インピーダンス及び製造コストの低減を実現
できる。特に、アナログ／デジタル混載回路においてア
ナログ回路部をバイポーラトランジスタで、デジタル回
路部をCMOSで製造した場合に比べ、本発明を使用するこ
とによりCMOSで製造できる場合は大幅に製造コストを低
減できる。故に本発明の構成により、アナログ回路部と
デジタル回路部に要求される異なる性能を同時に満足す
るCMOS構成のアナログ／デジタル混載回路を実現でき
る。
ランジスタを使用している場合、本発明を適用すること
でCMOSで製造できる場合もあり、この場合はバイポーラ
トランジスタを使用する従来構成に対して、低消費電
力、高入力インピーダンス及び製造コストの低減を実現
できる。特に、アナログ／デジタル混載回路においてア
ナログ回路部をバイポーラトランジスタで、デジタル回
路部をCMOSで製造した場合に比べ、本発明を使用するこ
とによりCMOSで製造できる場合は大幅に製造コストを低
減できる。故に本発明の構成により、アナログ回路部と
デジタル回路部に要求される異なる性能を同時に満足す
るCMOS構成のアナログ／デジタル混載回路を実現でき
る。
【００１８】
【実施例】以下、本発明を具体的な実施例に基づいて説
明する。図１は、本発明のアナログ回路に使用されるCM
OSの模式的構成断面図である。図１において、Si基板１
に、ｎ型Siウェル２、ｐ型Siウェル３が形成され、ｐ+
型Siソース／ドレイン４がｎ型Siウェル２上に形成さ
れ、ｎ+ 型Siソース／ドレイン５がｐ型Siウェル３上に
形成されている。また、ｐ- 型チャネル領域６、ｎ- 型
チャネル領域７がそれぞれのソース／ドレイン部の間に
設けられ、素子間分離用のSi酸化膜（LOCOS 酸化膜）８
によって分離されている。その他通常のCMOSに見られる
構造の如く、ゲートSi酸化膜９、側壁酸化膜１０、ｎ+
型ポリシリコンゲート電極１１、ｐ+ 型ポリシリコンゲ
ート電極１２、金属ケイ化物（シリサイド）１３、層間
絶縁膜１４、Al配線１５がMOSFETを構成している。
明する。図１は、本発明のアナログ回路に使用されるCM
OSの模式的構成断面図である。図１において、Si基板１
に、ｎ型Siウェル２、ｐ型Siウェル３が形成され、ｐ+
型Siソース／ドレイン４がｎ型Siウェル２上に形成さ
れ、ｎ+ 型Siソース／ドレイン５がｐ型Siウェル３上に
形成されている。また、ｐ- 型チャネル領域６、ｎ- 型
チャネル領域７がそれぞれのソース／ドレイン部の間に
設けられ、素子間分離用のSi酸化膜（LOCOS 酸化膜）８
によって分離されている。その他通常のCMOSに見られる
構造の如く、ゲートSi酸化膜９、側壁酸化膜１０、ｎ+
型ポリシリコンゲート電極１１、ｐ+ 型ポリシリコンゲ
ート電極１２、金属ケイ化物（シリサイド）１３、層間
絶縁膜１４、Al配線１５がMOSFETを構成している。
【００１９】図２〜図４は、図１に示したアナログ回路
用のCMOSの製造工程を説明するものである。まず図２に
示すように、Si基板１上に通常工程に従って表面濃度2.
0 ×1016 (cm-3) のｎ型Siウェル２、表面濃度2.0 ×10
17 (cm-3) のｐ型Siウェル３を形成し、素子分離用にSi
酸化膜（LOCOS 酸化膜）８を形成し、160 Åのゲート酸
化膜９を形成した後、しきい値電圧Ｖth制御用のイオン
注入をｎ型Siウェル２上にはホウ素(B) を30KeV 、1.0
×1012 (cm-2) の条件で、ｐ型Siウェル３にはリン(P)
を80KeV 、3.5 ×1012 (cm-2) の条件で行い、ｐ- 型Si
チャネル領域６とｎ- 型Siチャネル領域７をそれぞれ形
成する。
用のCMOSの製造工程を説明するものである。まず図２に
示すように、Si基板１上に通常工程に従って表面濃度2.
0 ×1016 (cm-3) のｎ型Siウェル２、表面濃度2.0 ×10
17 (cm-3) のｐ型Siウェル３を形成し、素子分離用にSi
酸化膜（LOCOS 酸化膜）８を形成し、160 Åのゲート酸
化膜９を形成した後、しきい値電圧Ｖth制御用のイオン
注入をｎ型Siウェル２上にはホウ素(B) を30KeV 、1.0
×1012 (cm-2) の条件で、ｐ型Siウェル３にはリン(P)
を80KeV 、3.5 ×1012 (cm-2) の条件で行い、ｐ- 型Si
チャネル領域６とｎ- 型Siチャネル領域７をそれぞれ形
成する。
【００２０】次に、図３のように公知の技術により中性
（ノンドープ、高抵抗）のポリシリコンを化学蒸着法で
体積させ、そしてｎ型Siウェル２上のポリシリコンには
リン(P) を、ｐ型Siウェル３上のポリシリコンにはホウ
素(B) をイオン注入し、選択的にｎ+ 型ポリシリコンゲ
ート電極１１とｐ+ 型ポリシリコンゲート電極１２を形
成する。
（ノンドープ、高抵抗）のポリシリコンを化学蒸着法で
体積させ、そしてｎ型Siウェル２上のポリシリコンには
リン(P) を、ｐ型Siウェル３上のポリシリコンにはホウ
素(B) をイオン注入し、選択的にｎ+ 型ポリシリコンゲ
ート電極１１とｐ+ 型ポリシリコンゲート電極１２を形
成する。
【００２１】次に、図４のように通常工程に従って電界
緩和層（図示しない）を形成後、化学蒸着法でSiO2を堆
積し、エッチング除去を行って側壁酸化膜１０を形成
し、自己整合的にｎ型Siウェル２上にはｐ+ 型Siソース
／ドレイン４を、ｐ型Siウェル３上にはｎ+ 型Siソース
／ドレイン５を形成する。
緩和層（図示しない）を形成後、化学蒸着法でSiO2を堆
積し、エッチング除去を行って側壁酸化膜１０を形成
し、自己整合的にｎ型Siウェル２上にはｐ+ 型Siソース
／ドレイン４を、ｐ型Siウェル３上にはｎ+ 型Siソース
／ドレイン５を形成する。
【００２２】次に、公知の技術により自己整合的にシリ
サイド１３をポリシリコンゲート１１、１２上とソース
／ドレイン４、５上に形成し、化学蒸着法で層間絶縁膜
１４を堆積させ、ソース／ドレインとAl配線とをつなげ
るコンタクト用の穴をあけた後、Al（アルミ）をパター
ン蒸着させてAl配線１５（図１）を形成し、図１のよう
になる。この後、図示しないが通常工程に従ってMOSFET
を完成させる。
サイド１３をポリシリコンゲート１１、１２上とソース
／ドレイン４、５上に形成し、化学蒸着法で層間絶縁膜
１４を堆積させ、ソース／ドレインとAl配線とをつなげ
るコンタクト用の穴をあけた後、Al（アルミ）をパター
ン蒸着させてAl配線１５（図１）を形成し、図１のよう
になる。この後、図示しないが通常工程に従ってMOSFET
を完成させる。
【００２３】このように製造したアナログ回路は、ｎチ
ャネルMOSFETもｐチャネルMOSFETも共に埋め込みチャネ
ル型になっており、通常工程で製造されるCMOSに比べ
て、内部ノイズが小さい。
ャネルMOSFETもｐチャネルMOSFETも共に埋め込みチャネ
ル型になっており、通常工程で製造されるCMOSに比べ
て、内部ノイズが小さい。
【００２４】（第二実施例）本発明のアナログ／デジタ
ル混載回路に使用されるCMOSについての一実施例を図５
〜図７を用いて説明する。図５は同じSi基板１にアナロ
グ回路部とデジタル回路部とが二つ並べて形成してある
模式的なCMOSの構成断面図である。Si基板１には、ｎ型
Siウェル２、ｐ型Siウェル３がそれぞれアナログ回路部
とデジタル回路部に分離されて設けられている。そし
て、ｐ+ 型Siソース／ドレイン４がｎ型Siウェル２に、
またｎ+ 型Siソース／ドレイン５がｐ型Siウェル３に形
成され、それぞれのソース／ドレイン間にｐ- 型チャネ
ル領域６、ｎ- 型チャネル領域７の層が形成されてい
る。なおアナログ回路部のチャネル領域６、７は、ウエ
ルと伝導タイプが異なるのでそれぞれ埋め込み層とな
り、デジタル回路部のチャネル領域６、７は同じ伝導タ
イプのウエルに形成するので、埋め込みチャネルとはな
らず、ただキャリア濃度調節としての層となり、表面チ
ャネルとして働く。
ル混載回路に使用されるCMOSについての一実施例を図５
〜図７を用いて説明する。図５は同じSi基板１にアナロ
グ回路部とデジタル回路部とが二つ並べて形成してある
模式的なCMOSの構成断面図である。Si基板１には、ｎ型
Siウェル２、ｐ型Siウェル３がそれぞれアナログ回路部
とデジタル回路部に分離されて設けられている。そし
て、ｐ+ 型Siソース／ドレイン４がｎ型Siウェル２に、
またｎ+ 型Siソース／ドレイン５がｐ型Siウェル３に形
成され、それぞれのソース／ドレイン間にｐ- 型チャネ
ル領域６、ｎ- 型チャネル領域７の層が形成されてい
る。なおアナログ回路部のチャネル領域６、７は、ウエ
ルと伝導タイプが異なるのでそれぞれ埋め込み層とな
り、デジタル回路部のチャネル領域６、７は同じ伝導タ
イプのウエルに形成するので、埋め込みチャネルとはな
らず、ただキャリア濃度調節としての層となり、表面チ
ャネルとして働く。
【００２５】そして素子間分離用のSi酸化膜（LOCOS 酸
化膜）８が各ウエル２、３を分離するように形成され、
各チャネル領域上にそれぞれゲートSi酸化膜９を設け、
ｎ+型ポリシリコンゲート電極１１がｐ- 型チャネル領
域６上に、またｐ+ 型ポリシリコンゲート電極１２がｎ
- 型チャネル領域７上にパターン形成され、側壁酸化膜
１０が各ゲートの両サイドに形成されている。そしてソ
ース／ドレイン領域上を金属ケイ化物（シリサイド）１
３の薄膜で覆った後、層間絶縁膜１４でSi基板１上面全
部を保護し、ソース／ドレイン部のコンタクトとなる開
口部を設けて、そこにAl配線１５を形成して、アナログ
／デジタル混載回路CMOSが形成されている。
化膜）８が各ウエル２、３を分離するように形成され、
各チャネル領域上にそれぞれゲートSi酸化膜９を設け、
ｎ+型ポリシリコンゲート電極１１がｐ- 型チャネル領
域６上に、またｐ+ 型ポリシリコンゲート電極１２がｎ
- 型チャネル領域７上にパターン形成され、側壁酸化膜
１０が各ゲートの両サイドに形成されている。そしてソ
ース／ドレイン領域上を金属ケイ化物（シリサイド）１
３の薄膜で覆った後、層間絶縁膜１４でSi基板１上面全
部を保護し、ソース／ドレイン部のコンタクトとなる開
口部を設けて、そこにAl配線１５を形成して、アナログ
／デジタル混載回路CMOSが形成されている。
【００２６】図６、図７は、図５に示したアナログ／デ
ジタル混載回路用CMOSの製造工程を説明するものであ
る。図６に示すように、Si基板１上に通常工程に従って
表面濃度2.0 ×1016 (cm-3) のｎ型Siウェル２、表面濃
度2.0 ×1017 (cm-3) のｐ型Siウェル３をそれぞれ形成
し、素子分離用のSi酸化膜（LOCOS 酸化膜）８を形成
し、160 Åのゲート酸化膜９を形成した後、しきい値電
圧Ｖth制御用のイオン注入を、アナログ回路部のｎ型Si
ウェル２上にはホウ素(B) を30KeV 、1.0 ×1012 (c
m-2) の条件で、またアナログ回路部のｐ型ウェル３上
にはリン(P) を80KeV 、3.5 ×1012 (cm-2) の条件で、
さらにデジタル回路部のｎ型Siウェル２上にはリン(P)
を80KeV 、2.0 ×1012 (cm-2) の条件で、そしてデジタ
ル回路部のｐ型ウェル３上にはホウ素(B) を30KeV 、2.
0 ×1011 (cm-2) の条件で行い、ｐ- 型Siチャネル領域
６とｎ- 型Siチャネル領域７をそれぞれ形成する。
ジタル混載回路用CMOSの製造工程を説明するものであ
る。図６に示すように、Si基板１上に通常工程に従って
表面濃度2.0 ×1016 (cm-3) のｎ型Siウェル２、表面濃
度2.0 ×1017 (cm-3) のｐ型Siウェル３をそれぞれ形成
し、素子分離用のSi酸化膜（LOCOS 酸化膜）８を形成
し、160 Åのゲート酸化膜９を形成した後、しきい値電
圧Ｖth制御用のイオン注入を、アナログ回路部のｎ型Si
ウェル２上にはホウ素(B) を30KeV 、1.0 ×1012 (c
m-2) の条件で、またアナログ回路部のｐ型ウェル３上
にはリン(P) を80KeV 、3.5 ×1012 (cm-2) の条件で、
さらにデジタル回路部のｎ型Siウェル２上にはリン(P)
を80KeV 、2.0 ×1012 (cm-2) の条件で、そしてデジタ
ル回路部のｐ型ウェル３上にはホウ素(B) を30KeV 、2.
0 ×1011 (cm-2) の条件で行い、ｐ- 型Siチャネル領域
６とｎ- 型Siチャネル領域７をそれぞれ形成する。
【００２７】次に、図７のように公知の技術により中性
（ノンドープ、高抵抗）のポリシリコンを化学蒸着法で
堆積させ、アナログ回路部のｎ型Siウェル２上のポリシ
リコン１１ａにはリン(P) をイオン注入し、アナログ回
路部のｐ型Siウェル３上のポリシリコン１２ａにはホウ
素(B) を、デジタル回路部のｎ型Siウェル２上のポリシ
リコン１２ｄにはホウ素(B) を、そしてデジタル回路部
のｐ型Siウェル３上のポリシリコン１１ｄにはリン(P)
をイオン注入して、選択的にｎ+ 型ポリシリコンゲート
電極１１とｐ+ 型ポリシリコンゲート電極１２をパター
ン形成する。これ以後は第１実施例と同様な製造方法に
より製造することにより、図５に示すようなアナログ／
デジタル混載回路用CMOSを得ることができる。
（ノンドープ、高抵抗）のポリシリコンを化学蒸着法で
堆積させ、アナログ回路部のｎ型Siウェル２上のポリシ
リコン１１ａにはリン(P) をイオン注入し、アナログ回
路部のｐ型Siウェル３上のポリシリコン１２ａにはホウ
素(B) を、デジタル回路部のｎ型Siウェル２上のポリシ
リコン１２ｄにはホウ素(B) を、そしてデジタル回路部
のｐ型Siウェル３上のポリシリコン１１ｄにはリン(P)
をイオン注入して、選択的にｎ+ 型ポリシリコンゲート
電極１１とｐ+ 型ポリシリコンゲート電極１２をパター
ン形成する。これ以後は第１実施例と同様な製造方法に
より製造することにより、図５に示すようなアナログ／
デジタル混載回路用CMOSを得ることができる。
【００２８】このように製造したアナログ／デジタル混
載回路はアナログ回路部が埋め込みチャネル型で内部ノ
イズが小さく、デジタル回路部は表面チャネル型で微細
化に適した構造になっていて、かつ製造工程をほとんど
複雑にしない。
載回路はアナログ回路部が埋め込みチャネル型で内部ノ
イズが小さく、デジタル回路部は表面チャネル型で微細
化に適した構造になっていて、かつ製造工程をほとんど
複雑にしない。
【００２９】以上説明したように、本発明によるアナロ
グ回路用のCMOSはｎチャネルMOSFETとｐチャネルMOSFET
共に埋め込みチャネル型であり、内部ノイズの低減とゲ
ート面積の縮小を同時に達成するCMOSを実現することが
可能である。また、本発明によるアナログ／デジタル混
載回路はアナログ回路部が埋め込みチャネル型になって
いて、アナログ回路部とデジタル回路部に要求される異
なる性能を同時に満足するCMOSのアナログ／デジタル混
載回路を実現することも可能である。
グ回路用のCMOSはｎチャネルMOSFETとｐチャネルMOSFET
共に埋め込みチャネル型であり、内部ノイズの低減とゲ
ート面積の縮小を同時に達成するCMOSを実現することが
可能である。また、本発明によるアナログ／デジタル混
載回路はアナログ回路部が埋め込みチャネル型になって
いて、アナログ回路部とデジタル回路部に要求される異
なる性能を同時に満足するCMOSのアナログ／デジタル混
載回路を実現することも可能である。
【図１】本発明の第１実施例を示す CMOSFETの模式的断
面図。
面図。
【図２】本発明の第１実施例の製造工程の模式的断面図
（その１）。
（その１）。
【図３】本発明の第１実施例の製造工程の模式的断面図
（その２）。
（その２）。
【図４】本発明の第１実施例の製造工程の模式的断面図
（その３）。
（その３）。
【図５】本発明の第２実施例を示す CMOSFETの模式的断
面図。
面図。
【図６】本発明の第２実施例の製造工程の模式的断面図
（その１）。
（その１）。
【図７】本発明の第２実施例の製造工程の模式的断面図
（その２）。
（その２）。
【図８】本発明の原理を説明するもので、埋め込みチャ
ネル型と表面チャネル型との内部ノイズの測定結果を示
す図。
ネル型と表面チャネル型との内部ノイズの測定結果を示
す図。
【図９】微細化に対して改良された従来の埋め込みチャ
ネル型MOSFETの断面図。
ネル型MOSFETの断面図。
１．．Si基板 ２．．ｎ型Siウェル ３．．ｐ型Siウェル ４．．ｐ+ Siソース／ドレイン ５．．ｎ+ Siソース／ドレイン ６．．ｐ- Siチャネル領域（アナログ部は埋め込み型、
デジタル部は表面型） ７．．ｎ- Siチャネル領域（アナログ部は埋め込み型、
デジタル部は表面型） ８．．素子間分離用のSi酸化膜(LOCOS酸化膜） ９．．ゲートSi酸化膜 １０．．側壁酸化膜 １１．．ｎ+ 型ポリシリコンゲート電極 １２．．ｐ+ 型ポリシリコンゲート電極 １３．．金属ケイ化物（シリサイド） １４．．層間絶縁膜 １５．．Al配線 １６．．ｐ型ソース／ドレイン １７．．ゲート電極 １８．．ゲート酸化膜 １９．．側壁酸化膜 ２０．．ソース／ドレイン領域と同導電型のｐ型チャネ
ル領域 ２１．．チャネル領域と反対導電型のｎ型高濃度不純物 ２２．．ｎ型ウェル
デジタル部は表面型） ７．．ｎ- Siチャネル領域（アナログ部は埋め込み型、
デジタル部は表面型） ８．．素子間分離用のSi酸化膜(LOCOS酸化膜） ９．．ゲートSi酸化膜 １０．．側壁酸化膜 １１．．ｎ+ 型ポリシリコンゲート電極 １２．．ｐ+ 型ポリシリコンゲート電極 １３．．金属ケイ化物（シリサイド） １４．．層間絶縁膜 １５．．Al配線 １６．．ｐ型ソース／ドレイン １７．．ゲート電極 １８．．ゲート酸化膜 １９．．側壁酸化膜 ２０．．ソース／ドレイン領域と同導電型のｐ型チャネ
ル領域 ２１．．チャネル領域と反対導電型のｎ型高濃度不純物 ２２．．ｎ型ウェル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/092 H01L 21/8238 H01L 29/78 H01L 21/334 - 21/336 H01L 27/04
Claims (3)
- 【請求項１】ｎチャネル絶縁ゲート電界効果トランジス
タとｐチャネル絶縁ゲート電界効果型トランジスタとが
同一基板上に形成された相補型絶縁ゲート電界効果トラ
ンジスタであって、 ｎ型主表面とｐ型主表面を有する半導体基板と、 ｐ型のゲート電極と、ｎ型の１対のソース／ドレイン領
域と、ｎ型のチャネル領域とを含んで前記ｐ型主表面上
に形成された埋め込みチャネル型ｎチャネル絶縁ゲート
電界効果トランジスタと、 ｎ型のゲート電極と、ｐ型の１対のソース／ドレイン領
域と、ｐ型のチャネル領域とを含んで前記ｎ型主表面上
に形成された埋め込みチャネル型ｐチャネル絶縁ゲート
電界効果トランジスタとを有し、 同一基板上に形成された前記相補型絶縁ゲート電界効果
トランジスタが、アナログ回路とデジタル回路とを同一
基板上に形成した回路のアナログ回路素子であること を
特徴とする相補型絶縁ゲート電界効果トランジスタ。 - 【請求項２】ｎチャネル絶縁ゲート電界効果トランジス
タとｐチャネル絶縁ゲート電界効果型トランジスタとが
同一基板上に形成された相補型絶縁ゲート電界効果トラ
ンジスタであって、 ｎ型主表面とｐ型主表面を有する半導体基板と、 ｐ型のゲート電極と、ｎ型の１対のソース／ドレイン領
域と、ｎ型のチャネル領域とを含んで前記ｐ型主表面上
に形成された埋め込みチャネル型ｎチャネル絶縁ゲート
電界効果トランジスタと、 ｎ型のゲート電極と、ｐ型の１対のソース／ドレイン領
域と、ｐ型のチャネル領域とを含んで前記ｎ型主表面上
に形成された埋め込みチャネル型ｐチャネル絶縁ゲート
電界効果トランジスタと、 前記ｐ型主表面上に形成され、ｎ型のゲート電極と、ｎ
型の１対のソース／ドレイン領域と、ｐ型のチャネル領
域とを含む表面チャネル型ｎチャネル絶縁ゲート電界効
果トランジスタと、 前記ｎ型主表面上に形成され、ｐ型のゲート電極と、ｐ
型の１対のソース／ドレイン領域と、ｎ型のチャネル領
域とを含む表面チャネル型ｐチャネル絶縁ゲート電界効
果トランジスタとを有すること を特徴とする相補型絶縁ゲート電界効果トランジスタ。 - 【請求項３】同一基板上に形成された前記相補型絶縁ゲ
ート電界効果トランジスタが、アナログ回路とデジタル
回路を同一基板上に形成した回路に使用される場合にお
いて、 前記埋め込みチャネル型ｎチャネル絶縁ゲート電界効果
トランジスタと、前記埋め込みチャネル型ｐチャネル絶
縁ゲート電界効果トランジスタとが、共にアナログ回路
部で使用される素子であり、 前記表面チャネル型ｎチャネル絶縁ゲート電界効果トラ
ンジスタと、前記表面チャネル型ｐチャネル絶縁ゲート
電界効果トランジスタとが、共にデジタル回路部で使用
される素子であること を特徴とする請求項２記載の相補型絶縁ゲート電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13659294A JP3282375B2 (ja) | 1994-05-25 | 1994-05-25 | 相補型絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13659294A JP3282375B2 (ja) | 1994-05-25 | 1994-05-25 | 相補型絶縁ゲート電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321220A JPH07321220A (ja) | 1995-12-08 |
| JP3282375B2 true JP3282375B2 (ja) | 2002-05-13 |
Family
ID=15178902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13659294A Expired - Fee Related JP3282375B2 (ja) | 1994-05-25 | 1994-05-25 | 相補型絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3282375B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6484111B1 (en) | 1997-02-12 | 2002-11-19 | Sony/Tektronix Corporation | Real time signal analyzer |
| JP2010245432A (ja) * | 2009-04-09 | 2010-10-28 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168105A (ja) | 1997-08-26 | 1999-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000077613A (ja) * | 1998-08-28 | 2000-03-14 | Nec Corp | 半導体装置の製造方法 |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| JP2004039720A (ja) * | 2002-07-01 | 2004-02-05 | Seiko Instruments Inc | 半導体集積回路装置 |
| JP5224633B2 (ja) | 2004-03-30 | 2013-07-03 | キヤノン株式会社 | 半導体装置の製造方法 |
| WO2006011364A1 (ja) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | 発振器 |
| JP5073158B2 (ja) * | 2004-09-03 | 2012-11-14 | 三星電子株式会社 | 半導体装置及びその製造方法 |
| JP5394680B2 (ja) * | 2008-08-28 | 2014-01-22 | セイコーインスツル株式会社 | 半導体集積回路装置 |
| JP5267497B2 (ja) * | 2010-04-05 | 2013-08-21 | ソニー株式会社 | 固体撮像装置 |
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