KR100605349B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 복수의 반도체 소자를 실장한 반도체 장치 및 그 제조 방법에 관한 것으로서, 복수의 반도체 소자를 하나의 기판 위에 고밀도로 실장 가능한 구성으로 하여도 높은 신뢰성을 유지하는 것을 과제로 한다.
본 발명은 웨이퍼(21)에 접착제(25)를 거쳐서 배치된 제1 반도체 소자(24)와, 웨이퍼(21) 위에 형성되어 반도체 소자(24)를 수납하는 제1 소자 수납부(23)가 형성된 제1 수지층(22)과, 이 제1 수지층(22)과 반도체 소자(24)에 걸쳐서 형성된 제1 유기 절연층(27)과, 이 제1 유기 절연층(27) 위에 형성됨과 동시에 반도체 소자(24)와 접속되는 재(再)배선층(28)을 갖는 구조체를 적어도 하나 이상 적층하여 이루어지는 구성의 반도체 장치로서, 제1 수지층(22)에 간극(40)을 형성함으로써, 제1 수지층(22)을 분할한 구성으로 한다.
반도체 장치, 반도체 소자, 소자 수납부, 재배선층, 수지층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래의 일례인 반도체 장치의 제조 방법 중, 웨이퍼 위에 제1 수지층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 2는 종래의 일례인 반도체 장치의 제조 방법 중, 제1 반도체 소자를 탑재하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 3은 종래의 일례인 반도체 장치의 제조 방법 중, 제1 유기 절연층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 4는 종래의 일례인 반도체 장치의 제조 방법 중, 제1 유기 절연층 위에 제1 재(再)배선을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 5는 종래의 일례인 반도체 장치의 제조 방법 중, 비어 홀을 가진 제2 수지층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 6은 종래의 일례인 반도체 장치의 제조 방법 중, 제2 반도체 소자를 탑재하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 7은 종래의 일례인 반도체 장치의 제조 방법 중, 제2 유기 절연층 및 제2 재배선을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 8은 종래의 일례인 반도체 장치의 제조 방법 중, 커버 막 및 외부 단자를 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 9는 종래의 반도체 장치에서 발생하는 결점을 설명하기 위한 도면(그 1).
도 10은 종래의 반도체 장치에서 발생하는 결점을 설명하기 위한 도면(그 2).
도 11은 종래의 반도체 장치에서 발생하는 문제점을 설명하기 위한 도면(그 3).
도 12는 종래의 반도체 장치에서 발생하는 문제점을 설명하기 위한 도면(그 4).
도 13은 종래의 반도체 장치에서 발생하는 문제점을 설명하기 위한 도면(그 5).
도 14는 본 발명의 일 실시예인 반도체 장치를 설명하기 위한 도면으로서, (a)는 단면도, (b)는 평면도.
도 15는 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 웨이퍼 위에 제1 수지층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 16은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제1 반도체 소자를 탑재하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 17은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제1 유기 절연층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 18은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제1 유기 절연층 위에 제1 재배선을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 19는 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 비어 홀 및 더미(dummy) 비어 홀을 가진 제2 수지층을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 20은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제2 반도체 소자를 탑재하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A 선에 따른 단면도.
도 21은 본 발명의 일 실시예인 반도체 장치의 제조 방법 중, 제2 유기 절연층 및 제2 재배선을 형성하는 처리를 나타내는 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 22는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면으로서, 제1 수지층의 형성 방법을 보다 상세하게 설명하기 위한 도면.
도 23은 제1 수지층을 완전히 덮도록 제1 유기 절연층을 형성하는 것에 의한 효과를 설명하기 위한 도면.
도 24는 제1 변형예인 반도체 장치를 설명하기 위한 도면.
도 25는 코너 에지부에서 발생하는 문제점을 설명하기 위한 도면(그 1).
도 26은 코너 에지부에서 발생하는 문제점을 설명하기 위한 도면(그 2).
도 27은 코너 에지부에서 발생하는 문제점을 설명하기 위한 도면(그 3).
도 28은 제2 변형예인 반도체 장치를 설명하기 위한 도면으로서, (a)는 평면도, (b)는 (a)에서의 A-A선에 따른 단면도.
도 29는 제3 변형예인 반도체 장치를 설명하기 위한 도면.
도 30은 제4 변형예인 반도체 장치를 설명하기 위한 도면.
※ 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 장치
21 : 웨이퍼
21A : 기판
22 : 제1 수지층
23 : 제1 소자 수납부
24 : 제1 반도체 소자
27 : 제1 유기 절연층
28 : 제1 재배선
29 : 제2 수지층
30 : 비어 홀
31 : 제2 소자 수납부
32 : 제2 반도체 소자
34 : 제2 유기 절연층
35 : 제2 재배선
36 : 비어
39 : 보이드
40 : 간극
41 : 더미 비어 홀
42 : 감광성 수지
45 : 슬릿
51 : 박층
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 복수의 반도체 소자가 하나의 기판 위에 고밀도로 설치 가능하게 된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 전자 기기의 보다 고기능화·소형화가 요구되고, 이 때문에 당해 전자 기기에 탑재되는 반도체 장치에 대하여도 고기능화와 소형화가 동시에 필요하게 되고 있다.
이 때문에, 하나의 반도체 소자(칩)에 많은 기능을 갖게 하는 한편, 하나의 지지 기판 위 또는 용기(패키지) 내에 기능이 다른 반도체 칩을 탑재하고, 당해 반도체 소자를 조합하여 다기능화를 꾀하는 것이 행해지고 있다.
본 발명의 출원인은 복수개의 반도체 칩을 갖고 다기능화를 꾀한 반도체 장치 및 그 제조 방법에 대하여 몇개의 특허출원을 행하고 있다.
하나는 근접하여 배치되고, 또한 서로 다른 기능을 갖는 복수개의 반도체 칩 위에 당해 복수개의 반도체 칩을 공통으로 덮고, 또한 당해 반도체 칩 사이를 서로 접속하는 재(再)배선층이 배열 설치되고, 당해 재배선층 위에 전극 포스트(구리제)가 형성되어 이루어지는 반도체 장치와 그 제조 방법을 제공하는 것이다.(특허문헌 1 참조).
여기에는, 복수개의 반도체 칩은 상기 재배선층에 의해 서로 접속되어서 일체적인 형태로 되지만, 당해 복수개의 반도체 칩의 이면을 공통의 지지 기판(금속판 등) 위에 고정하여 일체화를 강고(强固)한 것으로 하는 것, 또, 크기가 다른 반도체 칩을 적층하여, 당해 복수개의 칩을 공통으로 덮는 재배선층을 배열 설치한 구성이 개시되어 있다.
또한, 상기 복수개의 반도체 칩, 및 전극 포스트는 각각 수지에 의해 서로 절연된 상태로 유지되는 것 등이 개시되어 있다. 또, 도 1 내지 도 8에 나타나 있는 바와 같이, 특허문헌 2에서는 기판 위에 다른 기능을 갖는 복수개의 반도체 칩이 탑재되어, 당해 복수개의 반도체 칩 위에 절연층을 거쳐서 반도체 칩이 더 탑재된 구조와 그 제조 방법이 제공되어 있다.
또한, 도 1 내지 도 8의 각 도면에서, (a)는 평면도를 나타내고, (b)는 평면도 (a)의 A-A 단면을 나타낸다.
우선, 도 1에 나타나 있는 바와 같이, 지지체로 되는 웨이퍼(1) 위에 제1 수지층(2)을 형성한다. 이 제1 수지층(2)은 프레임 형상으로 패터닝되어 배열 설치되어 제1 소자 수납부(3)가 획정된다. 당해 제1 소자 수납부(3)에는 도 2에 나타나 있는 바와 같이, 제1 반도체 소자(4)가 각각 수용된다. 당해 제1 반도체 소자(4)는 접착제(5)를 사용하여 웨이퍼(1)에 고정된다.
이어서, 상기 제1 수지층(2) 및 제1 반도체 소자(4)를 덮어서 제1 유기 절연층(7)이 형성된다. 이러한 상태를 도 3에 나타낸다. 이 제1 유기 절연층(7)은 제1 수지층(2)의 상(上)면 및 제1 반도체 소자(4)의 상면을 공통으로 덮어서 배열 설치된다.
이어서, 상기 제1 유기 절연층(7)에서 상기 제1 반도체 소자(4)의 패드(6)에 대응하는 위치에 층간 접속부(비어)를 형성함과 동시에, 당해 제1 유기 절연층(7)의 상면에 제1 재배선층(8)을 형성한다. 도 4는 당해 재배선층(8)이 형성된 상태를 나타낸다.
이어서, 도 5에 나타나 있는 바와 같이, 제1 유기 절연층(7) 및 재배선층(8) 위에 제2 수지층(9)을 형성한다. 당해 제2 수지층(9)의 대략 중앙에는 제2 소자 수납부(11)가, 또 제2 소자 수납부(11)의 근방에는 복수의 비어 홀(10)이 형성된다. 제1 유기 절연층(7)에 형성된 제1 재배선(8)의 일부는 제2 소자 수납부(11) 내에 노출하고 있고, 또 비어 홀(10)의 저부(低部)에도 제1 재배선(8)이 노출하여 위치하도록 구성되어 있다.
이어서, 도 6에 나타나 있는 바와 같이, 제2 소자 수납부(11)에 제2 반도체 소자(12)가 장착된다. 당해 제2 반도체 소자(12)는 접착제(5)에 의해 제1 유기 절연층(7)의 상면에 고정된다.
이어서, 제2 수지층(9) 및 제2 반도체 소자(12)를 덮고, 제2 유기 절연층(14)을 배열 설치하여 이 제2 유기 절연층(14) 표면에 상기 제1 재배선층(8)과 비어 홀(10) 내부에 형성된 비어(16)를 거쳐서 전기적으로 접속된 제2 재배선(15)을 형성한다. 제2 유기 절연층(14) 및 제2 재배선(15)이 배열 설치된 상태를 도 7에 나타낸다.
이어서, 제2 유기 절연층(14) 위에 솔더 레지스트로 이루어지는 커버 막(17)을 형성하고, 당해 커버 막(17)에 외부 단자(18) 배열 설치용 비어를 형성한다. 이 비어를 거쳐서 외부 단자(18)와 제2 재배선(15)을 전기적으로 접속한다. 이러한 수단에 의해, 도 8에 나타나 있는 바와 같이, 복수의 반도체 칩이 하나의 패키지 내에 수용된 반도체 장치가 형성된다.
<특허문헌 1> 일본국 공개특허공보 2001-217381호 공보(4-5쪽, 도 5-6)
<특허문헌 2> 일본국 공개특허공보 2004-056093호 공보(7-8쪽, 도 1)
상기 특허문헌 1에 개시된 기술에서는 복수개의 반도체 소자는 소위 트랜스퍼 몰드법에 의해 수지 밀봉된다. 이 때문에, 당해 밀봉용 수지의 경화시에 반도체 칩을 지지하는 기판(실리콘)에 휘어짐이 발생할 우려가 있고, 이러한 휘어짐은 반도체 칩을 복수개 적층한 경우에 발생하기 쉽다고 하는 현상을 볼 수 있었다.
한편, 특허문헌 2에 개시된 기술에서는 실리콘 웨이퍼(1) 위에, 제1 수지층(2)으로 이루어지는 프레임이 배열 설치되어 반도체 칩 수용부가 획정된다. 그런데, 웨이퍼(1) 위에 제1 수지층(2)을 선택적으로 형성할 때, 당해 제1 수지층(2)에는 열수축이 발생하고, 도 9에 나타나 있는 바와 같이, 제1 수지층(2)의 코너부 내측(A1)에서 만곡(灣曲)이 발생하여, 그 코너부에서의 개구 치수를 감소시켜버리는 일이 발생했다. 이 때문에, 당해 개구 치수는 이러한 코너부의 변형을 고려하여 설정할 필요가 있었다.
또, 제1 수지층(2)이 닫힌 프레임 형상으로 되어 있기 때문에, 제1 유기 절연층(7)을 형성할 때, 제1 소자 수납부(3)와 제1 반도체 소자(4) 사이의 공기가 적절히 배출되지 않는 경우가 있어, 도 10에 나타나 있는 바와 같이, 제1 유기 절연층(7)의 하부에 보이드(19)가 생기는 우려가 있었다.
한편, 제2 수지층(9)에는 비어 홀(10)이 형성되지만, 당해 제2 수지층(9)에 열수축이 발생한 경우 도 11에 나타내듯이 X 방향 또는 도 12에 나타내듯이 Y 방향에서 비어 홀(10)이 변형할 우려가 있었다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 복수의 반도체 소자가 하나의 기판 위에 고밀도로 실장 가능하게 된 반도체 장치에서, 높은 신뢰성을 얻을 수 있는 반도체 장치의 구조, 및 그 제조 방법을 제공하려고 하는 것이다.
상기 과제를 해결하기 위하여 본 발명에서는 다음에 서술하는 각 수단을 강구한 것을 특징으로 하는 것이다.
청구항 1 기재의 발명은,
기판 위에, 반도체 소자 수납 영역을 획정하여 배열 설치된 프레임과,
상기 반도체 소자 수납 영역 내에 배열 설치된 반도체 소자와,
상기 반도체 소자 및 프레임을 피복하여 배열 설치된 유기 절연층과,
상기 유기 절연층 위에 배열 설치된 배선층을 구비하고,
상기 프레임은 그 길이 방향에 있어서 간극이 배열 설치되어 이루어지는 것을 특징으로 하는 것이다.
상기 발명에 의하면, 열이 인가되는 등에 의해 프레임에 변형이 발생해도, 이 변형은 간극 부분에서 흡수된다. 따라서, 반도체 소자를 수납하는 반도체 소자 수납 영역이 변형하는 것을 방지할 수 있고, 반도체 소자를 반도체 소자 수납 영역에 확실하게 수납하는 것이 가능하게 된다.
또, 청구항 2 기재의 발명은,
청구항 1 기재의 반도체 장치에서,
상기 간극부는 적어도 상기 반도체 소자 수납부의 코너부에서의 프레임에 설치되어 있는 것을 특징으로 하는 것이다.
상기 발명에 의하면, 응력 집중이 발생하기 쉬운 위치에 당해 응력을 흡수하는 기능을 갖는 간극부가 형성되기 때문에, 반도체 소자 수납부의 변형을 확실하게 방지할 수 있다.
또, 청구항 3 기재의 발명은,
청구항 1 기재의 반도체 장치에서,
상기 프레임은 감광성 수지 재료로 이루어지는 것을 특징으로 하는 것이다.
상기 발명에 의하면 간극부를 갖는 프레임을 용이하게 형성할 수 있다.
또, 청구항 4 기재의 발명은,
기판 위에 제1 반도체 소자 수납 영역을 획정하여 배열 설치된 제1 프레임과, 상기 제1 반도체 소자 수납 영역 내에 배열 설치된 제1 반도체 소자와,
상기 제1 반도체 소자 및 제1 프레임을 피복하여 배열 설치된 제1 유기 절연층과,
상기 제1 유기 절연층 위에 배열 설치된 제1 배선층과,
상기 제1 유기 절연층 위 및 상기 제1 배선층 위에 제2 반도체 소자 수납 영역을 획정하여 배열 설치된 제2 프레임과,
상기 제2 반도체 소자 수납 영역 내에 배열 설치된 제2 반도체 소자와,
상기 제2 반도체 소자 및 상기 제2 프레임을 피복하여 배열 설치된 제2 유기 절연층과,
상기 제2 유기 절연층 위에 배열 설치된 제2 배선층을 구비하고,
상기 제1 프레임 및 상기 제2 프레임은 그 길이 방향에 있어서 간극이 배열 설치되어 이루어지는 것을 특징으로 하는 것이다.
상기 발명에 의하면 반도체 소자를 수납하는 반도체 소자 수납 영역이 변형하는 것을 방지할 수 있고, 반도체 소자를 반도체 소자 수납 영역에 확실하게 수납하는 것이 가능하게 된다.
또, 청구항 5 기재의 발명은,
청구항 4 항 기재의 반도체 장치에 있어서,
상기 제2 프레임(상방)의 최대 외형 치수가 상기 제1 프레임(하방)의 최대 외형 치수보다도 작은 것을 특징으로 하는 것이다.
상기 발명에 의하면 제1 프레임의 외주부는 제2 프레임으로부터 노출한 상태로 된다. 이 제1 프레임의 외주부는 상면에 요철이 발생하기 쉬운 부위이다. 이 요철이 발생하기 쉬운 위치를 제외하고, 제1 프레임의 상부에 반도체 소자 등이 적층되기 때문에, 제1 프레임의 상부에 설치되는 반도체 소자에 경사 등의 탑재 불량이 발생하는 것을 방지할 수 있다.
또, 청구항 6 기재의 발명은,
청구항 1 및 청구항 4에 기재된 반도체 장치에서,
상기 유기 절연층의 폭 방향의 중앙부에 개구(開口)가 형성되는 것을 특징으로 하는 것이다.
상기 발명에 의하면 유기 절연층에 수축 응력이 발생해도 개구가 유기 절연층의 중앙에 형성되어 있음으로써, 개구에 변형이 발생하는 것을 방지할 수 있다.
또, 청구항 7 기재의 발명은,
청구항 1 및 청구항 4에 기재된 반도체 장치에서,
상기 유기 절연층에는 복수개의 개구가 나란히 설치되어 그 양단에는 더미(dummy) 비어가 배열 설치되어 이루어지는 것을 특징으로 하는 것이다.
상기 발명에 의하면 유기 절연층에는 복수개의 개구가 나란히 설치되고, 그 양단에는 더미 비어가 배열 설치되어 있기 때문에, 유기 절연층에 열수축 응력이 발생했다하더라도, 더미 비어에 의해 유기 절연층의 변형을 흡수할 수 있다.
또, 청구항 8 기재의 발명은,
청구항 1 및 청구항 4에 기재된 반도체 장치에서,
상기 반도체 소자 수납부의 코너부에 위치하는 프레임의 외측 코너부는 면따기되어 이루어지는 것을 특징으로 하는 것이다.
상기 발명에 의하면 프레임의 외측 코너부에 면따기를 형성한 것에 의하여, 프레임의 수지층에 대한 습윤성(접합성)이 향상되고, 따라서 코너부에서의 프레임의 노출을 방지할 수 있다.
또, 청구항 9 기재의 발명에 따른 반도체 장치의 제조 방법은,
기판 위에 반도체 소자 수납 영역을 획정하는 프레임을 그 길이 방향에 있어서 간극을 두어 배열 설치하는 공정과,
상기 프레임에 의해 획정된 반도체 소자 수납 영역 내의 상기 기판 위에 반도체 소자를 배열 설치하는 공정과,
상기 반도체 소자 및 상기 프레임을 덮어 유기 절연층을 형성하는 공정과,
상기 유기 절연층 위에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 것이다.
상기 발명에 의하면 유기 절연층을 형성하는 공정을 실시하기 전에 프레임에 간극을 형성하기 때문에, 기판, 프레임, 및 유기 절연층 사이에 존재하는 공기는 간극을 거쳐서 외부로 유출하고, 장치 내에 보이드가 발생하는 것을 방지할 수 있다.
또, 청구항 10 기재의 발명은,
청구항 9 기재의 반도체 장치의 제조 방법에 있어서,
상기 프레임을 배열 설치할 때, 적어도 상기 반도체 소자 수납부의 코너부에 있어서 간극을 설치하는 것을 특징으로 하는 것이다.
상기 발명에 의하면 응력 집중이 발생하기 쉬운 부위에 당해 응력을 흡수하는 기능을 갖는 간극부가 형성되기 때문에, 프레임의 변형을 확실하게 방지할 수 있다.
(발명을 실시하기 위한 최선의 형태)
다음에, 본 발명을 실시하기 위한 최선의 형태에 대하여 도면과 함께 설명한다.
본 발명의 일 실시예인 반도체 장치(20)를 도 14에 나타낸다. 도 14(a)는 반도체 장치(20)의 평면을 나타내고, 도 14(b)는 평면도(a)의 A-A 단면을 나타낸다.
본 실시예에서의 반도체 장치(20)는 하나의 기판 위에 복수개의 반도체 소자(칩)가 적층되어서 탑재된 구성을 갖는다. 본 실시예에서는 하층에 배치되는 반도체 소자가 2개, 상층에 배치되는 반도체 소자가 1개인 구성을 예시한다. 물론, 이 러한 구성에 한정되는 것은 아니다.
대체로, 본 실시예에서는 기판(21A)(웨이퍼(21)) 위에 있고, 제1 프레임(22)에 의해 획정된 영역에 탑재된 제1 반도체 소자(24a, 24b), 당해 제1 반도체 소자(24) 및 제1 프레임(22) 위에 제1 유기 절연층(27)을 거쳐서 배열 설치된 제2 프레임(29), 당해 제2 프레임(29)에 의해 획정된 영역에 탑재된 제2 반도체 소자(32), 그리고 표면 커버 막(37), 외부 접속 단자(38) 등에 의해 구성된다.
기판(21A)은 실리콘(Si) 기판으로 이루어지고, 그 상면에 제l 프레임(22)이 선택적으로 배열 설치되어 반도체 소자 수용부(23)가 획정되어 있다. 당해 제1 프레임(22)은 감광성 수지(포토 레지스트)로 이루어지는 수지층이 선택적으로 섬 형상으로 분리하여 배열 설치되어 구성되어 있다.
도 15에 나타내듯이 당해 제1 프레임(22)에 의해 획정된 반도체 소자 수납부(23a, 23b)에는 제1 반도체 소자(24a, 24b)가 소위 페이스 업의 상태로 탑재되어 각각 접착제(25)에 의해 접착 고정되어 있다. 여기에서는 제1 반도체 소자로서 그 개수가 2개인 예를 도시하지만, 물론 그 수는 임의이다.
이러한 제1 반도체 소자(24)는 당해 반도체 장치가 적용되는 전자 기기에 대응하여 프로세서 소자, 논리 회로 소자, 또는 메모리 소자 등으로부터 선택된다. 그리고, 상기 제1 프레임(22) 및 제1 반도체 소자(24a, 24b) 위을 덮고, 폴리 이미드로 이루어지는 제1 유기 절연층(27)이 배열 설치되어 있다. 당해 제1 유기 절연층(27)은 제1 반도체 소자(24a, 24b)를 보호하고, 또한 당해 제1 반도체 소자(24a, 24b) 위에 배열 설치되는 제2 반도체 소자(32) 사이의 절연을 꾀한다.
당해 제1 유기 절연층(27) 위에는 제1 재배선(28)이 배열 설치되고, 당해 제1 재배선(28)은 그 일단(一端)이 제1 반도체 소자(24)의 전극에 접속되어 있다.
당해 제1 재배선(28)은 반도체 소자(24a)와 반도체 소자(24b)를 상호 접속하는 배선(28a), 및 외부 접속 단자 등에 접속되는 배선(28b)을 포함한다. 그리고, 제1 유기 절연층(27) 위에는 제2 프레임(29)이 배열 설치되고, 당해 제2 프레임(29)에 의해 획정된 제2 소자 수납부(31)에 제2 반도체 소자(32)가 배열 설치되어 있다. 이러한 제2 반도체 소자(32)로서는, 통상 상기 제1 반도체 소자(24)와 협동하여 동작하는 반도체 소자가 선택된다.
상기 제2 프레임(29)은 상기 제1 프레임(22)과 동일한 재료로 형성되어 제2 소자 수납부(31)를 획정함과 동시에, 그 소자 수납부(31)의 근방에는 복수의 비어 홀(30)이 형성되어 있다.
또, 제2 프레임(29)의 외형 최대 치수는 상기 제1 프레임(22)의 외형 치수에 비하여 작게 설정되어 있어, 제1 프레임(22) 위에 절연층(27)을 거쳐서 제2 프레임(29)을 배열 설치했을 때, 제2 프레임(29)의 하부 주위에는 상기 제1 프레임(22)을 덮는 제1 유기 절연층(27)이 표출한다.
또한, 제2 프레임(29) 및 제2 반도체 소자(32)를 덮고, 제2 유기 절연층(34)이 배열 설치된다. 당해 제2 유기 절연층(34)은 폴리 이미드 등 제1 유기 절연층(27)과 마찬가지의 절연 재료가 적용된다.
당해 제2 유기 절연층(34) 위에는 제2 재배선(35)이 배열 설치되어, 당해 제2 재배선(35)은 일단이 제2 반도체 소자(32)의 전극에 전기적으로 접속됨과 동시 에, 나머지 단부는 외부 접속용 단자(38)에 전기적으로 접속되어 있다. 또, 제2 재배선(35)은 비어 홀(30) 내에 형성된 층간 접속부(비어)(36)를 거쳐서 상기 제1 재배선(28)에 전기적으로 접속되어 있고, 따라서, 제1 반도체 소자(24), 제2 반도체 소자(32), 및 외부 단자(38)는 제1 재배선(28), 제2 재배선(35), 및 층간 접속부(비어)(36)를 거쳐서 전기적으로 접속되어 있다.
또한, 제2 재배선(35)과 제2 유기 절연층(34) 위에는 폴리 이미드계 수지로 이루어지는 커버 막(37)이 배열 설치되어 있다. 당해 커버 막(37)은 솔더 레지스트로서 기능하는 것으로서, 제2 재배선(35)에서의 전극 패드와 대응하는 위치에는 관통 구멍이 배열 설치되고, 당해 관통 구멍부에는 제2 재배선(35)에 전기적·기계적으로 접속된 땜납 볼로 이루어지는 외부 접속 단자(38)가 배열 설치되어 있다.
이러한 본 발명에 의한 반도체 장치(20)의 제조 방법에 대하여, 도 15 내지 도 21을 가지고 설명한다. 이들 도면에 있어서, (a)는 평면도이고, (b)는 평면도(a)의 A-A 단면을 나타낸다. 또한, 도 15 내지 도 21에서는 한 개의 반도체 장치(20)에 대응하는 부분을 확대하여 나타낸다.
우선, 도 15에 나타내듯이 실리콘(Si) 웨이퍼(21) 위에 제1 프레임(22)을 형성한다. 당해 제1 프레임(22)은 반도체 소자(24a, 24b, 24c)에 대한 소자 수납부(23a, 23b, 23c)를 획정한다. 이러한 제1 프레임(22)은 폭 200μm, 높이 50μm를 갖는 직방체 형상을 갖고, 또한 그 길이 방향에 폭 50μm 정도의 간극(40)을 갖고 서로 분리되며, 또한 직사각형의 프레임 형상으로 배열 설치되어 웨이퍼(21) 위에 반도체 소자 수납부(23)를 획정한다.
당해 제1 프레임(22)은 통상의 포토 프로세스에 따라 웨이퍼(21) 위에 감광성 수지(포토 레지스트)층을 도포 형성하고, 당해 감광성 수지(포토 레지스트)층에 대하여 선택적 노광 및 현상 처리를 행하고, 또한 가열 처리(큐어)를 실시함으로써 형성된다. 또, 제1 프레임(22)은 직사각형 형상을 갖는 소자 수납부(23)의 코너부(A2)에 간극(40)이 존재하도록 배열 설치되고, 또한 직사각형의 네변 부분에는 그 길이 방향으로 간극(40)을 거쳐서 서로 분리되어 배열 설치된다.
즉, 제1 프레임(22)은 서로 섬 형상으로 분리하여 배열 설치되고, 상기 간극(40)은 측면, 즉 웨이퍼(21)의 표면과 평행한 방향에서의 개구를 형성하고 있다. 이 때, 상기 제1 프레임(22)의 상면과 제1 반도체 소자(24)의 상면이 거의 동일 평면을 이루도록 제1 프레임(22)의 높이가 선택된다.
이어서, 도 16에 나타나 있는 바와 같이, 제1 프레임(22)에 의해 획정된 제1 소자 수납부(23) 내에 제1 반도체 소자(24)(24a, 24b, 24c)가 수납된다. 당해 제1 반도체 소자(24)는 각각 접착제(25)로 웨이퍼(21) 위에 접착 고정된다.
이 때, 기판(21) 표면으로부터의 당해 반도체 소자(24)의 상면의 높이는 접착제(25)의 두께를 포함하여 50μm 정도로 된다. 따라서, 상기 제1 프레임(22)의 상면의 높이와 반도체 소자(24)의 상면의 높이는 실질적으로 동일한 높이를 갖고, 양자는 거의 동일 평면을 이룬다.
이러한 구성에서, 제1 프레임(22)은 상술한 바와 같이, 간극(40)에 의해 서로 분리하여 배열 설치되어 있다. 따라서, 가열 처리(큐어)시 제1 프레임(22)에서 열수축이 발생해도 그 변형은 당해 간극(40)에서 흡수되어, 열수축이 발생하기 쉬 운 코너부(A2)에서도 간극(40A)의 존재에 의해 당해 제1 프레임(22)의 변형이 방지된다.
따라서, 제1 프레임(22)에 의해 획정된 소자 수납부(23) 내에 제1 반도체 소자(24)는 용이하게 수용된다.
제1 반도체 소자(24)가 웨이퍼(21)에 고정되면 제1 프레임(22) 및 제1 반도체 소자(24)를 덮어서 폴리 이미드 수지 또는 에폭시계 수지로 이루어지는 제1 유기 절연층(27)이 형성된다. 이러한 상태를 도 17에 나타낸다.
당해 제1 유기 절연층(27)은 스핀 코트(회전 도포)법 등에 의해, 제1 반도체 소자(24) 위 및 제1 프레임(22) 위를 덮어서 두께 5μm 정도로 형성된다. 유기 절연층은 스핀 코트됨으로써, 그 하지(下地)층인 반도체 소자, 프레임, 및 이들 사이에 있는 공간에서의 요철을 흡수하여 표면이 평탄한 피복 상태를 형성한다. 도포 형성된 유기 절연층은 포토 프로세스에 의해 패터닝 처리되고, 제1 프레임(22) 위를 넘어 그 외측(외주)면도 피복하도록 남겨져서 제1 유기 절연층(27)을 구성한다.
즉, 제1 프레임(22)의 X 방향의 최대 치수(L2)에 대하여 제1 유기 절연층(27)의 X 방향의 최대 치수(L1)는 크고, 마찬가지로 Y 방향에 있어서도 제1 프레임(22)의 Y 방향의 최대 치수에 비해 제1 유기 절연층(27)의 최대 치수가 크다.(도시 생략)
이렇게 제1 유기 절연층(27)을 제1 프레임(22)을 완전히 덮도록 피착함으로써, 제1 유기 절연층(27)을 형성했을 때 제1 프레임(22)에 형성된 간극(40)에 기인하여 제1 유기 절연층(27)의 상면에 요철이 발생하는 것이 방지된다.
이어서, 이러한 제1 유기 절연층(27)에 대하여, 포토리소그래피 기술에 의해 상기 제1 반도체 소자(24)의 전극 패드(26)에 대응하는 위치에, 층간 접속부(비어)를 형성한다.
이어서, 층간 접속부(비어)가 형성된 제1 유기 절연층(27) 위에 제1 재배선(28)을 형성한다. 당해 제1 재배선(28)은 구리(Cu) 도금법을 사용하여 형성한다.
제1 유기 절연층(27) 위에 제1 재배선(28)이 형성된 상태를 도 18에 나타낸다. 상술한 바와 같이, 제1 재배선(28)은 반도체 소자(24a)와 반도체 소자(24b)를 상호 접속하는 배선(28a), 및 외부 접속 단자 등에 접속되는 배선(28b)을 포함한다.
또한, 여기서 배선(28)을 “재배선”이라 부르는 것은 반도체 소자(24)에서는 이미 그 표면에 전자 회로를 구성하는 배선(필요에 따라 다층 배선)이 형성되어 있는 것에 대응하고, 이러한 반도체 소자(24) 위에 제1 유기 절연층(27)을 형성한 후에 형성되는 배선이기 때문에 재배선이라 부르는 것이다.
이어서, 당해 제1 유기 절연층(27) 및 재배선층(28) 위에 제2 프레임(29)이 배열 설치된다. 당해 제2 프레임(29)은 상기 제1 프레임(22)과 동일한 수단에 의해 형성된다. 도 19는 당해 제2 프레임(29)이 배열 설치된 상태를 나타낸다. 도 19에 나타나 있는 바와 같이, 제2 프레임(29)은 제1 프레임(22)보다 작은 최대 외형 치수를 갖고 제1 프레임(22) 위에 배열 설치된다.
이 때, 당해 제2 프레임(29)의 높이도 당해 프레임(29)에 의해 획정되는 소자 수납부(31)에 고정되는 반도체 소자(32)의 상면의 높이가 실질적으로 동일한 높 이를 갖고, 양자의 표면이 거의 동일 평면을 이루도록 선택된다. 제2 프레임(29)에 의해 제2 소자 수납부(31)가 획정된다. 당해 제2 프레임(29)에는 복수의 층간 접속부(비어) 홀(30), 및 더미 비어 홀(41)이 배열 설치된다.
또, 당해 제2 프레임(29)에서도 상기 제1 프레임(22)과 마찬가지로, 그 코너부를 포함하여 복수의 개소에 간극(40)이 배열 설치된다. 이러한 구성에서도 가열 처리(큐어)시 제2 프레임(29)에서 열수축이 발생하여도 그 변형은 간극(40)에서 흡수되고, 소자 수납부(31)는 소정의 면적·형상을 유지하며 제2 반도체 소자(32)는 당해 제2 소자 수납부(31) 내에 수용된다.
또, 이러한 구성에서 제2 프레임(29)에 배열 설치되는 상기 층간 접속부(비어) 홀(30)은 제1 유기 절연층(27) 위에 형성된 제1 재배선층(28)의 외부 접속부(랜드)에 대응하여 프레임(29A, 29B)에 형성된다.
그리고, 더미 비어 홀(41)은 당해 층간 접속부(비어) 홀(30)로부터 소정의 간극을 갖고 배열 설치된다.(당해 더미 비어 홀(41)의 하단부에는 제1 재배선층(28)은 배치되어 있지 않고, 재배선층의 접속에는 관여하지 않음.)
이러한 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)은 포토 프로세스에 의해 제2 프레임(29)의 형성과 동시에 형성된다.
상기 제2 프레임(29A, 29B)의 각기에서, 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)은 도면상 각 프레임(29A, 29B)의 X 방향에서의 길이(폭)의 중앙부(중심선상)에서 Y 방향에 나란히 배열 설치된다.
즉, 각 프레임(29A, 29B)의 X 방향의 길이(폭)를 L3 라고 하면, 층간 접속부 (비어) 홀(30) 및 더미 비어 홀(41)은 각 프레임(29A, 29B)의 중앙부, 즉 L3/2로 되는 위치에서 Y 방향에 나란히 배열 설치된다.
이렇게, 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)이 제2 프레임(29)의 블록(29A, 29B)의 중앙부에 배열 설치됨으로써, 제2 프레임(29)이 가열되어 열수축이 발생해도, 그 열수축은 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)을 사이에 두고, 그 X 방향의 양측에 거의 동일하게 발생한다. 이 때문에, 열수축은 상쇄되어 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)에서의 불필요한 변형의 발생이 억제·방지된다.
또, 더미 비어 홀(41)은 도 19(a)에 화살표(P)를 가지고 나타나 있는 바와 같이, 복수개의 층간 접속부(비어) 홀(30) 상호 거리와 동등한 거리를 갖고, 당해 층간 접속부(비어) 홀(30)의 배열의 외측·양단부, 및/또는 당해 층간 접속부(비어) 홀(30)의 배열이 성긴 부분에 배열 설치된다.
당해 층간 접속부(비어) 홀(30)의 배열의 외측·양단부에 더미 비어(41a)가 배치되는 경우, 당해 더미 비어 홀(41a)로부터 제2 프레임(29)의 Y 방향 단부까지의 거리는 임의이다.
이러한 더미 비어 홀(41a)의 배열 설치에 의해 배열의 양단부에 있는 층간 접속부(비어) 홀(30)에의 응력도 다른(내측에 있는) 층간 접속부(비어) 홀(30)과 동등한 것으로 되어 당해 배열의 양단부에 위치하는 층간 접속부(비어) 홀(30)의 변형이 억제·방지된다.
또, 층간 접속부(비어) 홀(30)의 배열이 성긴 부분에 더미 비어(41b)를 배열 설치함으로써, 당해 층간 접속부(비어) 홀(30)의 배열이 성긴 부분에 위치한 층간 접속부(비어) 홀(30)에의 응력도 다른 층간 접속부(비어) 홀(30)과 동등한 것으로 되어 당해 배열의 성긴 부분에 위치하는 층간 접속부(비어) 홀(30)의 변형이 억제·방지된다.
이렇게, 제2 프레임(29)에서는 층간 접속부(비어) 홀(30)과 함께 더미 비어 홀(41)을 배열 설치함으로써, 제2 프레임(29)에 열수축을 일으켜도 층간 접속부(비어) 홀(30)의 변형이 억제·방지된다. 이에 따라, 재배선(28)과 배선(35) 사이는 높은 신뢰성을 갖고 접속된다.
이어서, 도 20에 나타나 있는 바와 같이, 제2 소자 수납부(31)에 제2 반도체 소자(32)가 장착된다.
당해 제2 반도체 소자(32)는 접착제(25)에 의해 제1 유기 절연층(27) 위에 접착 고정된다.
이어서, 도 21에 나타나 있는 바와 같이, 제2 프레임(29) 및 제2 반도체 소자(32) 위를 덮고, 제2 유기 절연층(34)을 형성하며, 또한 이 제2 유기 절연층(34) 위에 제2 재배선층(35)을 형성한다.
이 때, 제2 유기 절연층(34)을 제2 프레임(29)을 완전히 덮도록 형성함으로써, 제2 프레임(29) 사이에 존재하는 간극(40)도 당해 제2 유기 절연층(34)에 의해 메워져 평탄면이 형성된다.
도포 형성된 유기 절연층은 포토 프로세스에 의해 패터닝 처리되고, 제2 프레임(29) 위를 넘어 그 외측(외주)면도 피복하도록 남겨져 제2 유기 절연층(34)을 구성한다.
이 때, 당해 제2 유기 절연층(34)은 상기 제1 프레임의 유기 절연층(27)의 외주 측면까지는 연재(延在)하는 일이 없도록 패터닝된다. 또 이 때, 제2 유기 절연층(34)으로 되는 수지는 제2 프레임(29)의 간극(40)을 거쳐서 외부에 유출한다. 이 때문에, 제2 소자 수납부(31) 내에 존재하고 있던 공기도 수지의 흐름에 의해 외부로 압출(押出)되어, 제2 유기 절연층(34)과 제2 프레임(29) 사이에서의 보이드의 발생이 방지된다.
또, 제2 유기 절연층(34)을 형성할 때, 당해 제2 유기 절연층(34)은 제2 프레임(29)에서의 더미 비어 홀(41) 내에도 진입하여 더미 비어 홀(41)은 제2 절연층(34)에 의해 메워진다.
또한, 제2 재배선층(35)을 형성하기 전에 층간 접속부(비어) 홀(30) 내에 층간 접속용 금속층(36)의 형성 처리를 행한다. 이 층간 접속용 금속층(36)은 층간 접속부(비어) 홀(30)의 내면에 미리 티타늄(Ti) 등의 배리어 층 및 구리(Cu) 등의 시드층을 스퍼터링법에 의해 형성하여 두고, 당해 시드층을 전극으로 하는 전해 도금법을 사용하여 형성된다.
상술한 바와 같이, 제2 프레임(29A, 29B)에서의 층간 접속부(비어) 홀(30) 및 더미 비어 홀(41)의 형성 위치를 당해 제2 프레임의 폭방향에서의 중심부로 하고, 또한 더미 비어 홀(41)을 층간 접속부(비어) 홀(30) 배열의 양단에 배치함으로써, 층간 접속부(비어) 홀(30)에는 변형을 일으키지 않는다.
따라서. 스퍼터링법에 의한 배리어층, 시드층을 용이하고 균일한 두께를 갖 고 형성할 수 있다. 균일한 배리어층, 시드층의 배열 설치에 의해 층간 접속용 금속층(36)은 높은 신뢰성을 갖고 형성된다.
이러한 제2 유기 절연층(34), 및 제2 재배선층(35)의 형성후, 제2 유기 절연층(34) 위에 폴리 이미드계 수지로 이루어지는 커버 막(37)을 형성한다. 당해 커버 막(37)은 솔더 레지스트성을 갖는다.
그런 후, 당해 커버 막(37)의 외부 단자(38)의 배열 설치 위치에 개구를 형성하고, 이 개구를 거쳐서 땜납 볼로 이루어지는 구(球) 형상 외부 접속 단자(38)가 배열 설치된다.(상기 도 14 참조)
이러한 제조 방법에서 제2 프레임(29)은 도 21에 나타나 있는 바와 같이, 절연층이 피착된 상태에서도 절연층이 피착된 제1 프레임(22)보다 작은 최대 외형 치수를 갖고 제1 프레임(22) 위에 배열 설치된다.
즉, 도 21(b)에 나타나 있는 바와 같이, 제1 유기 절연층(27)이 피착 형성된 제1 프레임(22)부의 최대 외형 치수(L1)는 제2 유기 절연층(34)이 피착 형성된 제2 프레임(29)부의 최대 외형 치수(L4)보다도 크다.
따라서, 제2 프레임(29)을 덮는 제2 유기 절연층(34)의 주위에는 제1 프레임(22)을 덮는 제1 유기 절연층(27)의 상면이 표출된 상태로 된다. 이 표출부의 폭(ΔL)은 50μm 정도로서, 제2 프레임(29)의 외측면에서의 제2 유기 절연층(34)의 주위를 둘러싼다.
이러한 구성에 의하면, 상술한 바와 같이, 제2 프레임(29)을 덮는 제2 유기 절연층(34)을 형성할 때, 당해 제2 유기 절연층(34)의 두께를 크게 하여도 상기 패 터닝시 당해 제2 유기 절연층(34)이 제1 프레임(22)의 측면을 덮는 제1 유기 절연층(27)의 외측면까지 연재(소위 늘어짐)하는 일이 생기지 않고, 당해 제1 유기 절연층(27)의 외형 치수에 변동을 초래하는 일이 없다.
또, 본 발명은 상기 실시예에 개시되는 제조법에 관하여, 기판(21)으로서 실리콘(Si) 기판 등의 반도체 기판을 적용함으로써, 소위 반도체 프로세스를 준용하는 것이 가능하고, 따라서 상기 반도체 장치의 생산의 효율화를 꾀할 수 있다.
즉, 기판(21)으로서 반도체 기판을 적용하고 당해 기판(21) 위에 상기 프레임을 형성하는 때에는, 반도체 제조 프로세스에서의 포토 프로세스를 적용할 수 있다. 이러한 경우의 제1 프레임층(22)의 형성 방법을 도 22를 사용하여 설명한다.
도 22(a)에 나타내듯이 실리콘(Si) 기판 등의 웨이퍼(21)를 준비하고, 이 웨이퍼(21) 위에 스핀 코트(회전 도포)법으로 감광성 수지(포토 레지스트)층(42)을 형성한다. 이 감광성 수지층(42)은 포지티브형, 네거티브형의 어느 것이여도 좋다.
도 22(b)는 웨이퍼(21) 위에 감광성 수지층(42)이 형성된 상태를 나타낸다. 이어서, 제1 프레임(22)의 형상·배치에 대응하는 분할 패턴이 형성된 레티클(43)을 사용하고, 도 22(c)에 나타나 있는 바와 같이, 상기 감광성 수지층(42)에 대하여 노광 처리를 행한다.
이어서, 현상 처리를 행하여 불필요한 부분을 제거한 후, 가열 처리를 실시하여 감광성 수지층(42)을 큐어한다. 이에 따라 도 22(d)에 나타내듯이, 웨이퍼(21) 위에는 제1 프레임(22)이 복수개 형성된다.
제2 프레임(29)도 동일한 포토 프로세스에 의해 형성된다. 즉, 이러한 프레 임의 형성은 반도체 디바이스의 형성에서의 포토 프로세스를 적용할 수 있고, 높은 정밀도를 갖고 당해 프레임을 형성할 수 있다.
한편, 당해 기판(21) 위에 형성된 반도체 장치를 개편화(個片化)하고, 개개의 반도체 장치(20)를 형성하는 때에는 반도체 제조 프로세스에서의 다이싱 처리를 적용할 수 있다.
또한, 본 발명에서는 적어도 상기 제1 프레임(22)이 그 상면 배열에 측면을 포함하여 제1 유기 절연층(27)에 의해 피복됨으로써, 간극(40)의 설치에 기인하여 당해 제1 유기 절연층(27) 상면에 요철이 발생하는 것이 방지된다.
이에 대하여 도 23을 사용하여 설명한다.
즉, 간극(40)을 갖는 제1 프레임(22)에 의해 획정된 반도체 소자 수납 영역 내에 제1 유기 절연층(27)을 충전하는 상태를 상정하면, 도 23(a)에 나타내듯이 도포되어 제1 유기 절연층(27)으로 되는 수지는 간극(40)을 거쳐서 외측으로 유출한다.
이 때문에, 화살표(E)에서 나타나 있는 바와 같이, 간극(40)부에서 제1 유기 절연층(27)의 상면에 우묵하게 들어가는 곳(오목부)이 발생하는 경우가 있다.
상술한 바와 같이, 제1 유기 절연층(27)의 상면에는 제2 프레임(29), 제2 반도체 소자(32) 등이 배치되기 때문에, 제1 유기 절연층(27)의 상면에 요철이 존재하는 것은 바람직하지 않다.
이 때문에, 본 발명에서는 도 23(b)에 나타나 있는 바와 같이, 제1 프레임(22)을 완전히 덮어서 제1 유기 절연층(27)을 형성하고, 간극(40) 부분도 완전히 매립하여 제1 유기 절연층(27)의 상면을 평탄면으로 한다.
상술한 바와 같이, 제1 유기 절연층(27)으로 되는 수지의 일부는 간극(40)을 거쳐서 외부로 흘러 나온다. 이 때, 제1 소자 수납부(23) 내에서 제1 프레임(22)과 제1 반도체 소자(24) 사이에 존재하고 있던 공기도 당해 수지에 의해 외부로 압출된다. 이에 따라, 제1 유기 절연층(27) 내에 보이드가 발생하는 것이 방지되고, 당해 보이드에 기인하는 크랙 또는 박리 등의 발생이 방지된다.
제1 유기 절연층(27)으로 되는 수지는 제1 프레임(22)의 외측면도 덮어서 형성된다. 이러한 프레임에의 절연층의 피복 효과는 제2 프레임(29) 위에의 제2 유기 절연층(34) 형성시에도 마찬가지로 초래된다.
이어서, 본 발명에 의한 반도체 장치(20)의 변형예에 대하여 상술한다.
본 제1 변형예에 의한 반도체 장치에서는 도 24에 나타나 있는 바와 같이, 프레임의 외측 코너 에지부에서의 형상에 특징을 갖는다. 즉, 본 변형예에서는 도 24(b)에 나타내듯이, 프레임의 외측 코너 에지부의 형상을 만곡면(灣曲面)을 가지고 구성한다.(R을 붙임)
이렇게, 프레임 외측의 코너 에지부를 만곡면으로 함으로써, 피착되는 유기 절연층의 프레임에 대한 습윤성(접합성)이 향상되고, 따라서 코너부에서 프레임이 유기 절연층으로부터 노출하는 것을 방지할 수 있다. 이러한 구성은 제1 프레임, 제2 프레임 각각에 있어서 적용할 수 있다.
한편, 도 25에 나타나 있는 바와 같이, 프레임의 코너 에지부가 급준(急峻)하다면, 당해 프레임 위에 피착되는 유기 절연층의 코너 에지부에서의 습윤성(접합 성)이 낮아지게 되는 경우가 있고, 도 26에 나타나 있는 바와 같이, 코너 에지부에 피착된 유기 절연층이 얇게되어, 도 27에 나타나 있는 바와 같이, 프레임의 코너 에지부가 유기 절연층으로부터 노출해 버리는 우려가 있다.
본 발명의 제2 변형예인 반도체 장치를 도 28에 나타낸다. 도 28(a)는 제1 유기 절연층(27) 위에 제2 프레임(29)을 형성한 상태를 나타내는 평면도, 도 28(b)는 (a)의 A-A 단면을 나타낸다.
본 변형예에서는 당해 제2 프레임(29A, 29B)의 각각에서, 당해 프레임(29A, 29B)을 슬릿(45)에 의해 반도체 소자 수납부로부터 멀어지는 방향에 29A-1, 29A-2 , 및 29B-1, 29B-2로 분할하고 있다. 그리고, 이 분할된 프레임(29A, 29B) 중, 반도체 소자 수용부측의 프레임(29A-1, 29B-1)에 층간 접속부(비어) 홀(30, 41)을 그 폭(L6)의 중앙(중심선상)에 위치하도록 배열 설치한다.
반도체 소자 수납부가 비교적 작은, 즉 탑재되는 반도체 소자가 작은 경우, 상대적으로 프레임의 폭(L3)(도 19)이 커지고, 그 중앙부(중심선상)에 층간 접속부(비어) 홀을 배치하는 것은 반도체 소자의 전극과 당해 층간 접속부(비어) 홀과의 거리를 크게 하는 것이다. 이것은 당해 반도체 소자의 전기적 특성의 저하를 초래하는 한 요인이 될 가능성을 갖는다.
따라서, 본 변형예에서는 반도체 소자 수용부로부터 멀어지는 방향에 프레임을 분할하고, 반도체 소자에 가장 가까운 프레임에 층간 접속부(비어) 홀을 배열 설치한다. 그리고 당해 프레임에서, 층간 접속부(비어) 홀은 그 블록의 중앙부(중심선상)에 위치하여 배열 설치되어 당해 층간 접속부(비어) 홀의 변형이 방지된다.
이러한 구성에 의해, 당해 층간 접속부(비어) 홀의 변형이 방지됨과 동시에, 반도체 소자의 전기적 특성의 저하를 초래하지 않는다.
본 발명의 제3 변형예를 도 29에 나타낸다.
본 변형예에서는 제2 프레임(29)에서 층간 접속부(비어)의 내측 하부 가장자리부(B2)의 형상을 스커트 모양 형상으로 한다. 이러한 형상은 층간 접속 홀(30)을 형성할 때, 도 22(c)에서 나타내는 노광 공정에서 노광 조정함으로써 얻을수 있다.
이렇게, 층간 접속부(비어)의 하단 부분의 형상을 스커트 모양 형상으로 함으로써, 스퍼터링법에 의해 배리어층, 시드층을 형성할 때 층간 접속 홀(30)의 내벽에 확실하게 이들 층을 형성할 수 있다.
따라서, 접속 신뢰성의 높은 층간 접속부(비어)(30)를 형성하는 것이 가능하게 되고, 따라서 반도체 장치(20)의 신뢰성을 높일 수 있다.
본 발명의 제4 변형예를 도 30에 나타낸다. 도 30(b), (c)는 평면도(a)의 A-A 단면을 나타낸다.
즉, 본 변형예에서는 도 30(b)에 나타나 있는 바와 같이, 제1 프레임(22)의 배치에서, 프레임(22) 사이를 간극(40)에 의해 완전히 분리하는 것은 아니고, 당해 간극 부분의 하지층(기판(21)) 위에 박층(51)이 존재한 구성을 나타낸다.
이러한 구조에 의하면 간극(40)의 개구 면적은 감소하지만, 당해 박층(51)의 두께(높이)를 선택함으로써 도포·충전되는 절연 부재의 유동은 제한되지 않고, 따라서 공기의 배출, 및 프레임에의 절연층의 피복을 행할 수 있다.
상기 박층(51)은 제1 프레임(22)의 형성에 선행하여 형성해 둘 수도 있다. 이러한 경우, 도 30(c)에 나타나 있는 바와 같이, 프레임과 동일한 재료 또는 이종 재료를 갖고 형성할 수 있다.
당해 박층(51)의 배열 설치는 상기 제2 프레임(29)을 배열 설치할 때에도 적용할 수 있다.
또, 상기 실시예에서는 반도체 소자를 2층으로 적층한 구성을 들었다. 그러나 반도체 소자의 적층수는, 물론 이에 한정되는 것은 아니다.
또, 기판으로서 상술한 실리콘(Si) 등의 반도체 기판에 대신하여 유리 에폭시 기판 등의 절연성 기판의 표면 및/또는 내부에 도전층이 배열 설치된 배선 기판(소위 인터포저)을 사용하고, 본 발명 사상에 따라 당해 배선 기판 표면에 프레임을 배열 설치한 후, 반도체 소자를 적층할 수도 있다. 또, 기판으로서 실리콘(Si) 등의 반도체 기판에 대신하여 유리, 세라믹 등의 절연성 기판을 사용할 수도 있다.
한편, 기판으로서 실리콘(Si) 등의 반도체 기판을 사용하는 경우, 단순한 지지 기판으로서 사용하는 것 외에, 당해 반도체 기판에 미리 반도체 소자 및/또는 당해 반도체 소자를 사용한 전자 회로를 형성해 두고, 본 발명사상에 따라 당해 반도체 기판 위에 프레임을 배열 설치한 후, 반도체 소자를 적층하고, 반도체 기판 중의 반도체 소자 및/또는 당해 반도체 소자를 사용한 전자 회로와, 적층된 반도체 소자를 전기적으로 접속하여 보다 고기능을 갖는 전자 회로를 구축할 수 있다.
또한, 프레임의 구성 재료로서, 감광성 수지에 대신하여 비감광성 수지를 적용할 수도 있다.
상술한 바와 같이, 본 발명에 의하면 다음에 서술하는 여러 효과를 실현할 수 있다.
청구항 1 및 청구항 4 기재의 발명에 의하면, 반도체 소자를 수납하는 반도체 소자 수납 영역이 변형하는 것을 방지할 수 있고, 반도체 소자를 반도체 소자 수납 영역에 확실하게 수납하는 것이 가능하게 된다.
또, 청구항 2 기재의 발명에 의하면, 반도체 소자 수납부의 변형을 확실히 방지할 수 있다.
또, 청구항 3 기재의 발명에 의하면, 간극부를 갖는 프레임을 용이하게 형성할 수 있다.
또, 청구항 5 기재의 발명에 의하면, 제1 프레임의 상부에 설치되는 반도체 소자에 경사 등의 탑재 불량이 발생하는 것을 방지할 수 있다.
또, 청구항 6 기재의 발명에 의하면, 유기 절연층에 수축 응력이 발생해도 개구에 변형이 발생하는 것을 방지할 수 있다.
또, 청구항 7 기재의 발명에 의하면, 유기 절연층에 열수축 응력이 발생했다하더라도, 더미 비어에 의해 유기 절연층의 변형을 흡수할 수 있다.
또, 청구항 8 기재의 발명에 의하면, 코너부에서의 프레임의 노출을 방지할 수 있다.
또, 청구항 9 기재의 발명에 의하면, 기판, 프레임, 및 유기 절연층 사이에 존재하는 공기는 간극을 거쳐서 외부로 유출하고, 장치 내에 보이드가 발생하는 것을 방지할 수 있다.
또, 청구항 10 기재의 발명에 의하면, 응력 집중이 발생하기 쉬운 부위에 당해 응력을 흡수하는 기능을 갖는 간극부가 형성되기 때문에, 프레임의 변형을 확실히 방지할 수 있다.

Claims (10)

  1. 기판 위에 반도체 소자 수납 영역을 획정하여 배열 설치된 프레임과,
    상기 반도체 소자 수납 영역 내에 배열 설치된 반도체 소자와,
    상기 반도체 소자 및 프레임을 피복하여 배열 설치된 유기 절연층과,
    상기 유기 절연층 위에 배열 설치된 배선층을 구비하고,
    상기 프레임은 그 길이 방향에서, 간극이 배열 설치되어서 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 간극부는 적어도 상기 반도체 소자 수납부의 코너부에 있어서의 프레임에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 프레임은 감광성 수지 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 기판 위에 제1 반도체 소자 수납 영역을 획정하여 배열 설치된 제1 프레임과,
    상기 제1 반도체 소자 수납 영역 내에 배열 설치된 제1 반도체 소자와,
    상기 제1 반도체 소자 및 제1 프레임을 피복하여 배열 설치된 제1 유기 절연층과,
    상기 제1 유기 절연층 위에 배열 설치된 제1 배선층과,
    상기 제1 유기 절연층 위 및 상기 제1 배선층 위에 제2 반도체 소자 수납 영역을 획정하여 배열 설치된 제2 프레임과,
    상기 제2 반도체 소자 수납 영역 내에 배열 설치된 제2 반도체 소자와,
    상기 제2 반도체 소자 및 상기 제2 프레임을 피복하여 배열 설치된 제2 유기 절연층과,
    상기 제2 유기 절연층 위에 배열 설치된 제2 배선층을 구비하고,
    상기 제1 프레임 및 상기 제2 프레임은 그 길이 방향에서, 간극이 배열 설치되어서 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제2 프레임의 최대 외형 치수가 상기 제1 프레임의 최대 외형 치수보다도 작은 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 유기 절연층의 폭방향의 중앙부에 개구(開口)가 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 유기 절연층에는 복수개의 개구가 나란히 설치되고, 그 양단에는 더미 비어가 배열 설치되어서 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 반도체 소자 수납부의 코너부에 위치하는 프레임의 외측 코너부는 면따기되어서 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 기판 위에 반도체 소자 수납 영역을 획정하는 프레임을 그 길이 방향에서, 간극을 두어 배열 설치하는 공정과,
    상기 프레임에 의해 획정된 반도체 소자 수납 영역 내의 상기 기판 위에 반도체 소자를 배열 설치하는 공정과,
    상기 반도체 소자 및 상기 프레임을 덮어 유기 절연층을 형성하는 공정과,
    상기 유기 절연층 위에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 프레임을 배열 설치할 때, 적어도 상기 반도체 소자 수납부의 코너부에서, 간극을 설치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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