TWI244747B - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
TWI244747B
TWI244747B TW093133994A TW93133994A TWI244747B TW I244747 B TWI244747 B TW I244747B TW 093133994 A TW093133994 A TW 093133994A TW 93133994 A TW93133994 A TW 93133994A TW I244747 B TWI244747 B TW I244747B
Authority
TW
Taiwan
Prior art keywords
frame
semiconductor
insulating layer
organic insulating
wafer
Prior art date
Application number
TW093133994A
Other languages
English (en)
Other versions
TW200603374A (en
Inventor
Tetsuya Fujisawa
Masamitsu Ikumo
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Application granted granted Critical
Publication of TWI244747B publication Critical patent/TWI244747B/zh
Publication of TW200603374A publication Critical patent/TW200603374A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

1244747 九、發明說明: L發明戶斤屬之技術領域3 本申請案係以2004年7月14日所提申之日本專利申請 案No. 2004-207516為基礎並請求其之優先權權益,其之整 5 體内容係併於本案以為參考資料。 發明領域 本發明一般係有關一種半導體元件及其製造方法,且 更有關一種半導體元件及其製造方法,其中一或多個半導 體晶片係高安裝密度地安裝於一基板上。 10 【先前技冬好】 相關技藝之說明 近年來,由於電子設備之先進特徵與微型化的需求, 故亦同時要求該安裝於電子設備上之半導體元件的先進特 徵與微型化。因為此一原因,一單一半導體晶片具備多種 15 功能以及一或多個具有不同功能之半導體晶片被安裝於一 載體基板或封裝體上之技術係被進行,以達成半導體晶片 的多樣功能。 本發明申請人係已於下列日本專利申請案中提出某些 與半導體元件(其以二或多個安裝之半導體晶片達到多樣 20 功能)及其製造方法相關之技術。 如其一申請案,日本早期公開專利申請案No. 2001-217381係揭示一種半導體元件及其製造方法,其中提 供二或多個具有不同功能且鄰近排列之半導體晶片,於其 上形成回流佈線層(其覆蓋共同之半導體晶片且彼此連接 1244747 至半導體晶片),且電極柱(銅)係形成於回流佈線層上。 揭露於曰本早期公開專利申請案No. 2001-217381中者 係為多數個藉由回流佈線層互連之半導體晶片係被製成整 合結構’半導體晶片的背面係固定至共有載體基板(金屬板 5 等)上,以強化整合結構,且具有不同尺寸之半導體晶片係 被層疊,且回流佈線層係形成以覆蓋此共有之半導體晶片。 再者,其揭露該半導體晶片與該電極柱係分別以樹脂 互相絕緣。 再者,第1A至第8B圖係顯示一揭示於曰本早期公開專 10 利申請案No. 2004-056093中之傳統的半導體元件及其製造 方法,其中二或多個不同功能之半導體晶片係安裝於基板 上,且另一半導體晶片係經絕緣層而再安裝於該半導體晶 片上。
此外,各第 ΙΑ、2A、3A、4A、5A、6A、7A與8A圖係 15 為傳統半導體元件之平面圖,且各第16、2丑、36、43、53、 6B、7B與8B圖係為沿第 ΙΑ、2A、3A、4A、5A、6A、7A 與8A圖之線A-A之傳統半導體元件的橫截面圖。 如第1A圖所示,該第一樹脂層2係形成於晶圓1(使用以 作為載體基板)上。第一樹脂層2係圖案化成框架形狀並被 20 設置以使得形成該第一組件容納部位3。 如第2A圖所示,該第一半導體晶片4係分別置於第一組 件容納部位3中。 該第一半導體晶片4係使用膠黏劑5固定至該晶圓1。而 後,第一有機絕緣層7係形成以覆蓋第一樹脂層2與第一半 1244747 導體晶片4。此狀態係顯示於第3A圖中。第一有機絕緣層7 係設置以共同覆蓋第一樹脂層2之頂表面與第一半導體晶 片4的頂表面。 而後,於第一有機絕緣層7中,介層連接(介層)係形成 5 於相對於第一半導體晶片4之墊6的位置處,且第一回流佈 線層8係形成於第一有機絕緣層7之頂表面上。第4A圖顯示 形成回流佈線層8時之狀態。 隨後,如第5A圖所示,第二樹脂層9係形成於第一有機 絕緣層7與回流佈線層8上。其於幾乎第二樹脂層9之中心中 10 提供第二組件容納部位11,且介層10係呈二排形式,形成 於靠近第二組件容納部位11處。該形成於第一有機絕緣層7 上之第一回流佈線8的部份係暴露至第二組件容納部位11 的内部,且第一回流佈線8亦暴露至介層10的底部。 而後,如第6A圖所示,第二半導體晶片12係被固持於 15 第二組件容納部位11中。第二半導體晶片12係藉膠黏劑5固 定至第一有機絕緣層7的頂表面。 而後,第二有機絕緣層14係設置以覆蓋第二樹脂層9 與第二半導體晶片12,且第二回流佈線15係形成於第二有 機絕緣層14的前表面,以使得其經介層16(形成於介層10内 20 部)電氣連接至第一回流佈線層8。第7A圖顯示設置有第二 有機絕緣層14與第二回流佈線15之狀態。 而後,由焊料光阻所製成之覆蓋膜17係形成於第二有 機絕緣層14上,且該用於設置外部端子18之介層係形成於 覆蓋膜17上。外部端子18與第二回流佈線15係經此等介層 1244747 而電氣連接在一起。 如第8A圖所示,半導體元件係因而產生,其中多個半 導體晶片係容納於一封裝體中。 然而’於日本早期公開專利中請案N。· 2謝_217381所 5揭露之技術中,轉移禱模方法係使用於將二或多個半導體 晶片封進樹脂中。因為此-原因,可能於用於包封之樹脂 固化時,在基板(矽,其支撐半導體晶片)中發生一翹曲現 象,且當層豐二或多個半導體晶片於基板上時,更常發現 此一赵曲現象。 10 另一方面,於曰本早期公開專利申請案Ν〇· 2004-056093所揭露之技術中,該包括第一樹脂層2之框架 係設置於矽晶圓1上,且形成半導體-晶片容納部位。 然而,當選擇性形成第一樹脂層2於晶圓丨上時,熱收 縮會發生於第一樹脂層2中。此係顯示於第9A圖中,且翹曲 15係產生於第一樹脂層2之角落A1處,此可能降低角落處之開 口尺寸。 因為此原因,其必須將此角落部位處之變形納入考量 以建立此開口尺寸。 再者,第一樹脂層2係被形成呈一封閉框架形式,且當 20形成第一有機絕緣層7時,該包括於第一組件容納部位3與 第一半導體晶片4間之空氣可能無法適當地排出。如第⑺圖 所示,其存在下列之可能性,即,空隙19係形成於第一有 機絕緣層7的下部伋。 另方面’介層1 〇係形成於苐一樹脂層9 ’且假若熱收 1244747 縮發生於第二樹脂層9中時,其存在下列之可能性,即,介 層10在X方向上變形(如第11圖所示)或在Y方向上變形(如 第12圖所示)。第11及12圖中之參考數字10a係指變形介層。 再者,當於第二樹脂層9中形成介層開口 10時,介層開 5 口 10之底邊緣B1可為如第13圖所示之尖銳邊緣,而於底邊 緣B1處產生形成種子層(如,銅)之困難。 L發明内容3 發明概要 本發明之一目的係在提供一種改良之半導體元件,其 10 中前述問題係被排除。 本發明之另一目的係在提供一種半導體元件,其中, 一或多個半導體晶片可高密度與高可信度地被安裝於一基 板上。 本發明之又一目的係在提供一種製造半導體元件的方 15 法,其中一或多個半導體晶片可高密度與高可信度地安裝 於一基板上。 本發明之前述目的可藉一半導體元件而達成,其包 含:一提供於一基板上之框架,以於基板上形成一半導體-晶片容納部位;一提供在半導體-晶片容納部位中之半導體 20 晶片;一提供以覆蓋半導體晶片及框架之有機絕緣層;以 及一提供於有機絕緣層上之佈線層,該框架包含設置在框 架之縱長方向的間隔。 依據前述發明,即使框架因加熱而產生變形,此變形 可被設置在框架之縱長方向的間隔所吸收。因此,其可能 1244747 防止半導體-晶片容納部位(其中固持有半導體晶片)的變 形,其使得半導體晶片可能可靠地容納於半導體-晶片容納 部位中。 再者,本發明前述之半導體元件可被構形,以使得間 5 隔被設置於框架中之至少半導體-晶片容納部位的角落處。 依據前述發明,該用於吸收應力之間隔係設置在欲產 生應力集中之位置中,且其可能有效避免半導體-晶片容納 部位的變形。 再者,本發明前述之半導體元件可被構形,以使得框 10 架係由一光敏樹脂材料所製成。 依據前述發明,其可能易於形成含有間隔之框架。 再者,本發明之前述目的係藉一半導體元件而達成, 該半導體元件包含:一提供於一基板上之第一框架,以於 基板上形成一第一半導體-晶片容納部位;一提供於該第一 15 半導體-晶片容納部位中之第一半導體晶片;一提供以覆蓋 該第一半導體晶片與該第一框架之第一有機絕緣層;一提 供於該第一有機絕緣層上之第一佈線層;一提供於該第一 有機絕緣層與該第一佈線層上之第二框架,以於該第一有 機絕緣層與該第一佈線層上形成一第二半導體-晶片容納 20 部位;一提供於該第二半導體-晶片容納部位中之第二半導 體晶片;一提供以覆蓋該第二半導體晶片與該第二框架之 第二有機絕緣層;以及一提供於該第二有機絕緣層上之第 二佈線層,第一框架與第二框架各包含設置於其等之縱長 方向的間隔。 10 1244747 依據前述發明,其可能防止半導體-晶片容納部位(其中 固持有半導體晶片)的變形,其使得半導體晶片可能可靠地 容納於半導體-晶片容納部位中。 再者,本發明前述之半導體元件可被構形,以使得該 5 第二框架(上部位)之最大外部尺寸小於第一框架(下部位) 之最大外部尺寸。 依據前述發明,第一框架之周圍部位係處在其自第二 框架暴露出之狀態。第一框架之周圍部位係為欲產生表面 上之不規則性的部位。由於半導體晶片係被安裝於排除該 10 欲產生不規則性之位置外之第一框架之上部位中,其可能 避免不理想之安裝(諸如,安裝於第一框架之上部位中之半 導體晶片的傾斜)的發生。 再者,本發明前述之半導體元件可被構形,以使得開 口形成於有機絕緣層之寬度方向之中心部位處。 15 依據前述發明,即使於有機絕緣層中產生收縮應力, 其可能藉由有機絕緣層之中心部位處之開口的形成,而避 免開口的變形。 再者,本發明前述之半導體元件可被構形,以使得多 個開口係橫向設置於有機絕緣層中,且擋介層(dummy vias) 20 係提供於多個開口的末端處。 依據前述發明,多個開口係橫向設置於有機絕緣層 中,且擋介層係提供於多個開口之末端處,且即使於有機 絕緣層中產生熱收縮應力,有機絕緣層之變形可被擋介層 所吸收。 11 1244747 再者,本發明前述之半導體元件可被構形 位於半導體-晶片容納部位 吏杆喊 #彡。 之角洛處之框架的外角落^ 依據前述發明,框架之圓形外角落的形成係允許框年 5對於樹脂層之可濕性(結合特性)的增加,且可能可避免外声 落處之框架的暴露部位。再者,本發明之前述目的孫藉^ 製造半導體元件之方法而達成,該方法包含下列资麟·· ^ -基板上提供-框架,以於該基板上形成—半導心晶片多 、·内uP位’ 4框架包含設置在該框架縱長方向之間降;於以 10由框架所形成之半導體-晶片容納部位中提H導雜晶 片;提供-有機絕緣層,以覆蓋該半導體晶片與该雜麥’ 以及於該有機絕緣層上提供一佈線層。 依據前述發明,間隔係在形成有機絕緣層前形〆= 架中,且該存在於基板、框架與有機絕緣層間之交氟係’> 15間隔而流出外部,且其可能避免空隙產生於該半導雜元件 中。 本發明前述之製造方法可被設計,以使得當榧#被权 供於基板上時,間隔係被設置於框架中之至少半導雜-糾# 容納部位的角落處。 20 依據前述發明,該用於吸收應力之間隔係形成於如 生應力集中之位置處。框架的變形可確實地避免。 , 依據本發明之較佳具體實施例,其可能確實地防 導體-晶片容納部位(其中固持有半導體晶片)的變衫’其^ 得半導體晶片可能可靠地容納於半導體-晶片容納#仪中 12 1244747 再者,依據本發明之較佳具體實施例,其可能確實地 避免半導體-晶片容納部位的變形。 、再者,依據本發明之較佳具體實施例,其可能易於形 成含有間隔之框架,該間隔係設置於框架之縱長方向。 5 #者’依據本發明之較佳具體實施例,其可能避免不 理想之安農(諸如,安裝於第一框架之上部位中之半導體晶 片的傾斜)的發生。 曰 再者’依據本發明之較佳具體實施例,即使於有機絕 緣層中產生收縮應力,其可能避免開口的變形。 ° 再者,依據本發明之較佳具體實施例,即使於有機絕 緣層中產生熱收縮應力,有機絕緣層之變形可被擋介層所 吸收。 再者,依據本發明之較佳具體實施例,其可能避免角 落處之框架的暴露。 15 再者,依據本發明之較佳具體實施例,該存在於基板、 框架與有機絕緣層間之空氣係經間隔而流出外部,且其可 能避免空隙產生於該半導體元件中。 再者,依據本發明之較佳具體實施例,該用於吸收應 力之間隔係設置於欲產生應力集中之位置處,且其可能確 20實地避免框架的變形。 圖式簡單說明 本發明之其他目的、特徵及優點將藉下列詳細說明與 參照附隨之圖式而更清楚。 第1A與1B圖係為顯示於一製造傳統半導體元件之方 13 1244747 去中二於該晶圓上形成第-樹脂層之製程的圖式。 第2A與2B圖係為顯示於該製造傳統半導體元 法中謂-半導體晶片之製程的圖式。 $ 第3A與3BH係為顯示於該製造傳統半導體元件 中t成第-有機絕緣層之製程的圖式。 第4A與4B®係為顯示於該製造傳統半導體元件之 式中’於第一有機絕緣層上形成第一回流佈線之製程的圖
⑺ 第5A與5B®料顯示於該製造傳統半導體元件之方 形成具有介層之第二樹脂層之製程的圖式。 第6A與6BH係為顯示於該製造傳統半導體元件 法中二安裝第二半導體晶片之製程的圖式。 第7A#7B®_顯示於該製造傳統半導體元件之方 法中,形成第二有機絕绫屛盥楚_ ★ 方 5 、 θ一第一回流佈線之製程的圖式。 第8Α與8Β圖係為顯示於該製造傳統半導體元件 法中’形成覆蓋膜與外部端子之製程的圖式。
圖式第9圖係為解釋說明傳統半導體元件所衍生之問題的 〕圖式第1〇圖係為解釋說明傳統半導體元件所衍生之問題的 第η圖係為解釋說明傳統半導體元件所衍生之問題的 圖式。 心第12圖係為解釋說明傳統半導體元件所衍生之問題的 14 1244747 第13圖係為解釋說明傳統半導體元件所衍生之問題的 圖式。 第14A與14B圖係為顯示一本發明較佳具體實施例之 半導體元件的圖式。 5 第15A與15B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,於晶圓上形成第一樹脂層之製程 的圖式。 第16A與16B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,安裝第一半導體晶片之製程的圖 10 式。 第17 A與17 B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,形成第一有機絕緣層之製程的圖 式。 第18A與18B圖係為顯示製造本發明較佳具體實施例 15 之半導體元件之方法中,於第一有機絕緣層上形成第一回 流佈線之製程的圖式。 第19 A與19 B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,形成具有介層與擋介層之第二樹 脂層之製程的圖式。 20 第20A與20B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,安裝第二半導體晶片之製程的圖 式。 第21A與21B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,形成第二有機絕緣層與第二回流 15 1244747 佈線之製程的圖式。 第22A、22B、22C與22D圖係為解釋說明於製造本發明 較佳具體實施例之半導體元件之方法中,形成第一樹脂層 之圖式。 5 第23A與23B圖係為解釋說明形成第一有機絕緣層以 完全覆蓋第一樹脂層之效果的圖式。 第24A與24B圖係為解釋說明本發明半導體元件之第 一改良的圖式。 第25圖係為解釋說明產生於半導體元件之角落邊緣中 10 之問題的圖式。 第26圖係為解釋說明產生於半導體元件之角落邊緣中 之問題的圖式。 第27圖係為解釋說明產生於半導體元件之角落邊緣中 之問題的圖式。 15 第28A與28B圖係為解釋說明本發明半導體元件之第 二改良的圖式。 第29圖係為解釋說明本發明半導體元件之第三改良的 圖式。 第30A、30B與30C圖係為解釋說明本發明半導體元件 20 之第四改良的圖式。 I:實施方式3 較佳實施例之詳細說明 現在,將參照附隨圖式以詳細說明本發明之較佳具體 實施例。 16 1244747 第14A與14B圖顯示本發明較佳具體實施例之半導體 元件20。第14B圖為半導體元件2〇之平面圖,而第14A圖為 沿第14B圖之線A-A之半導體元件20的橫截面圖。 本具體實施例之半導體元件20具有一或多個半導體晶 5片安裝於一單一基板上之構成。詳言之,於本具體實施例 中,二半導體晶片係設置於半導體元件之下層,且一半導 體晶片係設置於半導體元件之上層。然而,理所當然地, 本發明係不限於此構成。 本具體實施例之半導體元件2〇—般包括基板21A(晶圓 10 21);第一半導體晶片2如與241),其設置於由第一框架22所 形成之部位中;第二框架29,其經該第一有機絕緣層27而 設置於第一半導體晶片24與第一框架22上;第二半導體晶 片32,其設置於由第二框架29所形成之部位中;表面覆蓋 膜37 ;以及外連接端子38。 15 基板21A係為矽(Si)基板,且第一框架22係選擇性地形 成於基板21A之頂表面上,以於其上形成半導體_晶片容納 Η 3第框架22係由樹脂層(其由一光敏樹脂材料(光阻) 所構成)所形成,且被分割成一類島形形態。 /如第15Α與15Β圖所示,半導體-晶片容納部位23a與⑽ 係藉第—框架22而形成,且第一半導體晶片⑽與鳩係分 別以:向上之形式固持於半導體-晶片容納部位…與现 中第半導體晶片2如與2413係藉膠黏劑25而接合至基板 21 〇 於本具體實施例中, 二半導體晶片係設置以作為第一 17 1244747 半導體晶片。然而,本發明並不限於此構成,且所設置之 苐一半導體晶片的數目可任意地設立。 第一半導體晶片24可選自於加工組件、邏輯電路組件 與記憶體組件,此係取決於電子設備(半導體元件係承載於 5 其上)之種類。 第一有機絕緣層27(由聚亞醯胺樹脂所製成)係設置以 覆蓋第一框架22與第一半導體晶片2如與241)。第一有機絕 緣層27係設置,以使得其保護第一半導體晶片24a與24b並 提供與第二半導體晶片32(設置於第一半導體_晶片2如與 10 24b上)之絕緣性。 第一回流佈線28係設置於第一有機絕緣層27上,且第 一回流佈線28之一端係連接至第一半導體晶片24的電極。 弟一回流佈線28包含该連接半導體晶片24a與半導體 晶片24b的佈線28a以及連接至外連接端子等之佈線28b。 15 第二框架29係設置於第一有機絕緣層27上,且第二半 導體晶片3 2係被固持於弟·一組件谷納部位31 (由第二框竿 29所形成)中。 如同第二半導體晶片32, 一與第一半導體晶片24結合 操作之半導體晶片係常被選用。 20 第二框架29係由一與第一框架22相同之光敏樹脂材料 所製成,且被設置以形成第二組件容納部位31。多數個介 層30係被形成且側向設置於鄰近第二組件容納部位31。 再者,於本具體實施例中,第二框架29之最大外部尺 寸係小於第一框架22之最大外部尺寸。當第二框架29透過 18 1244747 絕緣層27而設置於第一框架22上時,兮年* μ 遠覆盍弟一框架22之 第一有機絕緣層27係自第二框架29之下部位而暴+ 再者,於本具體實施例申,第—' 昂〜有機絕緣層34係設置 5 10 以覆蓋第二框架29與第二半導體晶片32。第二相同之有機 絕緣層34係由-絕緣材料所製成,㈣緣㈣係與第一有 機絕緣層27之絕緣材料相同,諸如,聚亞醯胺樹脂。 第二回流佈線35係設置於第二有機絕緣層处,且第 二回流佈線35係電氣連接至在一端處之第二半導體晶片% 的電極,且電氣連接至在另-端處之用於外部連接的曰端子 38 〇
再者,第二回流佈線35係透過該形成於介層3〇中之介 層連接部36而與第一回流佈線28電氣連接。因此,第一半 導體晶片24、第二半導體晶片32與外部端子%係經第一回 流佈線28、第二回流佈線35與介層連接部36(介層)而彼此電 15 氣連接。
再者,由聚亞醯胺樹脂所製成之覆蓋膜37係設置於第 一回流佈線35與第二有機絕緣層34上。覆蓋膜37係作為一 焊料光阻,且穿孔係形成於相對於電極墊之第二回流佈線 35的位置處。該含有電氣且機械性連接至第二回流佈線刈 20 之焊料球的外連接端子38係設置於穿孔中。 接下來,將參照弟15A至21B圖說明本具體實施例之半 導體元件20的製造方法。
於該等圖式中,第 15B、16B、17B、18B、19B、20B 與21B圖各為沿對應之第15A、16A、17A、18A、19A、20A 19 1244747 與21A之平面圖中所示之線Α·Α的半導體元件難面圖。此 外,相對於單- +導體元件2〇之部位(其係放大 以用於說明 之目的)係顯示於第15Α至21Β圖中。 如第15Α與15Β圖所示,第一框架22係形成於矽(&)晶 5圓21上。本具體實施例之第一框架22係形成半導體晶片 24a、24b與24c之組件容納部位23a、23}3與23(:。第一框架 22具有王矩形平行六面體之形狀的構形,其具有微米之 寬度與50微米的高度。第一框架22包含具有約顺米寬且 呈縱長方向配置之間隔4G。第-框架22係被間隔4〇所中 10斷。第-框架22係排列成矩形形狀,且於晶圓以上形成半 導體-晶片容納部位23。 第-框架22係藉下述而形成。依據常用之微影製程, 光敏樹脂(光阻)層舰細且軸於_2ι上。祕光敏樹 脂(光阻)層之選擇性曝光及顯影製程,且再藉進行熱處理 15 (硬化)以形成第一框架22。 再者,第一框架22係被設置,以使得間隔4〇可存在於 呈矩形之組件容納部位23的肖落八2處。間隔4〇係呈第一框 架22之縱長方向設置,以使得鄰近之矩形側部位係藉間隔 40而彼此分離。 20 此即,第—框架22係被設置,以使得框架部位呈類島 形形態而彼此分離,且間隔40係在平行於晶圓21之側表面 (即’晶圓21之前表面)方向上形成開口。 此時,第一框架22之高度係被選擇,以使得第一框架 22之頂表面與第一半導體晶片24之頂表面係幾乎齊平。 20 1244747 而後,如第16A與16B圖所示,第一半導體晶片24 (24a、24b、24c)係容置於由第一框架22所形成之第一組件 容納部位23中。第一半導體晶片24係分別藉膠黏劑25而緊 固至晶圓21。 此時,自基板21表面起之半導體晶片24頂表面的高度 係約50微米(包括膠黏劑25之厚度)。 因此,第一框架22之頂表面高度與半導體晶片24之頂 表面高度實質上相等,且二頂表面係幾乎齊平。 於m述之構成中,第一框架22係被設置,以使得其被 10間隔40所區隔。因此,即使於熱處理製程(固化)期間,於第 一框架22中發生熱收縮現象,變形亦將由間隔4〇所吸收, 且即使熱收縮現象發生於欲產生熱收縮之角落八2中,第一 框架22的變形係藉間隔4〇的存在而避免。 因此,第一半導體晶片24係易於容置於由第一框架22 15 所形成之組件容納部位23中。 於將第一半導體晶片24固定至晶圓21後,形成第—有 機絕緣層27,其係由聚碰_脂或環氧樹賴製成且覆 惠第框木22與第—半導體晶片24。此狀態係顯示於第17A 與17B圖中。 20
透過旋轉塗佈(旋轉塗敷)製程等方式,形成約5微米 度之弟-有機絕緣層27,其覆蓋第_半導體日日日片24 框架22。 藉進行旋轉塗佈釗&,# . n 衣耘苐一有機絕緣層27係吸收該存 在於下層半導體晶片上、柜加 框木上與其間之中間空間中的不 21 1244747 規則性,故該覆蓋表面可為平坦表面。 圖木化衣私係透過微影製程而進行,且所施用之有機 絕緣層係被留下,以覆蓋第—框架22之表面與外周邊側。 因此,形成第一有機絕緣層27。 5 如第…圖所示,於X方向之第-有機絕緣層27的最大 尺寸L1係大於X方向之第_框架的最大尺寸[2。相似 地於Y方向之第一有機絶緣層27的最大尺寸係大於Y方向 之第一框架22的最大尺寸(未顯示)。 藉以此方式形成第一有機絕緣層27以完全覆蓋第一框 10架22,由於該形成於第一框架22中之間隔4〇,故於形成第 一有機絕緣層27時,其可能避免第一有機絕緣層”之頂表 面上之不規則性的發生。 而後,藉由微影技術,於第一有機絕緣層27中之相對 於第一半導體晶片24之電極墊26的位置處,形成介層連接 15 部(介層)。 而後,於其中形成有介層連接部(介層)之第一有機絕緣 層27上,形成第一回流佈線28。該第一回流佈線28係使用 銅(Cu)電鍍方法而形成。 第18A與18B圖係顯示第一回流佈線28形成於第一有 2〇 機絕緣層27上的狀態。 如前述,第一回流佈線28包含連接半導體晶片24a與半 導體晶片24b之佈線28a以及連接至外連接端子之佈線28b。 此外,由於佈線(其同等於構成電子電路之佈線,若需 要時其為多層佈線)係已形成於半導體晶片24之前表面 22 1244747 上,故於第一有機絕緣層27形成於半導體晶片24上後,形 成第一回流佈線28,且因此,其被稱為回流佈線。 而後,第二框架29係被設置於第一有機絕緣層27與回 流佈線層28上。此第二框架29係使用與第一框架22之相同 5 方式而形成。第19A與19B圖顯示設置第二框架29的狀態。 如第19A與19B圖所示,第二框架29係設置於第一框架 22上,以使得第二框架29之最大外部尺寸小於第一框架22 之最大外部尺寸。同時,第二框架29之設置係被設定,以 使得第二框架29之高度亦實質上等於半導體晶片32(其將 10 被固持於由第二框架29所形成之組件容納部位31中)之頂 表面高度。第二框架29與半導體晶片32二者之頂表面係被 選擇以彼此實質上齊平。 第二組件容納部位31係藉第二框架29而形成。多個介 層連接部30(介層)與位在多個介層連接部3〇邊端處之擋介 15 層41亦被提供於第二框架29中。 再者,於第二框架29中,間隔40係設置於第二框架29 中之縱長方向之多數位置處(包括角落),此與第一框架22 中之情況相似。 於此構成中,即使於熱處理(固化)時,於第二框架29 20中產生熱收縮現象,第二框架29之變形將被間隔4〇所吸 收,組件容納部位31係維持在預定區域與構形内,且第二 半導體晶片32可被確實地容置於第二組件容納部位31中。 再者,於此構成中,該設置於第二框架29中之介層連 接部30(介層)係形成於框架29A與29B中(其等之位置係相 23 1244747 對於5亥形成於第一有機絕緣層27上之第一回流佈線層28的 外連接部位(島))。 再者,擋介層41係設置以與介層連接部30(介層)之邊端 相隔一預定距離。第一回流佈線層28係不設置於擋介層41 之底αΗ立,且擔介層41係完全與回流佈線層之連接性不相 關。介層連接部30(介層)與擋介層41係透過微影製程而與第 二框架29之形成同時形成。 於前述之各第二框架29Α與29Β中,介層連接部3〇(介層) 與擋介層41係在各框架29Α與29Β之X寬度方向上之中心部 10位處(或於中線上),呈Υ方向單排側向配置。 此即,假若X方向之各框架29Α與29Β之整體寬度為L3 時,介層連接部30(介層)與擋介層41係在各框架29Α與29Β 之寬度方向上之中心部位處,呈γ方向單排側向配置,其寬 度係等於L3/2。 15 藉將介層連接部30(介層)與播介層41設置於第二框架 29之各區塊29Α與29Β之中心部位處,即使第二框架29被加 熱且產生熱收縮,該熱收縮將幾乎同樣地發生於X方向之介 層連接部30(介層)與擔介層41二者之側部上。 因為此原因,熱收縮係被抵消,且可能避免加熱製程 20期間,介層連接部30(介層)與撞介層41之不必要的變形。 再者,介層連接部30(介層)與擋介層41係被設置且均一 地被區隔,即如第19Α圖之箭頭所示,且擋介層41係提供於 介層30之設置處的邊端處及/或在介層3〇設置稀少之位置 處。 24 1244747 當擔介層41 a設置在介層連接部30(介層)之設置處的邊 端處時,於γ方向上之擋介層41a與第二框架29之外邊緣間 的距離可任意地設定。 擋介層41a的設置使得邊端-位置介層連接部3〇(介層) 5 上之應力等於内側·位置介層連接部30(介層)上之應力,且 其可能避免加熱製程期間,邊端-位置介層連接部3〇(介層) 之不必要的變形。 再者’於介層連接部30(介層)設置稀少之位置處的播介 層41b設置係使得稀少-位置介層連接部3〇(介層)上之應力 10等於其他介層連接部30(介層)上之應力,且其可能避免加熱 製程期間’稀少-位置介層連接部3〇(介層)之不必要的變形。 因此,於第二框架29中,介層連接部3〇(介層)與擋介層 41係被設置,且即使於第二框架29中產生熱收縮,其可能 藉擋介層41之設置而避免介層連接部3〇(介層)的變形。藉 15此,第一回流佈線28與第二回流佈線35間之連接性係可高 可信地建立。 而後,如第20A與20B圖所示,第二半導體晶片32係固 持於第二組件容納部位31中。第二半導體晶片32係藉膠黏 劑25而接合至第一有機絕緣層27上。 20 而後,如第21A與21B圖所示,第二有機絕緣層34係形 成以覆蓋第二框架29與第二半導體晶片32二者,且第二回 流佈線層35係再形成於第二有機絕緣層34上。 此時,第二有機絕緣層34係形成,以使得第二框架29 被完全覆蓋,且該設置於第二框架29中之間隔4〇亦以第二 25 1244747 有機絕緣層34填充,以形成平坦表面。 圖案化製程係經微影製程而進行,且所施用之有機絕 緣層係留下,以包圍第二樞架29之整體表面(包含其之外周 圍側)。因此,形成第二有機絕緣層34。 5 此時,進行第二有機絶緣層34之圖案化,以避免包圍 該第一有機絕緣層27之周圍側表面。再者,於此時,該使 用以作為第二有機絕緣層34之樹脂係經第二框架的之間隔 4〇,而流出至外部。由於此原因,該存在於第二組件容: 邛位31中之空氣亦與樹脂的流出一起流出至外部,且其可 1〇此避免第一有機絕緣層34與第二框架29間之空隙的產生。 再者,當形成第二有機絕緣層34時,第二有機絕緣層 34之材料亦進入第二框架29中之擋介層41的内部,故,擋 介層41係被包埋於第二有機絕緣層34中。 此外,於形成第二回流佈線層35之前,該用於形成介 15層連接部之金屬層36的製程係在介層連接部30(介層)中進 仃。為了形成介層連接部之金屬層36,種子層(諸如銅(Cu)) ^障蔽層(諸如,鈦㈤)係藉賴法,預先賴於介層連接 ^30(介層)之内表面上,而後,使用種子層作為電極,進行 電解電鍍法。 2〇 如前述,於各框架29A與29B中之形成介層連接部3〇(介 層)與擋介層41的位置係、設定在第二框架29之寬度方向的 中^位置,且擋介層41係設置在介層連接部3〇(介層)之邊 端。因此,可避免介層連接部3〇(介層)的變形。 因此,其可能易於藉由濺鍍法而形成具有均一厚度之 26 1244747 二早敝層。具有均—厚度之障蔽層與種子層的配置 糸5形成具有高可信度之用於介層連接部的金屬層36。 該由聚亞酿胺樹赌所製成之覆蓋膜37係在形成第二有 5 10 15 〜佈線層35後,形成於第二有機絕緣 曰/覆线37細相提供料·光阻特性。 子38之Li個開口細成於覆蓋膜37之設置有外連接端 p_ 1由焊料球所製成之外連接端子38 開二設置於覆蓋膜37上。亦可見第HA與14B圖。 # 造方法中’即使第二框架Μ係以絕緣層覆 盖’―框架29之最大外部尺寸係小於第-《22(由絕緣 層1 覆盖,如第21Α圖所示)之最大外部尺寸,且第二框架 29係设置於第一框架22上。 此即,如第21Β圖所示,該以第一有機絕緣㈣覆蓋之 第j木22的最大外部尺+ u係大於該以第二有機絕緣層 34覆蓋之第二框架29的最大外部尺寸u。 口此於该覆盍第二框架29之第二有機絕緣層34之周 邊的附近,該覆蓋第-框架22之第一有機絕緣層27之頂表 面的部份係被暴露。 々月)述暴路^位之X方向上的寬度係約%微米 ,且位 20於帛框木29外側上之第二有機絕緣層爛周圍係被第一 有機絕緣層27之暴露部位所圍繞。 ;匕構成中,s形成该覆蓋第二框架29之第二有機絕 =曰4% ’即使第二有機絕緣層3化厚度相當地大,於圖 卞』間係不產生第二有機絕緣層%至第一有機絕緣層 27 1244747 27外部(於此第二有機絕緣層34覆蓋第_框架22的側邊)的 延伸,且不造成第-有機絕緣層27之外部尺寸的巨大變化。 依據本發明較佳具體實施例之半導體元件的製造方 法,半導體基板(諸如,矽基板)可使用以作為基板21,且可 5使用已知之半導體製造方法。其可能達成半導體元件生產 之效率的增加。 舉例言之,當半導體基板被使用以作為基板21且框架 係形成於基板21上時,可使用半導體製造製程中之微影製 程。 10 第22A至22D圖係為說明形成此實施例中之第一樹脂 層22(或第一框架)之方法的圖式。 如第22A圖所示,晶圓21(諸如,矽(si)基板)係被備妥, 且光敏樹脂(光阻)層42係經旋轉塗佈(旋轉塗敷)法而形成 於此晶圓21上。光敏樹脂層42可為正型或負型。 15 第22B圖顯示光敏樹脂層42形成於晶圓21上之狀態。 而後,如第22C圖所示,使用分劃板43(於其中係形成 有相對於第一框架22之構形與配置之區分圖案),對光敏樹 脂層42進行曝光製程。 而後,於進行顯影製程與移除不必要之部位後,進行 2〇加熱處理,以使得光敏樹脂層42被固化。藉此,如第22D 圖所示,於晶圓21上形成多數個第一框架22。 相似地,第二框架29亦藉與前述相同之微影製程而形 成。 因此,框架的形成可藉於半導體製造製程中使用微影 28 1244747 製程而進行’且可能形成具有高準確性之框架。 ,另方面,®基板21(其上形成有半導體元件)被切割成 •ί。片狀而形成個別之半導體元件2叫,可於半導體製造製 心中使用切割製程。 5者,於本發明之半導體元件中,第—有機絕緣層27 :、後现至J第-框架22之頂表面與側表面,且間隔4〇的設 置係允許第-有機絕緣層27頂表面上之不規則性的發生。 此將參照第23Α與23Β圖來說明。 饭疋在第一有機絕緣層27被填入半導體-晶片容納部 1〇位(其係由含有間隔40之第一框架22所形成)中之狀態,該被 使用以形成第一有機絕緣層27之樹脂將經間隔40而流出至 外部,如第23Β圖所示。 由於此原因’第23Β圖中箭頭ε所指之凹陷部可能產 生於第一有機絕緣層27頂表面上之間隔4〇部位中。 ★由於第二框架29與第二半導體_晶片32係置於前述之 第有機絕緣層27之頂表面上,故不欲於第一有機絕緣層 27頂表面上存在不規則性。 為了避免此問題,依據本發明之具體實施例,如
第23 A 圖所示,第一有機絕緣層27係形成以完全覆蓋第一框架 2〇 22,故,間隔40係完全被包埋。因此,第一有機絕緣層27 之頂表面係成為平坦表面。 如丽述,該使用以作為第一有機絕緣層27之樹脂係經 間隔40而部份流出至外部。此時,存在於第一框架22與第 —半導體晶片24(位於第一組件容納部位23中)間之空氣亦 29 1244747 與樹脂一起被推出至外部。此係避免第一有機絕緣層27中 之空隙的產生,且因此,可能避免因空隙的存在所造成之 破裂或分離的發生。 該使用以作為第一有機絕緣層2 7之樹脂係形成以覆蓋 5 第一框架22之外部側表面。此種絕緣層對於框架的覆蓋效 果亦適用於第二框架29上之第二有機絕緣層34的形成。 接下來,將說明依據本發明之半導體元件20的部份改 良。 第24A與24B圖係顯示本發明之半導體元件的第一改 10 良。如所示,此半導體元件之特徵係在於框架之外角落邊 緣的構形。 於此改良中,如第24B圖所示,框架之外角落邊緣係被 構形以具有彎曲(或加入一圓形R)。 藉使框架之外角落邊緣變成彎曲形式,可改良框架對 15 於有機絕緣層之可濕性(結合特性)。因此,其可能避免框架 之外角落邊緣自有機絕緣層暴露而出。此構成係應用至第 一框架22(如第24圖所示)與第二框架29(未顯示)。 另一方面,存在一下列之例子,即’假若框架之角落 邊緣係如第25圖所示為梯狀,則形成於框架上之有機絕緣 20 層之角落邊緣中的可濕性(結合特性)係變低。再者,假若該 形成於框架之角落邊緣上之有機絕緣層變薄(如第26圖所 示),框架之角落邊緣可能會自有機絕緣層暴露而出,如第 27圖所示。 接下來,將參照第28A與28B圖說明本發明之導體元件 1244747 的第二改良。 第28A圖係為半導體元件之平面圖,其中第二框架29 係形成於第一有機絕緣層27上,且第28B圖係為沿第28A圖 所示之線A-A之半導體元件的橫截面圖。 5 於此改良中,第二框架29A與29B係各自被狹縫45所分 告J,以使付框架區份29A-1、29A-2與框架區份29B-1、29B-2 係設置於遠離半導體-晶片容納部位的方向。 介層連接部30(介層)與擋介層41係設置於被分割之框 τ^29Α與29B二者中之半導體-晶片容納部位之二側上之框 1〇木區份29Α-1與上,故其位於各框架區份之寬度L6的 中心中(或中線上)。 於下列例子中,即,半導體-晶片容納部位係些微較小 且固持於其中之半導體晶片係較小時,框架之寬度L3(第 9A圖)係變得較大。於此一例子中,各框架之中心部位處 (中線上)之介層連接部3〇(介層)與擋介層41的設置係造成 半V體晶片電極與介層連接部3〇(介層)間之距離的增加。此 在半導體晶片之電氣特性降低的可能性。 曰為了避免此問題,於此改良中,框架係在遠離半導體-20 P片各納部位的方向上,被分割成框架區份,且介層連接 =3〇(介層)係設置於最靠近半導體晶片之一框架區份上。介 曰連接部30(介層)係置於框架區份之中心部位處(中線 上)。因此,介層連接部(介層)之變形係被避免。 藉使用丽述構成,避免介層連接部30(介層)之變形,且 Q而避免半導體晶片之電氣特性的降低。 31 1244747 接下來,參知、第29圖說明本發明之半導體元件的第三 改良。
於此改良中,第二框架29中之介層連接部3〇(介層)之側 壁的底邊緣B2係構形呈似垂邊形式。此構形係藉經第22C 5圖所不之曝光製程而形成介層連接部30(介層)時,調整曝光 而達成。 將介層連接部30(介層)之側壁的底邊緣]32構形成一似 垂邊形式的设计係允許於藉濺錢法形成障蔽層與種子層 時,該等層係確實地形成於介層連接部3〇(介層)之側壁上。 10 因此,其可能形成具有高可信度之介層36與介層連接 部30,且因此增加半導體元件2〇的可信度。 第30A、30B與30C圖係顯示本發明之第四改良的半導 體兀件。第30B與30C圖係沿第30A圖之線A-A之半導體元件 的橫截面圖。 15 於此改良中,如第30B圖所示,第一框架22之設置係被 進行,以使彳于間隔4〇不完全分隔框架22,但薄層51係存在 於基板21之相對於間隔4〇的部位上。 依據4述構形,雖然間隔4〇之開口面積被降低,但所 施用或填充之絕緣材料的流動係藉選擇_適當之薄層抑 2〇度(高度)而不受限制,藉此以允許空氣的排出並允許絕緣^ 覆盖於框架上方。 薄層51可在第一框架22形成之前形成。於此例子中, 如第30C圖所示,其可使用與框架材料相同或不同之材料而 形成。於設置第二框架29時,亦可使用薄層51設計。 32 1244747 5 10 15 20 再者,於前述之具體實施例中,已例示說明二半導體 晶片呈二層層麼之構成。然而,理所當然地,本發明所層 壓之半導體晶片的數目係不限於前述之具體實施例。 再者,於前述之具體實施例中,石夕基板係使用以作為 基板,其上係層屢有多數個半導體晶片。此外,佈線基板(或 内插板)可使驗本發明,叫代半㈣基板,該佈線基板 (或内插板)係由-絕緣材料(諸如,玻璃環氧化物)所製成, 且其之表面或_係由料層卿成。藉使關線基板 (内插板’其中’傳導層係設置於絕緣基板的表面上),二或 多個半導體晶片可被層壓於佈線基板上。 再者,該由絕緣材料(諸如,玻璃及陶究)所製成之絕緣 基板可使用以取代半導體基板(諸如,卵i))。 另一方面,當使用半導體基板(諸如,矽(Si))時,半導 體基板可使用以提供除了載體基板外之部份功能。此即, 於半導體基板’預先形成半導體晶片及/或使用半導體晶片 黾子笔路於a又置框架於本發明之半導體基板上後,半 導體晶片可層壓於其上,且可於半導體基板之半導體晶片 (及/或使用半導體晶片之電子電路)與所層壓之半導體晶片 間形成電氣連接,故可產生功能增加之電子電路。 再者’光敏樹脂係使用以作為前述具體實施例之框架 材料。此外’任何其他非-光敏樹脂亦可使用以作為框架材 料。
本發明係不限於前述之具體實施例,且可在不偏離本 ^明之料内進行變化及改良。 33 1244747 10 15 2〇 【圖式簡單說明】 、、第A吳1B圖係為顯示於一製造傳統半導體元件之方 去中二於該晶圓上形成第一樹脂層之製程的圖式。 第2A似B圖係為顯示於該製造傳統半導體元件之 中:女裝第一半導體晶片之製程的圖式。 第3 A與3 B圖係為顯示於該製造傳統半導體元件之方 /中γ形成第一有機絕緣層之製程的圖式。 第4A與4BW係為顯示於該製造傳統半導體元件之方 式。;第有機緣層上形成第—回流佈線之製程的圖 第5八油圖係為顯示於該製造傳統半導體元件之方 ’形成具有介層之第二樹脂層之製程的圖式。 第6A與6B圖係為顯示於該製造傳統半導體 中4裝第二半導體晶片之製程的圖式。 法中為顯示於該製造傳統半導體元件之方 第層與第二回流佈線之製㈣圖式。 第8Α與8Β圖係為顯 法中,带成舜“ * 、、; μ衣造傳統半導體元件之方 /膜與外部端子之製程的圖式。 苐9圖係為解釋說明 圖式。 、、先體兀件所衍生之問題的 第10圖係為解釋說明 圖式。 專、、先+ ¥體兀件所衍生之問題的 第11圖係為解釋說明傳一 圖式。 、、先半¥體元件所衍生之問題的
34 1244747 第12圖係為解釋說明傳統半導體元件所衍生之問題的 圖式。 第13圖係為解釋說明傳統半導體元件所衍生之問題的 圖式。 5 第14A與14B圖係為顯示一本發明較佳具體實施例之 半導體元件的圖式。 第15A與15B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,於晶圓上形成第一樹脂層之製程 的圖式。 10 第16A與16B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,安裝第一半導體晶片之製程的圖 式。 第17A與17B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,形成第一有機絕緣層之製程的圖 15 式。 第18A與18B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,於第一有機絕緣層上形成第一回 流佈線之製程的圖式。 第19A與19B圖係為顯示製造本發明較佳具體實施例 20 之半導體元件之方法中,形成具有介層與擋介層之第二樹 脂層之製程的圖式。 第20A與20B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,安裝第二半導體晶片之製程的圖 式0 35 1244747 第21A與21B圖係為顯示製造本發明較佳具體實施例 之半導體元件之方法中,形成第二有機絕緣層與第二回流 佈線之製程的圖式。 第22A、22B、22C與22D圖係為解釋說明於製造本發明 5 較佳具體實施例之半導體元件之方法中,形成第一樹脂層 之圖式。 第23A與23B圖係為解釋說明形成第一有機絕緣層以 完全覆蓋第一樹脂層之效果的圖式。 第24A與24B圖係為解釋說明本發明半導體元件之第 10 一改良的圖式。 第25圖係為解釋說明產生於半導體元件之角落邊緣中 之問題的圖式。 第26圖係為解釋說明產生於半導體元件之角落邊緣中 之問題的圖式。 15 第27圖係為解釋說明產生於半導體元件之角落邊緣中 之問題的圖式。 第28A與28B圖係為解釋說明本發明半導體元件之第 二改良的圖式。 第29圖係為解釋說明本發明半導體元件之第三改良的 20 圖式。 第30A、30B與30C圖係為解釋說明本發明半導體元件 之第四改良的圖式。 【主要元件符號說明】 1、21 晶圓 2 第一樹脂層 36 1244747 3 第一組件容納部位 4、24、24a、24b、24c 半導體晶片 5、25 膠黏劑 6 第一半導體晶片之墊 7 > 27 第一有機絕緣層 8 回流佈線層 9 第二樹脂層 10、16介層 10a 變形介層 11、31第二組件容納部位 12、32 第二半導體晶片 14、34第二有機絕緣層 15、35 第二回流佈線 17、37覆蓋膜 18 外部端子 19 空隙 20 半導體元件 21A 基板 22 第一框架 23、23a、 23b、23c 半導體-晶片容納部位 26 電極塾 28 第一回流佈線 28a、28b 佈線 29、29A、29B 第二框架 29A-1、29B-1框架區份 30、36介層連接部 38 外連接端子 40 間隔 4 卜 41a、 41b擋介層 42 光敏樹脂(光卩且)層 43 分劃板 45 狹縫 51 薄層 Al 、A2 角落 B1、B2 底邊緣 LI 第一有機絕緣層27的最大尺寸 L2 第一框架22的最大尺寸 L3 各框架29A與29B之整體寬度 L3/2 介層連接部30(介層)與擋介層41之寬度
37 1244747 L4 第二框架29的最大外部尺寸 L6 各框架區份之寬度 △L 暴露部位之寬度
38

Claims (1)

1244747 十、申請專利範圍: 1. 一種半導體元件,包含: 一框架,其提供於一基板上,以於該基板上形成 一半導體-晶片容納部位; 5 一半導體晶片,其提供於該半導體-晶片容納部位 中; 一有機絕緣層5其提供以覆蓋該半導體晶片與該 框架;以及 一佈線層,其提供於該有機絕緣層上, 10 該框架包含間隔,該間隔係呈該框架之縱長方向 配置。 2. 如申請專利範圍第1項之半導體元件,其中該間隔係 設置於該框架中之至少該半導體-晶片容納部位的角 落處。 15 3. 如申請專利範圍第1項之半導體元件,其中該框架係 由一光敏樹脂材料所製成。 4. 如申請專利範圍第1項之半導體元件,其中開口係形 成於該有機絕緣層之寬度方向之一中心部位處。 5. 如申請專利範圍第1項之半導體元件,其中多個開口 20 係在該有機絕緣層中側向設置,且擋介層係提供於該 多個開口之邊端處。 6. 如申請專利範圍第1項之半導體元件,其中位於該半 導體-晶片容納部位之角落處之該框架的外角落係為 圓狀。 39 1244747 7. —種半導體元件,包含: 一第一框架,其提供於一基板上,以於該基板上 形成一第一半導體-晶片容納部位; 一第一半導體晶片,其提供於該第一半導體-晶片 5 容納部位中; 一第一有機絕緣層,其提供以覆蓋該第一半導體 晶片與該第一框架; 一第一佈線層,其提供於該第一有機絕緣層上; 一第二框架,其提供於該第一有機絕緣層與該第 10 一佈線層上,以於該第一有機絕緣層與該第一佈線層 上形成一第二半導體-晶片容納部位; 一第二半導體晶片,其提供於該第二半導體-晶片 容納部位中; 一第二有機絕緣層’其提供以覆蓋該第二半導體 15 晶片與該第二框架;以及 一第二佈線層,其提供於該第二有機絕緣層上, 各該第一框架與該第二框架包含間隔,該間隔係 分別設置於其等之縱長方向。 8. 如申請專利範圍第7項之半導體元件,其中該第二框 20 架之一最大外部尺寸係小於該第一框架之一最大外 部尺寸。 9. 如申請專利範圍第7項之半導體元件,其中開口係形 成於該第二有機絕緣層之寬度方向之一中心部位處。 10. 如申請專利範圍第7項之半導體元件,其中多個開口 40 1244747 係在該第二有機絕緣層中側向設置,且擋介層係提供 於該多個開口之邊端處。 11. 如申請專利範圍第7項之半導體元件,其中位於該第 一與第二半導體-晶片容納部位之角落處之該第一與 5 第二框架的外角落係分別為圓狀。 12. 一種製造半導體元件的方法,包含下列步驟: 於一基板上提供一框架,以於該基板上形成一半 導體-晶片容納部位,該框架包含配置於該框架之縱長 方向的間隔; 10 於由該框架所形成之該半導體-晶片容納部位中 提供一半導體晶片; 提供一有機絕緣層,以覆蓋該半導體晶片與該框 架;以及 於該有機絕緣層上提供一佈線層。 15 13.如申請專利範圍第12項之製造半導體元件的方法,其 中,當該框架係提供於該基板上時,該間隔係設置於 該框架中之至少該半導體-晶片容納部位的角落處。 41
TW093133994A 2004-07-14 2004-11-08 Semiconductor device and method of manufacturing the same TWI244747B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004207516A JP4265997B2 (ja) 2004-07-14 2004-07-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
TWI244747B true TWI244747B (en) 2005-12-01
TW200603374A TW200603374A (en) 2006-01-16

Family

ID=35598592

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093133994A TWI244747B (en) 2004-07-14 2004-11-08 Semiconductor device and method of manufacturing the same

Country Status (5)

Country Link
US (1) US7247950B2 (zh)
JP (1) JP4265997B2 (zh)
KR (1) KR100605349B1 (zh)
CN (1) CN100375273C (zh)
TW (1) TWI244747B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4874005B2 (ja) * 2006-06-09 2012-02-08 富士通セミコンダクター株式会社 半導体装置、その製造方法及びその実装方法
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
TW200926380A (en) * 2007-12-10 2009-06-16 Powertech Technology Inc Semiconductor package and substrate for the same
JP2010034294A (ja) * 2008-07-29 2010-02-12 Nec Electronics Corp 半導体装置およびその設計方法
JP5584011B2 (ja) * 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
JP2012099648A (ja) * 2010-11-02 2012-05-24 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US8779599B2 (en) * 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
US9592211B2 (en) 2012-09-19 2017-03-14 Grespo Ab Compositions for improvement of brain function
KR102064870B1 (ko) * 2013-08-16 2020-02-11 삼성전자주식회사 반도체 패키지
CN104465613A (zh) * 2013-12-30 2015-03-25 苏州矩阵光电有限公司 一种芯片互联结构及其互联工艺
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US11175414B2 (en) 2015-06-29 2021-11-16 Deere & Company Satellite navigation receiver for relative positioning with bias estimation
US10627528B2 (en) 2015-06-29 2020-04-21 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and precise positioning mode
US10809391B2 (en) 2015-06-29 2020-10-20 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and precise positioning mode
US10605926B2 (en) 2015-06-29 2020-03-31 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and relative positioning mode
TWI641087B (zh) * 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
US11239189B2 (en) 2017-04-24 2022-02-01 Rohm Co., Ltd. Electronic component and semiconductor device
US10651131B2 (en) * 2018-06-29 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Supporting InFO packages to reduce warpage
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
CN114121845A (zh) * 2020-09-01 2022-03-01 Jmj韩国株式会社 半导体封装
US11855003B2 (en) * 2021-05-13 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
EP1367645A3 (en) * 2002-05-31 2006-12-27 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP3938759B2 (ja) 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
KR100605349B1 (ko) 2006-07-28
KR20060005969A (ko) 2006-01-18
CN100375273C (zh) 2008-03-12
US20060012017A1 (en) 2006-01-19
JP2006032556A (ja) 2006-02-02
JP4265997B2 (ja) 2009-05-20
CN1722414A (zh) 2006-01-18
US7247950B2 (en) 2007-07-24
TW200603374A (en) 2006-01-16

Similar Documents

Publication Publication Date Title
TWI244747B (en) Semiconductor device and method of manufacturing the same
US20220051973A1 (en) Semiconductor package and manufacturing method thereof
TWI521669B (zh) 具有堆疊式封裝能力之半導體封裝件及其製作方法
US8373278B2 (en) Semiconductor device having stacked dice disposed on base substrate
US10262967B2 (en) Semiconductor packages
JP3938759B2 (ja) 半導体装置及び半導体装置の製造方法
TWI402954B (zh) Assembly board and semiconductor module
US20180040549A1 (en) Printed circuit board and semiconductor package including the same
KR102525389B1 (ko) 반도체 패키지 및 그 제조 방법
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
US20090057880A1 (en) Semiconductor device, semiconductor package, stacked module, card, system and method of manufacturing the semiconductor device
US11476204B2 (en) Flip-chip packaging substrate and method for fabricating the same
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
US20110095289A1 (en) Laminated chips package, semiconductor substrate and method of manufacturing the laminated chips package
US8482105B2 (en) Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
KR20150078008A (ko) 반도체 장치, 이의 제조 방법 및 이의 테스트 방법
KR20220030005A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2004247464A (ja) 半導体装置及びその製造方法
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
US8569878B2 (en) Semiconductor substrate, laminated chip package, semiconductor plate and method of manufacturing the same
TW201624660A (zh) 封裝基板及其製造方法
US20230361046A1 (en) Semiconductor package and method of manufacturing the same
US20220157810A1 (en) Semiconductor package with redistribution substrate
KR102029915B1 (ko) 솔더 패드, 솔더 패드를 포함하는 반도체 칩 및 그 형성 방법
TW202406064A (zh) 封裝結構及其製作方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees