JP4265997B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4265997B2
JP4265997B2 JP2004207516A JP2004207516A JP4265997B2 JP 4265997 B2 JP4265997 B2 JP 4265997B2 JP 2004207516 A JP2004207516 A JP 2004207516A JP 2004207516 A JP2004207516 A JP 2004207516A JP 4265997 B2 JP4265997 B2 JP 4265997B2
Authority
JP
Japan
Prior art keywords
semiconductor element
frame
insulating layer
organic insulating
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004207516A
Other languages
English (en)
Other versions
JP2006032556A (ja
Inventor
哲也 藤沢
雅光 生雲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2004207516A priority Critical patent/JP4265997B2/ja
Priority to US10/981,557 priority patent/US7247950B2/en
Priority to TW093133994A priority patent/TWI244747B/zh
Priority to KR1020040091715A priority patent/KR100605349B1/ko
Priority to CNB2004100973214A priority patent/CN100375273C/zh
Publication of JP2006032556A publication Critical patent/JP2006032556A/ja
Application granted granted Critical
Publication of JP4265997B2 publication Critical patent/JP4265997B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に、複数の半導体素子が一つの基板上に高密度に実装可能とされた半導体装置及びその製造方法に関する。
近年、電子機器のより高機能化・小型化が要求され、この為、当該電子機器に搭載される半導体装置に対しても、高機能化と小型化が同時に必要とされている。
この為、一つの半導体素子（チップ）に多くの機能を持たせる一方で、一つの支持基板上或いは容器（パッケージ）内に機能の異なる半導体チップを搭載し、当該半導体素子を組み合わせて多機能化を図ることが行われている。
本発明の出願人は、複数個の半導体チップをもって多機能化を図った半導体装置及びその製造方法について、幾つかの特許出願を行っている。
一つは、近接して配置されて且つ互いに異なる機能を有する複数個の半導体チップ上に、当該複数個の半導体チップを共通に覆い且つ当該半導体チップ間を相互に接続する再配線層が配設され、当該再配線層上に電極ポスト（銅製）を形成されてなる半導体装置と、その製造方法を提供するものである。（特許文献１参照）。
ここには、複数個の半導体チップは前記再配線層により相互に接続されて一体的な形態とされるが、当該複数個の半導体チップの裏面を、共通の支持基板（金属板など）上に固着して一体化を強固なものとすること、また、大きさの異なる半導体チップを積層し、当該複数個のチップを共通に覆う再配線層を配設した構成が開示されている。
更には、前記複数個の半導体チップ、並びに電極ポストはそれぞれ樹脂により相互に絶縁された状態で保持されることなどが開示されている。また、図１乃至図８に示されるように、特許文献２にあっては、基板上に、異なる機能を有する複数個の半導体チップが搭載され、当該複数個の半導体チップ上に絶縁層を介して更に半導体チップが搭載された構造とその製造方法が提供されている。
尚、図１乃至図８の各図に於いて、（Ａ）は平面図を示し、（Ｂ）は平面図（Ａ）のＡ−Ａ断面を示す。
先ず、図１に示されるように、支持体となるウェハ１上に第１の樹脂層２を形成する。
この第１の樹脂層２は枠状にハターニングされて配設され、第１の素子収納部３が画定される。当該第１の素子収納部３には、図２に示されるように、第１の半導体素子４が各々収容される。当該第１の半導体素子４は、接着剤５を用いてウェハ１に固定される。
次いで、前記第１の樹脂層２及び第１の半導体素子４を覆って、第１の有機絶縁層７が形成される。かかる状態を図３に示す。この第１の有機絶縁層７は、第１の樹脂層２の上面及び第１の半導体素子４の上面を共通に覆って配設される。
次いで、前記第１の有機絶縁層７に於いて、前記第１の半導体素子４のパッド６に対応する位置に層間接続部（ビア）を形成すると共に、当該第１の有機絶縁層７の上面に第１の再配線層８を形成する。図４は、当該再配線層８が形成された状態を示す。
次いで、図５に示されるように、第１の有機絶縁層７及び再配線層８の上に、第２の樹脂層９を形成する。当該第２の樹脂層９の略中央には、第２の素子収納部１１が、また第２の素子収納部１１の近傍には複数のビア孔１０が形成される。第１の有機絶縁層７に形成された第１の再配線８の一部は第２の素子収納部１１内に露出しており、またビア孔１０の底部にも第１の再配線８が露出する位置するよう構成されている。
次いで、図６に示されるように、第２の素子収納部１１に第２の半導体素子１２が装着される。当該第２の半導体素子１２は、接着剤５により第１の有機絶縁層７の上面に固定される。
次いで、第２の樹脂層９及び第２の半導体素子１２を覆って、第２の有機絶縁層１４を配設し、この第２の有機絶縁層１４表面に、前記第１の再配線層８とビア孔１０内部に形成されたビア１６を介して電気的に接続された第２の再配線１５を形成する。第２の有機絶縁層１４及び第２の再配線１５が配設された状態を、図７に示す。
次いで、第２の有機絶縁層１４上にソルダーレジストからなるカバー膜１７を形成し、当該カバー膜１７に、外部端子１８配設用のビアを形成する。このビアを介して、外部端子１８と第２の再配線１５とを電気的に接続する。このような手段により、図８に示されるように、複数の半導体チップが一つのパッケージ内に収容された半導体装置が形成される。
特開２００１−２１７３８１号公報（第４−５頁、第５−６図） 特開２００４−０５６０９３号公報（第７−８頁、第１図）
前記特許文献１に開示された技術にあっては、複数個の半導体素子は所謂トランスファモールド法により樹脂封止される。このため、当該封止用樹脂の硬化の際に、半導体チップを支持する基板（シリコン）に反りが生じる恐れがあり、かかる反りは半導体チップを複数個積層した場合に発生し易いという現象がみられた。
一方、特許文献２に開示された技術にあっては、シリコンウエハ１上に、第１の樹脂層２からなる枠が配設され、半導体チップ収容部が画定される。ところが、ウェハ１上に第１の樹脂層２を選択的に形成する際、当該第１の樹脂層２には熱収縮が生じ、図９に示すように、第１の樹脂層２のコーナー部内側Ａ１に於いて湾曲が生じ、そのコーナー部に於ける開口寸法を減じてしまうことが発生した。このため、当該開口寸法は、かかるコーナー部の変形を考慮して設定する必要があった。
また、第１の樹脂層２が閉じた枠状とされているため、第１の有機絶縁層７を形成する際、第１の素子収納部３と第１の半導体素子４の間の空気が適切に排出されないことがあり、図１０に示すように、第１の有機絶縁層７の下部にボイド１９が生ずる恐れがあった。
一方、第２の樹脂層９にはビア孔１０が形成されるが、当該第２の樹脂層９に熱収縮が生じた場合、図１１に示す様にＸ方向、或いは図１２に示す様にＹ方向に於いてビア孔１０が変形する恐れがあった。
本発明はこのような点に鑑みてなされたものであり、複数の半導体素子が一つの基板上に高密度に実装可能とされた半導体装置に於いて、高い信頼性を得ることができる半導体装置の構造、及びその製造方法を提供しようとするものである。
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
基板上に、半導体素子収納領域を画定して配設された枠体と、
前記半導体素子収納領域内に配設された半導体素子と、
前記半導体素子及び枠体を被覆して配設された有機絶縁層と、
前記有機絶縁層上に配設された配線層と
を具備し、
前記枠体は、その長さ方向において、間隙が配設され、
前記間隙は、少なくとも前記半導体素子収納領域のコーナー部に配設され、
前記枠体は、樹脂材料からなることを特徴とするものである。
上記発明によれば、熱が印加される等により枠体に変形が発生しても、この変形は間隙部分で吸収される。よって、半導体素子を収納する半導体素子収納領域が変形することを防止でき、半導体素子を半導体素子収納領域に確実に収納することが可能となる。
また、請求項２記載の発明は、
請求項１記載の半導体装置において、
前記間隙部は、少なくとも前記半導体素子収納部の隅部に於ける枠体に設けられていることを特徴とするものである。
上記発明によれば、応力集中が発生しやすい位置に、当該応力を逃がす機能を有する間隙部が形成されるため、半導体素子収納部の変形を確実に防止することができる。
また、請求項３記載の発明は、
請求項１記載の半導体装置において、
前記枠体は、感光性樹脂材料よりなることを特徴とするものである。
上記発明によれば、間隙部を有する枠体を容易に形成することができる。
また、請求項４記載の発明は、
基板上に、第１の半導体素子収納領域を画定して配設された第１の枠体と、
前記第１の半導体素子収納領域内に配設された第１の半導体素子と、
前記第１の半導体素子及び第１の枠体を被覆して配設された第１の有機絶縁層と、
前記第１の有機絶縁層上に配設された第１の配線層と、
前記第１の有機絶縁層上及び前記第１の配線層上に、第２の半導体素子収納領域を画定して配設された第２の枠体と、
前記第２の半導体素子収納領域内に配設された第２の半導体素子と、
前記第２の半導体素子及び前記第２の枠体を被覆して配設された第２の有機絶縁層と、
前記第２の有機絶縁層上に配設された第２の配線層と
を具備し、
前記第１の枠体及び前記第２の枠体は、その長さ方向において、間隙が配設され、
前記間隙は、前記第１の半導体素子収納領域及び前記第２の半導体素子収納領域のコーナー部に配設され、
前記第１の枠体及び前記第２の枠体は、樹脂材料からなることを特徴とするものである。
上記発明によれば、半導体素子を収納する半導体素子収納領域が変形することを防止でき、半導体素子を半導体素子収納領域に確実に収納することが可能となる。
また、請求項５記載の発明は、
請求項４項記載の半導体装置において、
前記第2の枠体（上方）の最大外形寸法が、前記第1の枠体（下方）の最大外形寸法よりも小であることを特徴とするものである。
上記発明によれば、第1の枠体の外周部は第2の枠体から露出した状態となる。この第1の枠体の外周部は、上面に凹凸が発生しやすい部位である。この凹凸が発生しやすい位置を除いて、第1の枠体の上部に半導体素子等が積層されるため、第1の枠体の上部に設けられる半導体素子に傾き等の搭載不良が発生することを防止できる。
また、請求項６記載の発明は、
請求項４に記載の半導体装置において、
前記第２の枠体の幅方向の中央部に開口が形成されることを特徴とするものである。
上記発明によれば、有機絶縁層に収縮応力が発生しても、開口が有機絶縁層の中央に形成されていることにより、開口に変形が発生することを防止できる。
また、請求項７記載の発明は、
請求項４に記載の半導体装置において、
前記第２の枠体には複数個の開口が並設され、その両端にはダミービアが配設されてなることを特徴とするものである。
上記発明によれば、有機絶縁層には複数個の開口が並設され、その両端にはダミービアが配設されてるため、有機絶縁層に熱収縮応力が発生したとしても、ダミービアにより有機絶縁層の変形を吸収することができる。
また、請求項８記載の発明は、
請求項１又は請求項４に記載の半導体装置において、
前記半導体素子収納部の隅部に位置する枠体の外側角部は、面取りされてなることを特徴とするものである。
上記発明によれば、枠体の外側角部に面取りを形成したことにより、枠体の樹脂層に対する濡れ性（接合性）が向上し、よってコーナー部における枠体の露出を防止できる。
また、請求項９記載の発明に係る半導体装置の製造方法は、
基板上に、半導体素子収納領域を画定する枠体を、その長さ方向において間隙を置いて配設する工程と、
前記枠体により画定された半導体素子収納領域内の前記基板上に半導体素子を配設する工程、
前記半導体素子及び前記枠体を覆って、有機絶縁層を形成する工程と、
前記有機絶縁層上に配線層を形成する工程とを具備し、
前記間隙を、前記半導体素子収納領域のコーナー部に配設し、
前記枠体は、樹脂材料からなることを特徴とするものである。
上記発明によれば、有機絶縁層を形成する工程を実施する前に、枠体に間隙を形成するため、基板、枠体、及び有機絶縁層との間に存在する空気は間隙を介して外部に流出し、装置内にボイドが発生することを防止できる。
また、請求項１０記載の発明は、
請求項９記載の半導体装置の製造方法において、
前記枠体を配設する際、少なくとも前記半導体素子収納部の隅部において間隙を設けることを特徴とするものである。
上記発明によれば、応力集中が発生しやすい部位に当該応力を逃がす機能を有する間隙部が形成されるため、枠体の変形を確実に防止することができる。
また、請求項１１記載の発明は、
請求項１記載の半導体装置において、
前記半導体素子収納領域に配設される前記半導体素子は１つであることを特徴とするものである。
また、請求項１２記載の発明は、
請求項４記載の半導体装置において、
前記第１の半導体素子収納領域及び前記第２の半導体素子収納領域に配設される前記半導体素子はそれぞれ１つであることを特徴とするものである。
また、請求項１３記載の発明は、
請求項９記載の半導体装置の製造方法において、
前記半導体素子収納領域に配設される前記半導体素子は１つであることを特徴とするものである。
上述の如く本発明によれば、次に述べる種々の効果を実現できる。
請求項１及び請求項４記載の発明によれば、半導体素子を収納する半導体素子収納領域が変形することを防止でき、半導体素子を半導体素子収納領域に確実に収納することが可能となる。
また、請求項２記載の発明によれば、半導体素子収納部の変形を確実に防止することができる。
また、請求項３記載の発明によれば、間隙部を有する枠体を容易に形成することができる。
また、請求項５記載の発明によれば、第1の枠体の上部に設けられる半導体素子に傾き等の搭載不良が発生することを防止できる。
また、請求項６記載の発明によれば、有機絶縁層に収縮応力が発生しても、開口に変形が発生することを防止できる。
また、請求項７記載の発明によれば、有機絶縁層に熱収縮応力が発生したとしても、ダミービアにより有機絶縁層の変形を吸収することができる。
また、請求項８記載の発明によれば、コーナー部における枠体の露出を防止できる。
また、請求項９記載の発明によれば、基板、枠体、及び有機絶縁層との間に存在する空気は間隙を介して外部に流出し、装置内にボイドが発生することを防止できる。
また、請求項１０記載の発明によれば、応力集中が発生しやすい部位に当該応力を逃がす機能を有する間隙部が形成されるため、枠体の変形を確実に防止することができる。
次に、本発明を実施するための最良の形態について図面と共に説明する。
本発明の一実施例である半導体装置２０を、図１４に示す。同図（Ｂ）は半導体装置２０の平面を示し、同図（Ａ）は、平面図（Ｂ）のＡ−Ａ断面を示す。
本実施例に於ける半導体装置２０は、一つの基板上に、複数個の半導体素子（チップ）が積層されて搭載された構成を有する。本実施例にあっては、下層に配置される半導体素子が２個、上層に配置される半導体素子が１個である構成を例示する。勿論、かかる構成に限定されるものではない。
大略すると、本実施例にあっては、基板２１Ａ（ウェハ２１）上にあって、第１の枠体２２により画定された領域に搭載された第１の半導体素子２４ａ，２４ｂ、当該第１の半導体素子２４及び第１の枠体２２上に第１の有機絶縁層２７を介して配設された第２の枠体２９、当該第２の枠体２９により画定された領域に搭載された第２の半導体素子３２、更に表面カバー膜３７、外部接続端子３８等により構成される。
基板２１Ａは、シリコン（Ｓｉ）基板からなり、その上面に第１の枠体２２が選択的に配設され、半導体素子収容部２３が画定されている。当該第１の枠体２２は、感光性樹脂（フォトレジスト）からなる樹脂層が、選択的に島状に分離して配設されて構成されている。
図１５に示すように、当該第１の枠体２２により画定された半導体素子収納部２３ａ，２３ｂには、第１の半導体素子２４ａ，２４ｂが所謂フェイスアップの状態で搭載され、それぞれ接着剤２５により固着されている。ここでは、第1の半導体素子として、その個数が２個の例を図示するが、勿論その数は任意である。
かかる第１の半導体素子２４は、当該半導体装置が適用される電子機器に対応して、プロセッサ素子、論理回路素子、或いはメモリ素子などから選択される。そして、前記第１の枠体２２及び第１の半導体素子２４ａ，２４ｂ上を覆って、ポリイミドからなる第１の有機絶縁層２７が配設されている。当該第１の有機絶縁層２７は、第１の半導体素子２４ａ，２４ｂを保護し、且つ当該第１の半導体素子２４ａ，２４ｂ上に配設される第２の半導体素子３２との間の絶縁を図る。
当該第１の有機絶縁層２７上には、第１の再配線２８が配設され、当該第１の再配線２８は、その一端が第１の半導体素子２４の電極に接続されている。
当該第１の再配線２８は、半導体素子２４aと半導体素子２４bとを相互接続する配線２８a、ならびに外部接続端子などへ接続される配線２８bを含む。そして、第１の有機絶縁層２７上には、第２の枠体２９が配設され、当該第２の枠体２９により画定された第２の素子収納部３１に、第２の半導体素子３２が配設されている。かかる第２の半導体素子３２としては、通常、前記第１の半導体素子２４と協働して動作する半導体素子が選択される。
前記第２の枠体２９は、前記第１の枠体２２と同一の材料から形成され、第２の素子収納部３１を画定すると共に、その素子収納部３１の近傍には、複数のビア孔３０が形成されている。
また、第２の枠体２９の外形最大寸法は、前記第１の枠体２２の外形寸法に比して小さく設定されており、第１の枠体２２上に絶縁層２７を介して第２の枠体２９を配設した際、第２の枠体２９の下部周囲には、前記第１の枠体２２を覆う第１の有機絶縁層２７が表出する。
更に、第２の枠体２９及び第２の半導体素子３２を覆って、第２の有機絶縁層３４が配設される。当該第２の有機絶縁層３４は、ポリイミドなど第１の有機絶縁層２７と同様の絶縁材料が適用される。
当該第２の有機絶縁層３４上には、第２の再配線３５が配設され、当該第２の再配線３５は、一端が第２の半導体素子３２の電極に電気的に接続されると共に、他端部は外部接続用端子３８に電気的に接続されている。また、第２の再配線３５は、ビア孔３０内に形成された層間接続部（ビア）３６を介して前記第１の再配線２８に電気的に接続されており、従って、第１の半導体素子２４，第２の半導体素子３２，及び外部端子３８は、第１の再配線２８，第２の再配線３５、及び層間接続部（ビア）３６を介して電気的に接続されている。
更に、第２の再配線３５と第２の有機絶縁層３４の上には、ポリイミド系樹脂からなるカバー膜３７が配設されている。当該カバー膜３７は、ソルダーレジストとして機能するものであって、第２の再配線３５に於ける電極パッドと対応する位置には貫通孔が配設され、当該貫通孔部には第２の再配線３８に電気的・機械的に接続されたハンダボールからなる外部接続端子３８が配設されている。
このような本発明による半導体装置２０の製造方法について、図１５乃至図２１をもって説明する。これらの図に於いて、（Ａ）は平面図であり、（Ｂ）は平面図（Ａ）のＡ−Ａ断面を示す。尚、図１５乃至図２１にあっては、１個の半導体装置２０に対応する部分を拡大して示す。
先ず、図１５に示すように、シリコン（Ｓｉ）ウェハ２１上に第１の枠体２２を形成する。当該第１の枠体２２は、半導体素子２４ａ，２４ｂ，２４ｃに対する素子収納部２３ａ，２３ｂ，２３ｃを画定する。かかる第１の枠体２２は、幅２００μｍ、高さ５０μｍを有する直方体状を有し、且つその長さ方向に、幅５０μｍ程の間隙４０をもって相互に分離され、且つ矩形の枠状に配設されて、ウェハ２１上に半導体素子収納部２３を画定する。
当該第１の枠体２２は、通常のフォトプロセスに沿って、ウェハ２１上に感光性樹脂（フォトレジスト）層を塗布形成し、当該感光性樹脂（フォトレジスト）層に対し選択的露光及び現像処理を行い、更に加熱処理（キュア）を施すことにより形成される。また、第１の枠体２２は、矩形状を有する素子収納部２３のコーナー部Ａ２に間隙４０が存在する様に配設され、且つ矩形の四辺部分にあっては、その長さ方向に間隙４０を介して相互に分離されて配設される。
即ち、第１の枠体２２は、互いに島状に分離して配設され、前記間隙４０は、側面、即ちウェハ２１の表面と平行な方向に於ける開口を形成している。この時、前記第１の枠体２２の上面と第１の半導体素子２４の上面とが、ほぼ同一平面をなすよう、第１の枠体２２の高さが選択される。
次いで、図１６に示されるように、第１の枠体２２により画定された第１の素子収納部２３内に、第１の半導体素子２４（２４ａ，２４ｂ，２４ｃ）が収納される。当該第１の半導体素子２４は、それぞれ接着剤２５よりウェハ２１上に固着定される。
この時、当該半導体素子２４の上面の、基板２１の表面からの高さは、接着剤２５の厚さを含んで５０μｍ程となる。従って、前記第１の枠体２２の上面の高さと、半導体素子２４の上面の高さは実質的に等しい高さを有し、両者はほぼ同一平面をなす。
このような構成に於いて、第１の枠体２２は、前述の如く、間隙４０により相互に分離して配設されている。従って、加熱処理（キュア）の際、第１の枠体２２に於いて熱収縮が生じても、その変形は当該間隙４０に於いて収吸され、熱収縮が生じ易いコーナー部Ａ２にあっても、間隙４０Ａの存在によって、当該第１の枠体２２の変形が防止される。
従って、第１の枠体２２により画定された素子収納部２３内に、第１の半導体素子２４は容易に収容される。
第１の半導体素子２４がウェハ２１に固定されると、第１の枠体２２及び第１の半導体素子２４を覆ってポリイミド樹脂或いはエポキシ系樹脂からなる第１の有機絶縁層２７が形成される。かかる状態を図１７に示す。
当該第１の有機絶縁層２７は、スピンコート（回転塗布）法等により、第１の半導体素子２４上及び第１の枠体２２の上を覆って厚さ５μｍ程に形成される。有機絶縁層は、スピンコートされることによって、その下地である半導体素子、枠体、及びこれら間に在る空間に於ける凹凸を吸収して、表面が平坦な被覆状態を形成する。塗布形成された有機絶縁層は、フォトプロセスによりパターニング処理され、第１の枠体２２上を越え、その外側（外周）面をも被覆するように残されて、第１の有機絶縁層２７を構成する。
即ち、第１の枠体２２の、Ｘ方向の最大寸法Ｌ２に対し、第１の有機絶縁層２７の、Ｘ方向の最大寸法Ｌ１は大きく、同様にY方向に於いても第１の枠体２２の、Ｙ方向の最大寸法に比して、第１の有機絶縁層２７の最大寸法は大きい。（図示せず）
このように、第１の有機絶縁層２７を、第１の枠体２２を完全に覆うよう被着することにより、第１の有機絶縁層２７を形成した際、第１の枠体２２に形成された間隙４０に起因して、第１の有機絶縁層２７の上面に凹凸が発生することが防止される。
次いで、かかる第１の有機絶縁層２７に対し、フォトリソグラフィ技術により、前記第１の半導体素子２４の電極パッド２６に対応する位置に、層間接続部（ビア）を形成する。
続いて、層間接続部（ビア）が形成された第１の有機絶縁層２７上に、第１の再配線２８を形成する。当該第１の再配線２８は、銅（Cu）めっき法を用いて形成する。
第１の有機絶縁層２７の上に、第１の再配線２８が形成された状態を、図１８に示す。前述の如く、第１の再配線２８は、半導体素子２４aと半導体素子２４bとを相互接続する配線２８a、ならびに外部接続端子などへ接続される配線２８bを含む。
尚、ここで配線２８を“再配線”と称するのは、半導体素子２４にあっては既にその表面に於いて電子回路を構成する配線（必要に応じて多層配線）が形成されていることに対応し、かかる半導体素子２４上に第１の有機絶縁層２７を形成して後、形成される配線であることから、再配線と称するものである。
次いで、当該第１の有機絶縁層２７及び再配線層２８の上に、第２の枠体２９が配設される。当該第２の枠体２９は、前記第１の枠体２２と同様の手段により形成される。図１９は、当該第２の枠体２９が配設された状態を示す。同図に示されるように、第２の枠体２９は、第１の枠体２２より小なる最大外形寸法をもって、第１の枠体２２上に配設される。
この時、当該第２の枠体２９の高さも、当該枠体２９により画定される素子収納部３１に固着される半導体素子３２の上面の高さが実質的に等しい高さを有し、両者の表面がほぼ同一平面をなすよう選択される。第２の枠体２９によって第２の素子収納部３１が画定される。当該第２の枠体２９には、複数の層間接続部(ビア)孔３０、及びダミービア孔４１が配設される。
また、当該第２の枠体２９に於いても、前記第１の枠体２２と同様に、そのコーナー部を含め、複数の箇所に間隙４０が配設される。かかる構成にあっても、加熱処理（キュア）の際、第２の枠体２９に於いて熱収縮が生じても、その変形は間隙４０に於いて吸収され、素子収納部３１は所定の面積・形状を維持して、第２の半導体素子３２は当該第２の素子収納部３１内に収容される。
また、かかる構成に於いて、第２の枠体２９に配設される前記層間接続部(ビア)孔３０は、第１の有機絶縁層２７上に形成された第１の再配線層２８の外部接続部（ランド）に対応して、枠体２９Ａ，２９Ｂに形成される。
そして、ダミービア孔４１は、当該層間接続部(ビア)孔３０から所定の間隔を有して配設される。（当該ダミービア孔４１の下端部には、第１の再配線層２８は配置されておらず、再配線層の接続には関与しない。）
かかる層間接続部(ビア)孔３０及びダミービア孔４１は、フォトプロセスにより、第２の枠体２９の形成と同時に形成される。
前記第２の枠体２９Ａ，２９Ｂの夫々に於いて、層間接続部(ビア)孔３０及びダミービア孔４１は、図面上、各枠体２９Ａ，２９ＢのＸ方向に於ける長さ（幅）の中央部（中心線上）に於いて、Ｙ方向に並んで配設される。
即ち、各枠体２９Ａ，２９ＢのＸ方向の長さ（幅）をＬ３とすると、層間接続部(ビア)孔３０及びダミービア孔４１は、各枠体２９Ａ，２９Ｂの中央部即ちＬ３／２となる位置に於いて、Ｙ方向に並んで配設される。
このように、層間接続部(ビア)孔３０及びダミービア孔４１が、第２の枠体２９のブロック２９Ａ，２９Ｂの中央部に配設されることにより、第２の枠体２９が加熱され熱収縮が生じても、その熱収縮は、層間接続部(ビア)孔３０及びダミービア孔４１を挟んでそのＸ方向の両側でほぼ等しく発生する。このため、熱収縮は相殺され、層間接続部(ビア)孔３０及びダミービア孔４１に於ける不要な変形の発生が抑制・防止される。
また、ダミービア孔４１は、図１９（Ａ）に矢印Ｐをもって示されるように、複数個の層間接続部(ビア)孔３０相互の距離と同等の距離をもって、当該層間接続部(ビア)孔３０の配列の外側・両端部、及び／或いは当該層間接続部(ビア)孔３０の配列が粗の部分に配設される。
当該層間接続部(ビア)孔３０の配列の外側・両端部にダミービア４１ａが配置される場合、当該ダミービア孔４１ａから、第２の枠体２９のＹ方向端部までの距離は任意である。
かかるダミービア孔４１ａの配設によって、配列の両端部に在る層間接続部(ビア)孔３０への応力も他の（内側に在る）層間接続部（ビア）孔３０と同等なものとなり、当該配列の両端部に位置する層間接続部(ビア)孔３０の変形が抑制・防止される。
また、層間接続部(ビア)孔３０の配列が粗の部分にダミービア４１ｂを配設することにより、当該層間接続部(ビア)孔３０の配列が粗である部分に位置した層間接続部(ビア)孔３０への応力も、他の層間接続部（ビア）孔３０と同等なものとなり、当該配列の粗の部分に位置する層間接続部(ビア)孔３０の変形が抑制・防止される。
このように、第２の枠体２９にあっては、層間接続部(ビア)孔３０と共に、ダミービア孔４１を配設することにより、第２の枠体２９に熱収縮を生じても、層間接続部（ビア）孔３０の変形が抑制・防止される。これにより、再配線２８と配線３５との間は、高い信頼性をもって接続される。
次いで、図２０に示されるように、第２の素子収納部３１に第２の半導体素子３２が装着される。
当該第２の半導体素子３２は、接着剤２５により第１の有機絶縁層２７上に固着される。
次いで、図２１に示されるように、第２の枠体２９及び第２の半導体素子３２上を覆って、第２の有機絶縁層３４を形成し、更にこの第２の有機絶縁層３４上に第２の再配線層３５を形成する。
この時、第２の有機絶縁層３４を、第２の枠体２９を完全に覆うよう形成することにより、第２の枠体２９間に存在する間隙４０も当該第２の有機絶縁層３４によって埋められ、平坦面が形成される。
塗布形成された有機絶縁層３４は、フォトプロセスによりパターニング処理され、第２の枠体２９上を越え、その外側（外周）面をも被覆するように残されて、第２の有機絶縁層３４を構成する。
この時、当該第２の有機絶縁層３４は、前記第１の有機絶縁層２７の外周側面までは延在することが無いようパターニングされる。またこの時、第２の有機絶縁層３４となる樹脂は、第２の枠体２９の間隙４０を介して外部に流出する。このため、第２の素子収納部３１内に存在していた空気も樹脂の流れにより外部に押し出され、第２の有機絶縁層３４と第２の枠体２９の間に於けるボイドの発生が防止される。
また、第２の有機絶縁層３４を形成する際、当該第２の有機絶縁層３４は、第２の枠体２９に於けるダミービア孔４１内にも進入し、ダミービア孔４１は第２の絶縁層３４により埋められる。
尚、第２の再配線層３５を形成する前に、層間接続部(ビア)孔３０内に、層間接続用金属層３６の形成処理を行う。この層間接続用金属層３６は、層間接続部(ビア)孔３０の内面に、予めチタン（Ｔｉ）などのバリア層及び銅（Ｃｕ）などのシード層をスパッタリング法により形成しておき、当該シード層を電極とする電解めっき法を用いて形成される。
前述の如く、第２の枠体２９Ａ，２９Ｂに於ける層間接続部（ビア）孔３０及びダミービア孔４１の形成位置を、当該第２の枠体の幅方向に於ける中心部とし、且つダミービア孔４１を層間接続部(ビア)孔３０配列の両端に配置することにより、層間接続部（ビア）孔３０には変形を生じない。
従って、スパッタリング法によるバリア層、シード層を、容易に且つ均一な厚さをもって形成することができる。均一なバリア層、シード層の配設によって、層間接続用金属層３６は高い信頼性をもって形成される。
かかる第２の有機絶縁層３４、及び第２の再配線層３５の形成後、第２の有機絶縁層３４上にポリイミド系樹脂からなるカバー膜３７を形成する。当該カバー膜３７はソルダーレジスト性を有する。
しかる後、当該カバー膜３７の、外部端子３８の配設位置に開口を形成し、この開口を介してはんだボールからなる球状外部接続端子３８が配設される。（前記図１４参照）
このような製造方法に於いて、第２の枠体２９は、図２１に示されるように、絶縁層が被着された状態にあっても、絶縁層が被着された第１の枠体２２より小なる最大外形寸法をもって、第１の枠体２２上に配設される。
即ち、図２１（Ｂ）に示されるように、第１の有機絶縁層２７が被着形成された第１の枠体２２部の最大外形寸法Ｌ１は、第２の有機絶縁層３４が被着形成された第２の枠体２９部の最大外形寸法Ｌ４よりも大きい。
従って、第２の枠体２９を覆う第２の有機絶縁層３４の周囲には、第１の枠体２２を覆う第１の有機絶縁層２７の上面が表出された状態とされる。この表出部の幅ΔＬは５０μｍ程であり、第２の枠体２９の外側面に於ける第２の有機絶縁層３４の周囲を囲繞する。
かかる構成によれば、前述の如く、第２の枠体２９を覆う第２の有機絶縁層３４を形成する際、当該第２の有機絶縁層３４の厚さを大としても、前記パターニングの際、当該第２の有機絶縁層３４が第１の枠体２２の側面を覆う第１の有機絶縁層２７の外側面まで延在（所謂垂れ）することが生ぜず、当該第１の有機絶縁層２７の外形寸法に変動を来すことが無い。
また、本発明は上記実施例に開示される製造法に関して、基板２１としてシリコン（Ｓｉ）基板などの半導体基板を適用することにより、所謂半導体プロセスを準用することが可能であり、もって前記半導体装置の生産の効率化を図ることができる。
即ち、基板２１として半導体基板を適用し、当該基板２１上に前記枠体を形成する際には、半導体製造プロセスに於けるフォトプロセスを適用することができる。かかる場合の、第１の枠体層２２の形成方法を、図２２を用いて説明する。
図２２（Ａ）に示すように、シリコン（Ｓｉ）基板などのウェハ２１を用意し、このウェハ２１上に、スピンコート（回転塗布）法より感光性樹脂（フォトレジスト）層４２を形成する。同感光性樹脂層４２は、ポジ型、ネガ型の何れであっても良い。
図２２（Ｂ）は、ウェハ２１上に感光性樹脂層４２が形成された状態を示す。次いで、第１の枠体２２の形状・配置に対応する分割パターンが形成されたレチクル４３を用い、図２２（Ｃ）に示されるように、前記感光性樹脂層４２に対して露光処理を行う。
次いで、現像処理を行い不要な部分を除去した後、加熱処理を施して感光性樹脂層４２をキュアする。これにより、図２２（Ｄ）に示すように、ウェハ２１上には、第１の枠体２２が数複数個形成される。
第２の枠体２９も、同様のフォトプロセスにより形成される。即ち、かかる枠体の形成は、半導体デバイスの形成に於けるフォトプロセスを適用することができ、高い精度をもって当該枠体を形成することができる。
一方、当該基板２１上に形成された半導体装置を個片化し、個々の半導体装置２０を形成する際には、半導体製造プロセスに於けるダイシング処理を適用することができる。
更に、本発明にあっては、少なくとも前記第１の枠体２２がその上面並びに側面を含めて、第１の有機絶縁層２７により被覆されることにより、間隙４０の設置に起因して当該第１の有機絶縁層２７上面に凹凸が発生することが防止される。
これについて図２３を用いて説明する。
即ち、間隙４０を有する第１の枠体２２によって画定された半導体素子収納領域内に、第１の有機絶縁層２７を充填する状態を想定すると、図２３（Ａ）に示すように、塗布され第１の有機絶縁層２７となる樹脂は間隙４０を介して外側へ流出する。
このため、矢印Ｅにて示す如く、間隙４０部に於いて、第１の有機絶縁層２７の上面に窪み（凹部）が生じてしまう場合がある。
前述の如く、第１の有機絶縁層２７の上面には第２の枠体２９、第２の半導体素子３２等が載置されるため、第１の有機絶縁層２７の上面に凹凸が存在することは望ましくない。
この為、本発明にあっては、図２３（Ａ）に示されるように、第１の枠体２２を完全に覆って第１の有機絶縁層２７を形成し、間隙４０部分をも完全に埋め込み、第１の有機絶縁層２７の上面を平坦面とする。
前述の如く、第１の有機絶縁層２７となる樹脂の一部は、間隙４０を介して外部に流れ出る。この時、第１の素子収納部２３内に於いて第１の枠体２２と第１の半導体素子２４との間に存在していた空気も、当該樹脂により外部に押し出される。これにより、第１の有機絶縁層２７内にボイドが発生することが防止され、当該ボイドに起因するクラック或いは剥離などの発生が防止される。
第１の有機絶縁層２７となる樹脂は、第１の枠体２２の外側面をも覆って形成される。この様な、枠体への絶縁層の被覆効果は、第２の枠体２９上への第２の有機絶縁層３４の形成時にも同様にもたらされる。
次いで、本発明による半導体装置２０の変形例について詳述する。
本第１の変形例による半導体装置にあっては、図２４に示されるように、枠体の外側コーナーエッジ部に於ける形状に特徴を有する。即ち、本変形例にあっては、図２４（Ｂ）に示すように、枠体の外側コーナーエッジ部の形状を、湾曲面をもって構成する。（Ｒを付す）
このように、枠体の外側のコーナーエッジ部を湾曲面とすることにより、被着される有機絶縁層の枠体に対する濡れ性（接合性）が向上し、よってコーナー部において枠体が有機絶縁層から露出することを防止することができる。かかる構成は、第１の枠体、第２の枠体それぞれに於いて適用することができる。
一方、図２７に示されるように、枠体のコーナーエッジ部が急峻であると、当該枠体上に被着される有機絶縁層の、コーナーエッジ部に於ける濡れ性（接合性）が低くなる場合があり、図２５に示すように、コーナーエッジ部に被着された有機絶縁層が薄くなり、図２６に示すように、枠体のコーナーエッジ部が有機絶縁層からが露出してしまう恐れがある。
本発明の第２変形例である半導体装置を図２８に示す。図２８（Ａ）は第１の有機絶縁層２７上に第２の枠体２９を形成した状態を示す平面図、図２８（Ｂ）は（Ａ）のＡ−Ａ断面を示す。
本変形例にあっては、当該第２の枠体２９Ａ，２９Ｂのそれぞれに於いて、当該枠体２９Ａ，２９Ｂを、スリット４５により、半導体素子収納部から遠ざかる方向に於いて、２９Ａ−１，２９Ａ−２、及び２９Ｂ−１，２９Ｂ−２に分割している。そして、この分割された枠体２９Ａ，２９Ｂのうち、半導体素子収容部側の枠体２９Ａ−１，２９Ｂ−１に、層間接続部（ビア）孔３０，４１を、その幅Ｌ６の中央（中心線上）に位置するように配設する。
半導体素子収納部が比較的小さい、即ち搭載される半導体素子が小の場合、相対的に枠体の幅Ｌ３（図１９）が大きくなり、その中央部（中心線上）に層間接続部（ビア）孔を配置することは、半導体素子の電極と当該層間接続部（ビア）孔との距離を大きくするものである。これは当該半導体素子の電気的特性の低下を招く一因となる可能性を有する。
従って、本変形例にあっては、半導体素子収容部から遠ざかる方向に於いて枠体を分割し、半導体素子に最も近い枠体に層間接続部（ビア）孔を配設する。そして当該枠体に於いて、層間接続部（ビア）孔はそのブロックの中央部（中心線上）に位置して配設され、当該層間接続部（ビア）孔の変形が防止される。
このような構成により、当該層間接続部（ビア）孔の変形が防止されると共に、半導体素子の電気的特性の低下を招来しない。
本発明の第３の変形例を図２９に示す。
本変形例にあっては、第２の枠体２９に於いて、層間接続部（ビア）の内側下縁部Ｂ２の形状を、裾を引いた形状とする。かかる形状は、層間接続孔３０を形成する際、図２２（Ｃ）で示す露光工程において、露光調整することにより得ることができる。
このように、層間接続部（ビア）の下端部分の形状を、裾を引いた形状とすることにより、スパッタリング法によりバリア層、シード層を形成する際、層間接続孔３０の内壁に確実にこれらの層を形成することができる。
従って、接続信頼性の高い層間接続部（ビア）３６を形成することが可能となり、もって半導体装置２０の信頼性を高めることができる。
本発明の第４の変形例を図３０に示す。同図（Ｂ），（Ｃ）は、平面図（Ａ）のＡ−Ａ断面を示す。
即ち、本変形例にあっては、同図（Ｂ）に示されるように、第１の枠体２２の配置に於いて、枠体２２の間を間隙４０によって完全に分離するのではなく、当該間隙部分の下地（基板２１）上に薄層５１が存在した構成を示す。
かかる構造によれば、間隙４０の開口面積は減じるが、当該薄層５１の厚さ（高さ）を選択することにより、塗布・充填される絶縁部材の流動は制限されず、もって空気の排出、ならびに枠体への絶縁層の被覆を行うことができる。
前記薄層５１は、第１の枠体２２の形成に先行して形成しておくこともできる。かかる場合、同図（Ｃ）に示されるように、枠体と同様の材料或いは異種材料をもって形成することができる。
当該薄層５１の配設は、前記第２の枠体２９を配設する際にも、適用することができる。
また、上記実施例にあっては、半導体素子を２層に積層した構成を掲げた。しかしながら、半導体素子の積層数は勿論これに限定されるものではない。
また、基板として、前述のシリコン（Ｓｉ）等の半導体基板に替えて、ガラスエポキシ基板などの絶縁性基板の表面及び／或いは内部に導電層が配設された配線基板（所謂インターポーザー）を用い、本発明思想に従って、当該配線基板表面に枠体を配設した後、半導体素子を積層することもできる。また、基板として、シリコン（Ｓｉ）等の半導体基板に替えて、ガラス、セラミック等の絶縁性基板を用いることもできる。
一方、基板としてシリコン（Ｓｉ）等の半導体基板を用いる場合、単なる支持基板として用いる他に、当該半導体基板に予め半導体素子及び／或いは当該半導体素子を用いた電子回路を形成しておき、本発明思想に従って、当該半導体基板上に枠体を配設した後、半導体素子を積層し、半導体基板中の半導体素子及び／或いは当該半導体素子を用いた電子回路と、積層された半導体素子を電気的に接続して、より高機能を有する電子回路を構築することができる。
更に、枠体の構成材料として、感光性樹脂に替えて、非感光性樹脂を適用することもできる。
図１は、従来の一例である半導体装置の製造方法の内、ウェハ上に第１の樹脂層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図２は、従来の一例である半導体装置の製造方法の内、第１の半導体素子を搭載する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図３は、従来の一例である半導体装置の製造方法の内、第１の有機絶縁層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図４は、従来の一例である半導体装置の製造方法の内、第１の有機絶縁層上に第１の再配線を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図５は、従来の一例である半導体装置の製造方法の内、ビア孔を有した第２の樹脂層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図６は、従来の一例である半導体装置の製造方法の内、第２の半導体素子を搭載する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図７は、従来の一例である半導体装置の製造方法の内、第２の有機絶縁層及び第２の再配線を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図８は、従来の一例である半導体装置の製造方法の内、カバー膜及び外部端子を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図９は、従来の半導体装置で発生する不都合を説明するための図である（その１）。 図１０は、従来の半導体装置で発生する不都合を説明するための図である（その２）。 図１１は、従来の半導体装置で発生する問題点を説明するための図である（その３）。 図１２は、従来の半導体装置で発生する問題点を説明するための図である（その４）。 図１３は、従来の半導体装置で発生する問題点を説明するための図である（その５）。 図１４は、本発明の一実施例である半導体装置を説明するための図であり、（Ａ）は断面図、（Ｂ）は平面図である。 図１５は、本発明の一実施例である半導体装置の製造方法の内、ウェハ上に第１の樹脂層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図１６は、本発明の一実施例である半導体装置の製造方法の内、第１の半導体素子を搭載する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図１７は、本発明の一実施例である半導体装置の製造方法の内、第１の有機絶縁層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図１８は、本発明の一実施例である半導体装置の製造方法の内、第１の有機絶縁層上に第１の再配線を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図１９は、本発明の一実施例である半導体装置の製造方法の内、ビア孔及びダミービア孔を有した第２の樹脂層を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図２０は、本発明の一実施例である半導体装置の製造方法の内、第２の半導体素子を搭載する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図２１は、本発明の一実施例である半導体装置の製造方法の内、第２の有機絶縁層及び第２の再配線を形成する処理を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図２２は、本発明の一実施例である半導体装置の製造方法を説明するための図であり、第１の樹脂層の形成方法をより詳細に説明するための図である。 図２３は、第１の樹脂層を完全に覆うよう第１の有機絶縁層を形成することによる効果を説明するための図である。 図２４は、第１変形例である半導体装置を説明するための図である。 図２５は、コーナーエッジ部で発生する問題点を説明するための図である（その１）。 図２６は、コーナーエッジ部で発生する問題点を説明するための図である（その２）。 図２７は、コーナーエッジ部で発生する問題点を説明するための図である（その３）。 図２８は、第２変形例である半導体装置を説明するための図であり、（Ａ）は平面図、（Ｂ）は（Ａ）におけるＡ−Ａ線に沿う断面図である。 図２９は、第３変形例である半導体装置を説明するための図である。 図３０は、第４変形例である半導体装置を説明するための図である。
符号の説明
２０ 半導体装置
２１ ウェハ
２１Ａ 基板
２２ 第１の樹脂層
２３ 第１の素子収納部
２４ 第１の半導体素子
２７ 第１の有機絶縁層
２８ 第１の再配線
２９ 第２の樹脂層
３０ ビア孔
３１ 第２の素子収納部
３２ 第２の半導体素子
３４ 第２の有機絶縁層
３５ 第２の再配線
３６ ビア
３９ ボイド
４０ 間隙
４１ ダミービア孔
４２ 感光性樹脂
４５ スリット
５１ 薄層

Claims (13)

  1. 基板上に、半導体素子収納領域を画定して配設された枠体と、
    前記半導体素子収納領域内に配設された半導体素子と、
    前記半導体素子及び枠体を被覆して配設された有機絶縁層と、
    前記有機絶縁層上に配設された配線層と
    を具備し、
    前記枠体は、その長さ方向において、間隙が配設され、
    前記間隙は、少なくとも前記半導体素子収納領域のコーナー部に配設され、
    前記枠体は、樹脂材料からなることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記間隙部は、少なくとも前記半導体素子収納部の隅部に於ける枠体に設けられていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記枠体は、感光性樹脂材料よりなることを特徴とする半導体装置。
  4. 基板上に、第１の半導体素子収納領域を画定して配設された第１の枠体と、
    前記第１の半導体素子収納領域内に配設された第１の半導体素子と、
    前記第１の半導体素子及び第１の枠体を被覆して配設された第１の有機絶縁層と、
    前記第１の有機絶縁層上に配設された第１の配線層と、
    前記第１の有機絶縁層上及び前記第１の配線層上に、第２の半導体素子収納領域を画定して配設された第２の枠体と、
    前記第２の半導体素子収納領域内に配設された第２の半導体素子と、
    前記第２の半導体素子及び前記第２の枠体を被覆して配設された第２の有機絶縁層と、
    前記第２の有機絶縁層上に配設された第２の配線層と
    を具備し、
    前記第１の枠体及び前記第２の枠体は、その長さ方向において、間隙が配設され、
    前記間隙は、前記第１の半導体素子収納領域及び前記第２の半導体素子収納領域のコーナー部に配設され、
    前記第１の枠体及び前記第２の枠体は、樹脂材料からなることを特徴とする半導体装置。
  5. 請求項４項記載の半導体装置において、
    前記第２の枠体の最大外形寸法が、前記第１の枠体の最大外形寸法よりも小であることを特徴とする半導体装置。
  6. 請求項４に記載の半導体装置において、
    前記第２の枠体の幅方向の中央部に開口が形成されることを特徴とする半導体装置。
  7. 請求項４に記載の半導体装置において、
    前記第２の枠体には複数個の開口が並設され、その両端にはダミービアが配設されてなることを特徴とする半導体装置。
  8. 請求項１又は請求項４に記載の半導体装置において、
    前記半導体素子収納部の隅部に位置する枠体の外側角部は、面取りされてなることを特徴とする半導体装置。
  9. 基板上に、半導体素子収納領域を画定する枠体を、その長さ方向において間隙を置いて配設する工程と、
    前記枠体により画定された半導体素子収納領域内の前記基板上に半導体素子を配設する工程、
    前記半導体素子及び前記枠体を覆って、有機絶縁層を形成する工程と、
    前記有機絶縁層上に配線層を形成する工程とを具備し、
    前記間隙を、前記半導体素子収納領域のコーナー部に配設し、
    前記枠体は、樹脂材料からなることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記枠体を配設する際、少なくとも前記半導体素子収納部の隅部において間隙を設けることを特徴とする半導体装置の製造方法。
  11. 請求項１記載の半導体装置において、
    前記半導体素子収納領域に配設される前記半導体素子は１つであることを特徴とする半導体装置。
  12. 請求項４記載の半導体装置において、
    前記第１の半導体素子収納領域及び前記第２の半導体素子収納領域に配設される前記半導体素子はそれぞれ１つであることを特徴とする半導体装置。
  13. 請求項９記載の半導体装置の製造方法において、
    前記半導体素子収納領域に配設される前記半導体素子は１つであることを特徴とする半導体装置の製造方法。
JP2004207516A 2004-07-14 2004-07-14 半導体装置及びその製造方法 Expired - Fee Related JP4265997B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004207516A JP4265997B2 (ja) 2004-07-14 2004-07-14 半導体装置及びその製造方法
US10/981,557 US7247950B2 (en) 2004-07-14 2004-11-05 Semiconductor device and method of manufacturing the same
TW093133994A TWI244747B (en) 2004-07-14 2004-11-08 Semiconductor device and method of manufacturing the same
KR1020040091715A KR100605349B1 (ko) 2004-07-14 2004-11-11 반도체 장치 및 그 제조 방법
CNB2004100973214A CN100375273C (zh) 2004-07-14 2004-11-26 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004207516A JP4265997B2 (ja) 2004-07-14 2004-07-14 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006032556A JP2006032556A (ja) 2006-02-02
JP4265997B2 true JP4265997B2 (ja) 2009-05-20

Family

ID=35598592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004207516A Expired - Fee Related JP4265997B2 (ja) 2004-07-14 2004-07-14 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US7247950B2 (ja)
JP (1) JP4265997B2 (ja)
KR (1) KR100605349B1 (ja)
CN (1) CN100375273C (ja)
TW (1) TWI244747B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4874005B2 (ja) * 2006-06-09 2012-02-08 富士通セミコンダクター株式会社 半導体装置、その製造方法及びその実装方法
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
TW200926380A (en) * 2007-12-10 2009-06-16 Powertech Technology Inc Semiconductor package and substrate for the same
JP2010034294A (ja) * 2008-07-29 2010-02-12 Nec Electronics Corp 半導体装置およびその設計方法
JP5584011B2 (ja) * 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
JP2012099648A (ja) * 2010-11-02 2012-05-24 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
US8552540B2 (en) * 2011-05-10 2013-10-08 Conexant Systems, Inc. Wafer level package with thermal pad for higher power dissipation
US8779599B2 (en) 2011-11-16 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages including active dies and dummy dies and methods for forming the same
CA2884592C (en) 2012-09-19 2021-08-31 Grespo Ab Compositions for improvement of brain function
KR102064870B1 (ko) * 2013-08-16 2020-02-11 삼성전자주식회사 반도체 패키지
CN104465613A (zh) * 2013-12-30 2015-03-25 苏州矩阵光电有限公司 一种芯片互联结构及其互联工艺
TWI552282B (zh) * 2014-11-03 2016-10-01 矽品精密工業股份有限公司 封裝結構及其製法
US9613931B2 (en) 2015-04-30 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) having dummy dies and methods of making the same
US10109588B2 (en) * 2015-05-15 2018-10-23 Samsung Electro-Mechanics Co., Ltd. Electronic component package and package-on-package structure including the same
US10809391B2 (en) 2015-06-29 2020-10-20 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and precise positioning mode
US11175414B2 (en) 2015-06-29 2021-11-16 Deere & Company Satellite navigation receiver for relative positioning with bias estimation
US10627528B2 (en) 2015-06-29 2020-04-21 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and precise positioning mode
US10605926B2 (en) 2015-06-29 2020-03-31 Deere & Company Satellite navigation receiver and method for switching between real-time kinematic mode and relative positioning mode
TWI641087B (zh) * 2015-12-28 2018-11-11 矽品精密工業股份有限公司 電子封裝件及封裝用之基板
DE212018000072U1 (de) 2017-04-24 2019-04-05 Rohm Co., Ltd. Elektronische Komponente und Halbleitervorrichtung
US10651131B2 (en) * 2018-06-29 2020-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Supporting InFO packages to reduce warpage
IT201900006736A1 (it) * 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
CN114121845A (zh) * 2020-09-01 2022-03-01 Jmj韩国株式会社 半导体封装
US11855003B2 (en) * 2021-05-13 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6348728B1 (en) 2000-01-28 2002-02-19 Fujitsu Limited Semiconductor device having a plurality of semiconductor elements interconnected by a redistribution layer
JP3406270B2 (ja) * 2000-02-17 2003-05-12 沖電気工業株式会社 半導体装置及びその製造方法
EP2866258B1 (en) * 2002-05-31 2019-04-17 Socionext Inc. Semiconductor device and manufacturing method thereof
JP3938759B2 (ja) 2002-05-31 2007-06-27 富士通株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
TW200603374A (en) 2006-01-16
TWI244747B (en) 2005-12-01
US7247950B2 (en) 2007-07-24
JP2006032556A (ja) 2006-02-02
CN100375273C (zh) 2008-03-12
US20060012017A1 (en) 2006-01-19
KR100605349B1 (ko) 2006-07-28
CN1722414A (zh) 2006-01-18
KR20060005969A (ko) 2006-01-18

Similar Documents

Publication Publication Date Title
JP4265997B2 (ja) 半導体装置及びその製造方法
US9831282B2 (en) Electronic device package and fabricating method thereof
TWI645527B (zh) 電子封裝件及其製法
AU2003253425B2 (en) Semiconductor device and method of manufacturing the same
KR101412718B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
US6933172B2 (en) Semiconductor wafer with spacer and its manufacturing method, semiconductor device and its manufacturing method, and circuit substrate and electronic device
US20070164457A1 (en) Semiconductor package, substrate with conductive post, stacked type semiconductor device, manufacturing method of semiconductor package and manufacturing method of stacked type semiconductor device
TWI520283B (zh) 加強扇出晶圓級封裝
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
US10262967B2 (en) Semiconductor packages
US8362624B2 (en) Multi-chip package and method of manufacturing thereof
TW201312713A (zh) 半導體裝置、垂直堆疊有該半導體裝置之半導體模組構造及其製造方法
KR102525389B1 (ko) 반도체 패키지 및 그 제조 방법
TW201740529A (zh) 整合扇出型封裝及其製造方法
JP2010219489A (ja) 半導体装置およびその製造方法
US11476204B2 (en) Flip-chip packaging substrate and method for fabricating the same
US20110221071A1 (en) Electronic device and manufacturing method of electronic device
US7410827B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic instrument
US11804444B2 (en) Semiconductor package including heat dissipation structure
CN111725146A (zh) 电子封装件及其制法
TW202230711A (zh) 半導體封裝
TWI431750B (zh) 半導體裝置及其製造方法
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
US20230361046A1 (en) Semiconductor package and method of manufacturing the same
JP2016009745A (ja) 電子部品、電子部品の製造方法及び電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071128

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080617

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080811

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090212

R150 Certificate of patent or registration of utility model

Ref document number: 4265997

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees