KR102259917B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 방향으로 연장된 제1 액티브 핀, 제1 액티브 핀으로부터 제1 방향과 교차하는 제2 방향으로 이격되고, 제1 방향으로 연장되고, 제1 액티브 핀에 비해 짧은 장변 길이를 갖는 제2 액티브 핀, 제1 및 제2 액티브 핀의 일단과 오버랩되어 제2 방향으로 연장된 제1 더미 게이트, 제1 액티브 핀과 교차하고 제2 액티브 핀의 타단과 오버랩되어 제2 방향으로 연장된 제1 메탈 게이트, 및 제1 액티브 핀과 교차하고 제2 방향으로 연장된 제1 절연 게이트를 포함하되, 제1 절연 게이트는 제1 액티브 핀 내로 연장된다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장된 제1 액티브 핀, 제1 액티브 핀으로부터 제1 방향과 교차하는 제2 방향으로 이격되고, 제1 방향으로 연장되고, 제1 액티브 핀에 비해 짧은 장변 길이를 갖는 제2 액티브 핀, 제1 및 제2 액티브 핀의 일단과 오버랩되어 제2 방향으로 연장된 제1 더미 게이트, 제1 액티브 핀과 교차하고 제2 액티브 핀의 타단과 오버랩되어 제2 방향으로 연장된 제1 메탈 게이트, 및 제1 액티브 핀과 교차하고 제2 방향으로 연장된 제1 절연 게이트를 포함하되, 제1 절연 게이트는 제1 액티브 핀 내로 연장된다.
본 발명의 몇몇 실시예에서, 제1 절연 게이트는 상기 제2 액티브 핀과 오버랩되지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 게이트와 상기 메탈 게이트 간의 제1 피치와, 상기 메탈 게이트와 상기 더미 게이트 간의 제2 피치는 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 피치는 상기 제1 피치보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀으로부터 상기제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀에 비해 짧은 장변 길이를 갖는 제3 액티브 핀과, 상기 제1 액티브 핀과 교차하고 상기 제3 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제2 메탈 게이트와, 상기 제1 및 제3 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 게이트는 상기 제3 액티브 핀과 오버랩되지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 절연 게이트는 상기 제2 액티브 핀과 교차할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제3 액티브 핀과, 상기 제1 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트와, 상기 제3 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제3 더미 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제3 액티브 핀에 비해 짧은 장변 길이를 갖는 제4 액티브 핀과, 상기 제3 액티브 핀과 교차하고 상기 제4 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제2 메탈 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제3 및 제4 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 절연 게이트를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장된 제1 액티브 핀; 상기 제1 액티브 핀으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제2 액티브 핀; 상기 제1 및 제2 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제1 더미 게이트; 상기 제1 및 제2 액티브 핀과 오버랩되어 상기 제2 방향으로 연장된 제1 노멀 게이트; 및 상기 제1 액티브 핀과 오버랩되고 상기 제2 액티브 핀과 오버랩되지 않고, 상기 제2 방향으로 연장된 절연 게이트를 포함하되, 상기 절연 게이트는 상기 제1 액티브 핀 내로 연장된다.
본 발명의 몇몇 실시예에서, 상기 제2 액티브 핀의 장변 길이는 상기 제2 액티브 핀의 장변 길이보다 짧을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 노멀 게이트는 상기 제2 액티브 핀의 타단과 오버랩될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제3 액티브 핀을 더 포함하고, 상기 절연 게이트는 상기 제3 액티브 핀과 오버랩되지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀의 타단 및 상기 제3 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀과 교차하고, 상기 제3 액티브 핀의 일단과 오버랩되고, 상기 제2 방향으로 연장된 제2 노멀 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 노멀 게이트의 길이는 상기 절연 게이트의 길이보다 길 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 노멀 게이트는 메탈 게이트를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 방향으로 연장된 제1 액티브 핀; 상기 제1 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제2 액티브 핀; 상기 제1 액티브 핀의 일단과 오버랩되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 더미 게이트; 상기 제1 액티브 핀의 일단과 마주보는 상기 제2 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트; 상기 제1 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제1 노멀 게이트; 상기 제1 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제1 절연 게이트; 상기 제2 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 노멀 게이트; 및 상기 제2 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 절연 게이트를 포함하되, 상기 제1 절연 게이트는 상기 제1 액티브 핀 내로 연장되고, 상기 제2 절연 게이트는 상기 제2 액티브 핀 내로 연장된다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 액티브 핀과 상기 제2 방향으로 이격되고 상기 제1 방향으로 연장된 제3 액티브 핀을 더 포함하고, 상기 제1 노멀 게이트와 상기 제1 절연 게이트 중 어느 하나는 상기 제3 액티브 핀의 일단과 오버랩되고, 상기 제1 더미 게이트는 상기 제3 액티브 핀과 오버랩되지 않을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장된 액티브 핀을 형성하고, 상기 액티브 핀을 교차하는 제2 방향으로 연장된 소자 분리막을 형성하여, 상기 액티브 핀을 상기 제1 방향으로 이격된 제1 및 제2 액티브 핀으로 분리하고, 상기 제1 액티브 핀과 교차하는 제1 및 제2 더미 게이트를 형성하고, 상기 제1 액티브 핀의 일단과 오버랩하는 제3 더미 게이트를 형성하고, 상기 제1 액티브 핀의 일단과 마주보는 상기 제2 액티브 핀의 타단과 오버랩하는 제4 더미 게이트를 형성하고, 상기 제1 더미 게이트를 메탈 게이트로 교환하고, 상기 제2 더미 게이트를 절연 게이트로 교환하는 것을 포함하되, 상기 절연 게이트는 상기 제1 액티브 핀 내부로 연장된다.
본 발명의 몇몇 실시예에서, 상기 액티브 핀을 형성하는 것은, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 이격된 제3 및 제4 액티브 핀을 형성하는 것을 포함하고, 상기 액티브 핀을 상기 제1 방향으로 이격된 제1 및 제2 액티브 핀으로 분리하는 것은, 상기 제3 액티브 핀을 상기 제1 방향으로 이격된 제5 및 제6 액티브 핀으로 분리하고, 상기 제4 액티브 핀을 상기 제1 방향으로 이격된 제7 및 제8 액티브 핀으로 분리하는 것을 포함하되, 상기 제5 액티브 핀의 장변 길이는 상기 제7 액티브 장변 길이와 다르고, 상기 제6 액티브 핀의 장변 길이는 상기 제8 액티브 장변 길이와 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 절연 게이트의 하면은 상기 소자 분리막의 하면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소자 분리막의 하면은 상기 액티브 핀의 하면보다 낮게 형성되고, 상기 절연 게이트의 하면은 상기 액티브 핀의 하면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소자 분리막의 폭은 상기 절연 게이트의 폭보다 넓게 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 제1 및 제2 노멀 게이트와 제1 절연 게이트의 사시도이다.
도 3은 도 1의 A-A′ 선을 따라 절단한 단면도이다.
도 4는 도 1의 B-B′ 선을 따라 절단한 단면도이다.
도 5는 도 1의 C-C′ 선을 따라 절단한 단면도이다.
도 6은 도 1의 D-D′ 선을 따라 절단한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 9는 도 8의 E-E′ 선을 따라 절단한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 12는 도 11의 반도체 장치의 레이아웃도이다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 제1 및 제2 노멀 게이트와 제1 절연 게이트의 사시도이다. 도 3은 도 1의 A-A′ 선을 따라 절단한 단면도이다. 도 4는 도 1의 B-B′ 선을 따라 절단한 단면도이다. 도 5는 도 1의 C-C′ 선을 따라 절단한 단면도이다. 도 6은 도 1의 D-D′ 선을 따라 절단한 단면도이다.
도 1 내지 도 6을 참조하면, 반도체 장치(1)는, 액티브(active) 핀(fin)들(F1, F2, F3-1, F3-2, F3-3, F4, F5), 더미(dummy) 게이트들(DG1~DG4), 노멀(normal) 게이트들(NG1~NG5), 절연 게이트(IG1), 제1 소자 분리막(20)을 포함한다.
액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 기판(10)으로부터 돌출하여 제1 방향(X)으로 연장될 수 있다.
기판(10)은 반도체 물질을 포함할 수 있다. 이러한 반도체 물질은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 물질로 이루어질 수 있다.
하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 기판(10)은 절연 기판일 수도 있다. 즉, 기판(10)은 예를 들어, SOI(silicon on insulator) 기판일 수 있다. 이처럼 기판(10)이 SOI일 경우, 반도체 장치의 응답 속도가 향상될 수 있다.
액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 도시된 것과 같이 예를 들어, 제1 방향(X) 및 제2 방향(Y)으로 서로 이격되어 기판(10) 상에 배치될 수 있다.
구체적으로, 액티브 핀(F1)은 제2 방향(Y)으로 액티브 핀(F2)과 이격될 수 있다. 또한, 액티브 핀(F2)은 제2 방향(Y)으로 액티브 핀들(F3-1, F3-2, F3-3)과 이격될 수 있다.
액티브 핀(F4)은 제1 방향(X)으로 액티브 핀(F1)과 이격될 수 있다. 액티브 핀(F5)은 제1 방향(X)으로 액티브 핀(F2)과 이격될 수 있다.
액티브 핀(F3-3)은 제1 방향(X)으로 액티브 핀(F3-2)과 이격될 수 있다. 액티브 핀(F3-2)은 제1 방향(X)으로 액티브 핀(F3-1)과 이격될 수 있다.
액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 각각 장변과 단변을 가질 수 있다.
도 1에서는 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 장변 방향이 제1 방향(X)이고, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 단변 방향이 제2 방향(Y)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 다른 몇몇 실시예에서, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 장변 방향은 제2 방향(Y)이고, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 단변 방향이 제1 방향(X)일 수 있다.
액티브 핀(F3-1)은 액티브 핀(F1)이나 액티브 핀(F2)에 비해 짧은 장변 길이를 가질 수 있다. 다시 말해, 액티브 핀(F3-1)의 제1 방향(X) 길이는 액티브 핀(F1)이나 액티브 핀(F2)의 제1 방향(X) 길이보다 짧을 수 있다.
액티브 핀(F3-1)으로부터 제1 방향(X)으로 이격된 액티브 핀(F3-2) 역시 액티브 핀(F1)이나 액티브 핀(F2)에 비해 짧은 장변 길이를 가질 수 있다. 다시 말해, 액티브 핀(F3-2)의 제1 방향(X) 길이는 액티브 핀(F1)이나 액티브 핀(F2)의 제1 방향(X) 길이보다 짧을 수 있다.
액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 기판(10)의 일부일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
본 발명의 몇몇 실시예에서, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 반도체 물질을 포함할 수 있다. 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 기판(10)과 동일한 물질을 포함할 수 있다. 예를 들어, 기판(10)이 Si을 포함하는 경우, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)도 Si을 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 기판(10)과 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 서로 다른 물질을 포함할 수도 있다.
예를 들어, 기판(10)이 Si을 포함하는 경우, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 Si와 다른 반도체 물질을 포함할 수 있다. 이 경우, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)은 예를 들어, 에피택셜 성장 공정(epitaxial growth process)을 통해 기판(10) 상에 형성될 수 있다.
필드 절연막(22)은 기판(10) 상에 형성되어, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 측벽 일부를 덮고 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상부를 노출시킬 수 있다.
필드 절연막(22)은 도시되 것과 같이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 장변을 따라 제1 방향(X)으로 연장될 수 있다.
본 발명의 몇몇 실시예에서, 필드 절연막(22)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 소자 분리막(20)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 양측에서 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 단변을 따라 제2 방향(Y)으로 연장될 수 있다. 도시된 것과 같이, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 장변과 단변이 교차하는 영역에서, 제1 소자 분리막(20)과 필드 절연막(22)이 교차할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 소자 분리막(20)의 하면은 기판(10)의 상면보다 낮게 배치될 수 있다. 또한, 제1 소자 분리막(20)의 하면은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 하면보다 낮게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제1 소자 분리막(20)의 상면은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 낮게 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라, 제1 소자 분리막(20)의 상면이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 높게 형성되거나, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면과 실질적으로 동일한 높이로 형성될 수도 있다.
본 발명의 몇몇 실시예에서, 제1 소자 분리막(20)은 절연막을 포함할 수 있다. 구체적으로, 제1 소자 분리막(20)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 소자 분리막(24)은 액티브 핀(F3-1)과 액티브 핀(F3-2) 사이에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제2 소자 분리막(24)의 하면은 기판(10)의 하면보다 낮게 형성될 수 있다. 또한, 제2 소자 분리막(24)의 하면은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 하면보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 제2 소자 분리막(24)의 상면은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 낮게 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라, 제2 소자 분리막(24)의 상면이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 높게 형성되거나, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면과 실질적으로 동일한 높이로 형성될 수도 있다.
본 발명의 몇몇 실시예에서, 제2 소자 분리막(24)은 절연막을 포함할 수 있다. 구체적으로, 제2 소자 분리막(24)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 소자 분리막(24)은 액티브 핀(F3-1)과 액티브 핀(F3-2)을 전기적으로 절연시키는 역할을 할 수 있다.
노멀 게이트들(NG1~NG5)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5) 상에서 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)이 연장된 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다.
비록 도 1 에서는 노멀 게이트들(NG1~NG5)이 제2 방향(Y)으로 연장되는 것으로 도시되어 있으나 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 노멀 게이트들(NG1~NG5)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)과 예각 또는 둔각을 이루면서 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)과 교차할 수도 있다.
노멀 게이트들(NG1~NG5)은 각각 도시된 것과 같이 제1 방향(X)으로 이격되어 형성될 수 있다.
본 발명의 몇몇 실시예에서, 노멀 게이트들(NG1~NG5)은 메탈 게이트를 포함할 수 있다. 구체적으로, 노멀 게이트들(NG1~NG5)은, 제1 메탈층(MG1)과 제2 메탈층(MG2)를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 노멀 게이트들(NG1~NG5)은 2층 이상의 제1 메탈층(MG1)과 제2 메탈층(MG2)이 적층되어 형성될 수 있다.
제1 메탈층(MG1)은 일함수 조절을 하고, 제2 메탈층(MG2)은 제1 메탈층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
제1 메탈층(MG1)은 도 3에 도시된 것과 같이, 게이트 절연막(40)의 상면 및 제2 메탈층(MG2)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다.
또한, 제1 메탈층(MG1)은 도 5에 도시된 것과 같이, 필드 절연막(22) 상부, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 측벽 및 상부를 따라 제2 방향(Y)으로 컨포말하게 연장될 수 있다.
제1 메탈층(MG1)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 제2 메탈층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 메탈층(MG1)과 제2 메탈층(MG2)의 구성은 이와 다르게 변형될 수도 있다.
이러한 노멀 게이트들(NG1~NG5)은 예를 들어, 게이트 리플레이스먼트(gate replacement) 공정을 통해서 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 본 발명의 다른 몇몇 실시예에서, 노멀 게이트들(NG1~NG5)은 메탈이 아닌, 예를 들어, Si, SiGe 등으로 이루어질 수도 있다.
노멀 게이트(NG1)는 도 1에 도시된 것과 같이 액티브 핀들(F1, F2)을 교차하고, 액티브 핀(F3-1)의 타단(예를 들어, 도 1의 우측단)과 오버랩될 수 있다. 노멀 게이트(NG2)는 액티브 핀들(F1, F2)을 교차하고, 액티브 핀(F3-2)의 일단(예를 들어, 도 1의 좌측단)과 오버랩될 수 있다. 노멀 게이트(NG3)는 액티브 핀들(F1, F2, F3-1)을 교차하고, 노멀 게이트(NG4)는 액티브 핀들(F1, F2, F3-2)을 교차할 수 있다. 노멀 게이트(NG5)는 액티브 핀들(F4, F5, F3-3)을 교차할 수 있다.
노멀 게이트들(NG1~NG5)의 하부에는 게이트 절연막(40)이 형성될 수 있다. 게이트 절연막(40)은, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(40)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 게이트 절연막(40)은, 도 3에 도시된 것과 같이, 액티브 핀들(F2, F5)의 상면 및 노멀 게이트들(NG1~NG5)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다.
또한, 게이트 절연막(40)은 도 5에 도시된 것과 같이, 필드 절연막(22)의 상면 및 액티브 핀들(F1, F2, F3-1)의 측면과 상면을 따라 제2 방향(Y)으로 연장될 수 있다.
스페이서(50)는 노멀 게이트들(NG1~NG5)의 적어도 일측에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 스페이서(50)는 노멀 게이트들(NG1~NG5)의 양측에 형성될 수 있다.
비록 도면에서는 I형 스페이서(50)를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 스페이서(50)의 형상은 얼마든지 이와 다르게 변형될 수 있다.
본 실시예에서, 스페이서(50)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 스페이서(50)는 실리콘 질화막을 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 스페이서(50)를 구성하는 물질은 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(50)는 산화막, 또는 산질화막 중 어느 하나를 포함할 수 있다.
노멀 게이트들(NG1~NG5) 상에는 캡핑막(60)이 배치될 수 있다. 캡핑막(60)은 제2 방향(Y)으로 연장될 수 있다.
캡핑막(60)의 상면은 스페이서(50)의 상면과 실질적으로 동일 평면상에 배치될 수 있다. 다시 말해, 캡핑막(60)의 상면 높이와 스페이서(50)의 상면 높이는 실질적으로 동일할 수 있다.
이러한 캡핑막(60)은 예를 들어, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 캡핑막(60)을 구성하는 물질은 이와 다르게 변형될 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, 캡핑막(60)은 필요에 따라 생략될 수도 있다.
소오스/드레인 영역(30)은 노멀 게이트들(NG1~NG5)의 양 측에 배치될 수 있다. 이러한 소오스/드레인 영역(30)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5) 내에 배치될 수 있다. 즉, 소오스/드레인 영역(30)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)이 일부 식각된 영역에 형성될 수 있다.
도 2에서는 소오스/드레인 영역(30)이 제2 방향(Y)으로 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 소오스/드레인 영역(30)은 제2 방향(Y)으로 서로 이격될 수 있다.
본 발명의 몇몇 실시예에서, 소오스/드레인 영역(30)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 이에 따라, 소오스/드레인 영역(30)의 상면은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 높을 수 있다.
반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(30)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 노멀 게이트들(NG1~NG5) 하부의 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(30)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(10)이 Si일 때, 소오스/드레인 영역(30)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 인장 스트레스 물질은 노멀 게이트들(NG1~NG5) 하부의 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
본 발명의 몇몇 실시예에서, 이러한 소오스/드레인 영역(30)은 에피택셜 성장(epitaxial growth)을 통해 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
소오스/드레인 영역(30) 상에는 실리사이드막(32)이 형성될 수 있다. 실리사이드막(32)은 소오스/드레인 영역(30)의 상면을 따라 형성될 수 있다. 실리사이드막(32)은 소오스/드레인 영역(30)이 컨택(34)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있다. 실리사이드막(32)은 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
실리사이드막(32) 상에는 컨택(34)이 형성될 수 있다. 컨택(34)은 도전 물질로 형성될 수 있다. 컨택(34)은 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다
층간 절연막(70)은 스페이서(50), 캡핑막(60)을 덮을 수 있다. 컨택(34)은 층간 절연막(70)을 관통할 수 있다.
더미 게이트들(DG1~DG4)은 제1 소자 분리막(20) 상에서 제2 방향(Y)으로 연장될 수 있다.
구체적으로, 더미 게이트(DG1)는, 제1 소자 분리막(20) 상에서 액티브 핀들(F1, F2, F3-1)의 일단(예를 들어, 도 1의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG2)는, 제1 소자 분리막(20) 상에서 액티브 핀들(F1, F2, F3-2)의 타단(예를 들어, 도 1의 우측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG3)는, 제1 소자 분리막(20) 상에서 액티브 핀들(F4, F5, F3-3)의 일단(예를 들어, 도 1의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG4)는, 제1 소자 분리막(20) 상에서 액티브 핀들(F4, F5, F3-3)의 타단(예를 들어, 도 1의 우측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다.
비록 도 1 에서는 더미 게이트들(DG1~DG4)이 제2 방향(Y)으로 연장되는 것으로 도시되어 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 더미 게이트들(DG1~DG4)은 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)과 예각 또는 둔각을 이루는 방향으로 연장될 수 있다.
본 실시예에서, 더미 게이트들(DG1~DG4)의 구성은 앞서 설명한 노멀 게이트들(NG1~NG5)의 구성과 실질적으로 동일할 수 있다. 다시 말해, 더미 게이트들(DG1~DG4)은 각각 제1 메탈층(MG1)과 제2 메탈층(MG2)을 포함하는 메탈 게이트를 포함할 수 있다.
하지만, 본 발명이 이에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 더미 게이트들(DG1~DG4) 중 적어도 하나는 실리콘 질화막을 포함하는 마스크과 예를 들어, 폴리 실리콘을 포함하는 폴리 실리콘 게이트를 포함할 수 있다.
제1 소자 분리막(20)의 상면이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5))의 상면보다 낮게 배치되는 경우, 더미 게이트들(DG1~DG4)의 하면은 도시된 것과 같이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 낮게 배치될 수 있다.
이에 따라, 더미 게이트들(DG1~DG4)에 포함된, 게이트 절연막(40), 제1 메탈층(MG1), 및 제2 메탈층(MG2) 중 적어도 하나의 하면은, 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)의 상면보다 낮게 배치될 수 있다.
절연 게이트(IG1)는 액티브 핀들(F1, F2) 상에서, 제2 방향(Y)으로 연장될 수 있다. 이러한 절연 게이트(IG1)는 도시된 것과 같이, 액티브 핀들(F1, F2)과 오버랩하고, 액티브 핀들(F3-1, F3-2)과 오버랩하지 않을 수 있다.
본 발명의 몇몇 실시예에서, 절연 게이트(IG1)와 노멀 게이트(예를 들어, NG1) 간의 제1 피치(P1)는, 노멀 게이트(예를 들어, NG3)와 더미 게이트(예를 들어, DG1)간의 제2 피치(P1)와 다를 수 있다.
구체적으로, 절연 게이트(IG1)와 노멀 게이트(예를 들어, NG1) 간의 제1 피치(P1)는, 노멀 게이트(예를 들어, NG3)와 더미 게이트(예를 들어, DG1)간의 제2 피치(P1) 보다 작을 수 있다.
이처럼 절연 게이트(IG1)와 노멀 게이트(예를 들어, NG1) 간의 제1 피치(P1)가 노멀 게이트(예를 들어, NG3)와 더미 게이트(예를 들어, DG1)간의 제2 피치(P1) 보다 작은 것은, 본 실시예에 따른 절연 게이트(IG1)가 게이트 리플레이스먼트 공정을 통해 형성되었기 때문일 수 있다.
절연 게이트(IG1)는 도시된 것과 같이 액티브 핀들(F1, F2) 내로 연장되는 절연막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 절연 게이트(IG1)의 하면은 액티브 핀들(F1, F2)의 하면 보다 높게 배치될 수 있다. 또한, 절연 게이트(IG1)의 하면은 제1 소자 분리막(20)의 하면 보다 높게 배치될 수 있다.
또한 본 발명의 몇몇 실시예에서, 절연 게이트(IG1)의 폭은 제1 소자 분리막(20)의 폭보다 좁게 형성될 수 있다. 하지만 본 발명이 이에 제한되는 것은 아니며, 실시예에 따라 이러한 관계는 변형되어 실시될 수 있다.
액티브 핀(F3-1)과 액티브 핀(F3-2) 사이에서, 절연 게이트(IG1)는 제2 소자 분리막(24) 상에 배치될 수 있다.
이러한 절연 게이트(IG1)는 인접한 노멀 게이트들(NG1, NG2)을 전기적으로 절연시키는 역할을 할 수 있다.
본 실시예에서, 절연 게이트(IG1)가 게이트 리플레이스먼트 공정을 통해 형성되므로, 절연 게이트(IG1)의 적어도 일 측에는 도시된 것과 같이 스페이서(50)가 제2 방향(Y)으로 연장되어 배치될 수 있다.
이처럼 본 실시예에 따른 반도체 장치에서는, 제1 및 제2 소자 분리막(20, 24)이 액티브 핀들(F1, F2, F3-1, F3-2, F3-3, F4, F5)을 전기적으로 절연시키고, 절연 게이트(IG1)가 노멀 게이트들(NG1, NG2)을 전기적으로 절연시킬 수 있다. 이에 따라, 반도체 장치(1)의 동작 신뢰성이 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명한다.
도 7을 참조하면, 본 실시예에 따른 반도체 장치(2)는, 액티브 핀들(F11, F12, F13)과, 더미 게이트들(DG11, DG12)과, 노멀 게이트(NG11)와, 절연 게이트(IG11)의 배치가 앞서 설명한 실시예와 다르다.
구체적으로, 액티브 핀(F11)은 제1 방향(X)으로 연장되고, 액티브 핀(F12)은 액티브 핀(F11)으로부터 제2 방향(Y)으로 이격되어 제1 방향(X)으로 연장될 수 있다. 액티브 핀(F11)과 액티브 핀(F12)의 장변 길이는 실질적으로 동일할 수 있다.
액티브 핀(F13)은 액티브 핀(F12)으로부터 제2 방향(Y)으로 이격되어 제1 방향(X)으로 연장될 수 있다. 액티브 핀(F13)의 장변 길이는 액티브 핀(F11) 및 액티브 핀(F12)의 장변 길이와 다를 수 있다. 구체적으로, 액티브 핀(F13)의 장변 길이는 액티브 핀(F11) 및 액티브 핀(F12)의 장변 길이보다 짧을 수 있다.
더미 게이트(DG11)는 액티브 핀들(F11~F13)의 일단(예를 들어, 도 7의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG12)는 액티브 핀들(F11, F12)의 타단(예를 들어, 도 7의 우측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG12)는 도시된 것과 같이 액티브 핀들(F13)과는 오버랩되지 않을 수 있다.
노멀 게이트(NG11)는 액티브 핀들(F11, F12)과 교차하고, 액티브 핀(F13)의 타단(예를 들어, 도 7의 우측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다.
절연 게이트(IG11)는 액티브 핀들(F11~F13)과 교차하며 제2 방향(Y)으로 연장될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 9는 도 8의 E-E′ 선을 따라 절단한 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 반도체 장치(3)는, 앞서 도 7을 참조하여 설명한 반도체 장치(7)에 비해, 액티브 핀들(F21, F22, F23)과, 더미 게이트들(DG13, DG14)과, 노멀 게이트(NG12)와, 절연 게이트(IG12)를 더 포함할 수 있다.
구체적으로, 액티브 핀(F21)은 제1 방향(X)으로 연장되고, 액티브 핀(F22)은 액티브 핀(F21)으로부터 제2 방향(Y)으로 이격되어 제1 방향(X)으로 연장될 수 있다. 액티브 핀(F21)과 액티브 핀(F22)의 장변 길이는 실질적으로 동일할 수 있다.
액티브 핀(F23)은 액티브 핀(F22)으로부터 제2 방향(Y)으로 이격되어 제1 방향(X)으로 연장될 수 있다. 액티브 핀(F23)의 장변 길이는 액티브 핀(F21) 및 액티브 핀(F22)의 장변 길이와 다를 수 있다. 구체적으로, 액티브 핀(F23)의 장변 길이는 액티브 핀(F21) 및 액티브 핀(F22)의 장변 길이보다 짧을 수 있다.
더미 게이트(DG14)는 액티브 핀들(F21~F23)의 타단(예를 들어, 도 8의 우측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG13)는 액티브 핀들(F21, F22)의 일단(예를 들어, 도 8의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다. 더미 게이트(DG13)는 도시된 것과 같이 액티브 핀들(F23)과는 오버랩되지 않을 수 있다.
노멀 게이트(NG12)는 액티브 핀들(F21, F22)과 교차하고, 액티브 핀(F23)의 일단(예를 들어, 도 8의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다.
절연 게이트(IG12)는 액티브 핀들(F21~F23)과 교차하며 제2 방향(Y)으로 연장될 수 있다.
제3 소자 분리막(28)은 제2 방향(Y)으로 연장되어 형성되어, 액티브 핀들(F11~F13)과 액티브 핀들(F21~F23)을 전기적으로 절연시키는 역할을 할 수 있다.
제3 소자 분리막(28)의 하면은 절연 게이트들(IG11, IG12)의 하면보다 낮게 형성될 수 있다. 구체적으로, 제3 소자 분리막(28)의 하면은 기판(10)의 상면보다 낮게 형성되고, 절연 게이트들(IG11, IG12)의 하면은 기판(10)의 상면보다 높게 형성될 수 있다.
실시예에서, 제3 소자 분리막(28)의 폭은 절연 게이트들(IG11, IG12)의 폭보다 클 수 있다.
제3 소자 분리막(28)의 상면은, 액티브 핀들(F11~F13)과 액티브 핀들(F21~F23)의 상면보다 낮게 형성될 수 있다.
본 실시예에서, 더미 게이트들(DG12, DG13)은 제3 소자 분리막(28) 상에 형성될 수 있다. 구체적으로, 더미 게이트(DG12)는 액티브 핀들(F11, F12)과 일부 오버랩되고, 제3 소자 분리막(28)과 일부 오버랩될 수 있다. 더미 게이트(DG13)는 액티브 핀들(F21, F22)과 일부 오버랩되고, 제3 소자 분리막(28)과 일부 오버랩될 수 있다.
즉, 본 실시예에서, 더미 게이트(DG12)와, 더미 게이트(DG13)와 제3 소자 분리막(28)은 액티브 핀들(F11, F12)과 액티브 핀들(F21, F22)을 전기적으로 절연시키는 더블 디퓨전 브레이크(double diffusion break) 용도로 사용될 수 있다.
한편, 절연 게이트(IG11)는 액티브 핀들(F11~F13) 내로 연장되어 액티브 핀들(F11~F13) 상에 형성된 반도체 소자를 전기적으로 절연시키는 싱글 디퓨전 브레이크(single diffustion break) 용도로 사용될 수 있다. 또한, 절연 게이트(IG12)는 액티브 핀들(F21~F23) 내로 연장되어 액티브 핀들(F21~F23) 상에 형성된 반도체 소자를 전기적으로 절연시키는 싱글 디퓨전 브레이크 용도로 사용될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명한다.
도 10을 참조하면, 본 실시예에 따른 반도체 장치(4)는, 액티브 핀들(F31~F33)과, 더미 게이트(DG31)와, 노멀 게이트(NG31)와, 절연 게이트(IG31)를 포함할 수 있다.
액티브 핀들(F31~F33)은 도시된 것과 같이, 제2 방향(Y)으로 서로 이격되어 제1 방향(X)으로 연장될 수 있다. 본 실시예에서, 액티브 핀들(F31~F33)의 장변 길이는 서로 동일할 수 있다.
더미 게이트(DG31)는 액티브 핀들(F31~F33)의 일단(예를 들어, 도 10의 좌측단)과 오버랩되어 제2 방향(Y)으로 연장될 수 있다.
노멀 게이트(NG31)는 액티브 핀들(F31~F33)과 교차하며 제2 방향(Y)으로 연장될 수 있다.
절연 게이트(IG31)는 액티브 핀들(F31, F32)과 교차하며 제2 방향(Y)으로 연장될 수 있다. 절연 게이트(IG31)는 액티브 핀(F33)과 교차하지 않을 수 있다. 이에 따라, 제2 방향(Y)으로 측정한 노멀 게이트(NG31)의 길이(L11)와 절연 게이트(IG31)의 길이(L12)는 서로 다를 수 있다. 구체적으로, 노멀 게이트(NG31)의 길이(L11)는 절연 게이트(IG31)의 길이(L12) 보다 길 수 있다.
절연 게이트(IG31)의 이러한 형상에 따라, 절연 게이트(IG31)는, 액티브 핀들(F31, F32)에서 노멀 게이트(NG31)를 인접한 다른 반도체 소자로부터 전기적으로 절연시킬 수 있으나, 액티브 핀(F33)에서는 그러하지 않을 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 12는 도 11의 반도체 장치의 레이아웃도이다.
도 11을 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 11 및 도 12를 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 20b의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 20b의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결한다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결한다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 13을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~4) 중 적어도 하나를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~5)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 15는 태블릿 PC(1200)을 도시한 도면이고, 도 16은 노트북(1300)을 도시한 도면이며, 도 17은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 통해 제조된 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 18을 참조하면, 기판(310) 상에 액티브 핀을 형성하고, 액티브 핀과 교차하는 소자 분리막(320)을 형성하여 액티브 핀을 제1 액티브 핀(F301)과 제2 액티브 핀(F302)으로 분리한다.
본 발명의 몇몇 실시예에서, 이러한 소자 분리막(320)의 하면은 도시된 것 과 같이 기판(310)의 상면보다 낮게 배치될 수 있다. 또한, 소자 분리막(320)의 하면은 제1 및 제2 액티브 핀(F301, F302)의 하면보다 낮게 배치될 수 있다.
본 발명의 몇몇 실시예에서, 이러한 소자 분리막(320)의 상면은 제1 및 제2 액티브 핀(F301, F302)의 상면과 실질적으로 동일 평면 상에 위치할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 필요에 따라, 소자 분리막(320)의 상면이 제1 및 제2 액티브 핀(F301, F302)의 상면보다 높게 형성될 수도 있다.
본 발명의 몇몇 실시예에서, 소자 분리막(320)은 절연막을 포함할 수 있다. 구체적으로, 소자 분리막(320)은 예를 들어, 산화막, 산질화막, 또는 질화막 중 어느 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 제1 및 제2 액티브 핀(F301, F302)과 소자 분리막(320) 상에 예를 들어, 폴리 실리콘을 포함하는 도전막을 형성한다. 그리고, 도전막을 패터닝하여 더미 게이트들(DG301~DG304)을 형성한다.
더미 게이트들(DG301, DG302)은, 도시된 것과 같이, 제1 액티브 핀(F301) 상에서, 제1 액티브 핀(F301)과 교차하도록 형성될 수 있다. 더미 게이트(DG303)는, 도시된 것과 같이, 제1 액티브 핀(F301)과 소자 분리막(320)에 오버랩되어 형성될 수 있다. 더미 게이트(DG304)는, 도시된 것과 같이, 제2 액티브 핀(F302)과 소자 분리막(320)에 오버랩되어 형성될 수 있다.
이어서, 더미 게이트들(DG301~DG304)의 적어도 일측에 스페이서(350)를 형성한다.
비록 도면에서는 I형 스페이서(350)를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 스페이서(350)의 형상은 얼마든지 이와 다르게 변형될 수 있다.
본 실시예에서, 스페이서(350)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 스페이서(350)는 실리콘 질화막을 포함할 수 있다.
이어서, 스페이서(350)와 더미 게이트들(DG301~DG304)을 덮는 층간 절연막(380)을 형성한다. 그리고, 더미 게이트들(DG301~DG304)의 상면이 노출되도록 층간 절연막(380)을 평탄화한다.
본 발명의 몇몇 실시예에서, 이러한 층간 절연막(380)은 예를 들어, 산화막 또는 실리콘 산화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 비록 상세히 도시하지는 않았으나, 본 발명의 다른 몇몇 실시예에서, 더미 게이트들(DG301~DG304) 상에는 하드 마스크막이 추가적으로 형성될 수도 있다.
다음 도 19를 참조하면, 게이트 리플레이스먼트 공정을 이용하여, 절연 게이트(IG301)를 형성한다.
구체적으로, 스페이서(350)를 마스크로 더미 게이트(도 18의 DG301)를 제거한다. 이 때, 도시된 것과 같이, 제1 액티브 핀(F301)의 일부가 같이 제거될 수 있다. 이어서, 더미 게이트(도 18의 DG301)가 제거된 영역에 절연막을 형성함으로써, 절연 게이트(IG301)를 형성한다.
이 때, 절연 게이트(IG301)의 하면은 소자 분리막(320)의 하면 보다 높게 형성될 수 있다. 또한, 절연 게이트(IG301)의 하면은 제1 및 제2 액티브 핀(F301, F302)의 하면 보다 높게 형성될 수 있다.
절연 게이트(IG301)의 폭은 도시된 것과 같이, 소자 분리막(320)의 폭보다 좁게 형성될 수 있다.
이러한 절연 게이트(IG301)는 제1 액티브 핀(F301) 상에 형성된 반도체 소자(예를 들어, 도 20의 노멀 게이트(NG301))를 다른 반도체 소자로부터 전기적으로 절연시키는 역할을 할 수 있다.
다음 도 20을 참조하면, 게이트 리플레이스먼트 공정을 이용하여, 노멀 게이트(NG01)와, 더미 게이트들(DG305, DG306)을 형성한다.
구체적으로, 스페이서(350)를 마스크로 더미 게이트들(도 19의 DG302~DG304)를 제거하여, 제1 및 제2 액티브 핀(F301, F302)의 상면 또는 소자 분리막(320)의 상면을 노출시킨다.
그리고, 제1 및 제2 액티브 핀(F301, F302)의 상면과, 소자 분리막(320)의 상면 상에 순차적으로, 게이트 절연막(340)과, 제1 메탈층(MG1)과, 제2 메탈층(MG2)을 순차적으로 적층하여, 노멀 게이트(NG01)와, 더미 게이트들(DG305, DG306)을 형성한다.
본 실시예에서, 노멀 게이트(NG01)와 더미 게이트들(DG305, DG306)은 각각 제1 메탈층(MG1)과 제2 메탈층(MG2)을 포함하는 메탈 게이트를 포함할 수 있다.
제1 메탈층(MG1)은 일함수 조절을 하고, 제2 메탈층(MG2)은 제1 메탈층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
제1 메탈층(MG1)은 도시된 것과 같이, 게이트 절연막(340)의 상면 및 제2 메탈층(MG2)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다.
제1 메탈층(MG1)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 제2 메탈층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 제1 메탈층(MG1)과 제2 메탈층(MG2)의 구성은 이와 다르게 변형될 수도 있다.
본 실시예에서는, 더미 게이트들(DG305, DG306)을 모두 노멀 게이트(NG301)와 같이 메탈 게이트로 교환하는 것을 예시하였으나, 본 발명이 이에 제한되는 것은 아니다.
필요에 따라, 더미 게이트들(DG305, DG306)은 메탈 게이트로 교환되지 않을 수도 있다. 즉, 도 19에 도시된 더미 게이트들(DG303, DG304)이 노멀 게이트(NG301)가 형성되는 동안 교환되지 않고, 폴리 실리콘을 포함하는 상태로 남겨질 수도 있다.
본 실시예에서, 절연 게이트(IG301)는 제1 액티브 핀(F301) 상에 형성된 반도체 소자를 전기적으로 절연시키는 싱글 디퓨전 브레이크 용도로 사용될 수 있고, 더미 게이트들(DG305, DG306)은 제1 액티브 핀(F301)과 제2 액티브 핀 (F302)을 전기적으로 절연시키는 더블 디퓨전 브레이크 용도로 사용될 수 있다.
이후, 예를 들어, 도 1에 도시된 층간 절연막(70), 소오스/드레인 영역(30), 실리사이드막(32), 및 컨택(34)을 형성하여, 본 발명의 실시예들에 따른 반도체 장치(1~4)를 제조할 수 있다.
도 18 내지 도 20에서는, 소자 분리막(320)의 상면이 제1 및 제2 액티브 핀(F301, F302)의 상면과 실질적으로 동일한 높이에 배치되는 것으로 도시하였으나, 앞서 설명한 것과 같이, 소자 분리막(320)의 상면은 제1 및 제2 액티브 핀(F301, F302)의 상면보다 낮게 형성될 수도 있다. 이 경우, 더미 게이트들(DG305, DG306)의 하면은 제1 및 제2 액티브 핀(F301, F302)의 상면보다 낮게 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
20: 소자 분리막
IG1: 절연 게이트
NG1, NG2: 노멀 게이트
DG1, DG2: 더미 게이트
F1, F2, F3-1, F3-2: 액티브 핀

Claims (20)

  1. 제1 방향으로 연장된 제1 액티브 핀;
    상기 제1 액티브 핀으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제1 액티브 핀과 상기 제2 방향으로 오버랩되고, 상기 제1 액티브 핀에 비해 짧은 장변 길이를 갖는 제2 액티브 핀;
    상기 제1 액티브 핀으로부터 상기 제1 방향으로 소자 분리막을 사이에 두고 이격되고, 상기 제1 방향으로 연장된 제3 액티브 핀;
    상기 제1 및 제2 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제1 더미 게이트;
    상기 제1 액티브 핀의 타단 및 상기 소자 분리막과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트;
    상기 제3 액티브 핀의 일단 및 상기 소자 분리막과 오버랩되어 상기 제2 방향으로 연장된 제3 더미 게이트;
    상기 제1 액티브 핀과 교차하고 상기 제2 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제1 메탈 게이트; 및
    상기 제1 및 제2 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제1 절연 게이트를 포함하되,
    상기 제1 절연 게이트는 상기 제1 액티브 핀 내로 연장되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 절연 게이트는 상기 제2 액티브 핀과 오버랩되지 않는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 절연 게이트와 상기 메탈 게이트 간의 제1 피치와, 상기 메탈 게이트와 상기 더미 게이트 간의 제2 피치는 서로 다른 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 피치는 상기 제1 피치보다 큰 반도체 장치.
  5. 제 1항에 있어서,
    상기 제3 액티브 핀으로부터 상기 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제3 액티브 핀에 비해 짧은 장변 길이를 갖는 제4 액티브 핀과,
    상기 제3 액티브 핀과 교차하고 상기 제4 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제2 메탈 게이트와,
    상기 제3 및 제4 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제4 더미 게이트를 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 절연 게이트는 상기 제3 액티브 핀과 오버랩되지 않는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제 1항에 있어서,
    상기 제2 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제3 액티브 핀에 비해 짧은 장변 길이를 갖는 제4 액티브 핀과,
    상기 제3 액티브 핀과 교차하고 상기 제4 액티브 핀의 일단과 오버랩되어 상기 제2 방향으로 연장된 제2 메탈 게이트를 더 포함하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제3 및 제4 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 절연 게이트를 더 포함하는 반도체 장치.
  11. 제1 방향으로 연장된 제1 액티브 핀;
    상기 제1 액티브 핀으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제2 액티브 핀;
    상기 제1 액티브 핀으로부터 상기 제1 방향으로 소자 분리막을 사이에 두고 이격되고, 상기 제1 방향으로 연장된 제3 액티브 핀;
    상기 제1 및 제2 액티브 핀의 일단과 오버랩되고, 제3 액티브 핀과 오버랩되지 않도록 상기 제2 방향으로 연장된 제1 더미 게이트;
    상기 제1 액티브 핀의 타단과 상기 제1 방향으로 마주보는 제3 액티브 핀의 일단 및 상기 소자 분리막과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트;
    상기 제1 및 제2 액티브 핀과 오버랩되어 상기 제2 방향으로 연장된 제1 노멀 게이트; 및
    상기 제1 액티브 핀과 오버랩되고 상기 제2 액티브 핀과 오버랩되지 않고, 상기 제2 방향으로 연장된 절연 게이트를 포함하되,
    상기 절연 게이트는 상기 제1 액티브 핀 내로 연장되는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제2 액티브 핀의 장변 길이는 상기 제1 액티브 핀의 장변 길이보다 짧은 반도체 장치.
  13. 제 12항에 있어서,
    상기 제2 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제4 액티브 핀을 더 포함하고,
    상기 제1 노멀 게이트는 상기 제4 액티브 핀과 상기 제1 방향으로 마주보는 상기 제2 액티브 핀의 타단과 오버랩되는 반도체 장치.
  14. 제 11항에 있어서,
    상기 제2 액티브 핀으로부터 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장된 제4 액티브 핀을 더 포함하고,
    상기 절연 게이트는 상기 제4 액티브 핀과 오버랩되지 않는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 액티브 핀의 타단 및 상기 제4 액티브 핀의 타단과 오버랩되어 상기 제2 방향으로 연장된 제3 더미 게이트를 더 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 액티브 핀과 교차하고, 상기 제4 액티브 핀의 일단과 오버랩되고, 상기 제2 방향으로 연장된 제2 노멀 게이트를 더 포함하는 반도체 장치.
  17. 제 11항에 있어서,
    상기 제1 노멀 게이트의 길이는 상기 절연 게이트의 길이보다 긴 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 노멀 게이트는 메탈 게이트를 포함하는 반도체 장치.
  19. 제1 방향으로 연장된 제1 액티브 핀;
    상기 제1 액티브 핀으로부터 상기 제1 방향으로 소자 분리막을 사이에 두고 이격되고, 상기 제1 방향으로 연장된 제2 액티브 핀;
    상기 제1 액티브 핀의 일단과 오버랩되어 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 더미 게이트;
    상기 제1 액티브 핀의 일단과 상기 제1 방향으로 마주보는 상기 제2 액티브 핀의 타단 및 상기 소자 분리막과 오버랩되어 상기 제2 방향으로 연장된 제2 더미 게이트;
    상기 제1 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제1 노멀 게이트;
    상기 제1 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제1 절연 게이트;
    상기 제2 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 노멀 게이트; 및
    상기 제2 액티브 핀과 교차하고 상기 제2 방향으로 연장된 제2 절연 게이트를 포함하되,
    상기 제1 절연 게이트는 상기 제1 액티브 핀 내로 연장되고, 상기 제2 절연 게이트는 상기 제2 액티브 핀 내로 연장되는 반도체 장치.
  20. 기판 상에 제1 방향으로 연장된 액티브 핀을 형성하고,
    상기 액티브 핀을 교차하는 제2 방향으로 연장된 소자 분리막을 형성하여, 상기 액티브 핀을 상기 제1 방향으로 이격된 제1 및 제2 액티브 핀으로 분리하고,
    상기 제1 액티브 핀과 교차하는 제1 및 제2 더미 게이트를 형성하고,
    상기 제1 액티브 핀의 일단 및 상기 소자 분리막과 오버랩하는 제3 더미 게이트를 형성하고,
    상기 제1 액티브 핀의 일단과 상기 제1 방향으로 마주보는 상기 제2 액티브 핀의 타단 및 상기 소자 분리막과 오버랩하는 제4 더미 게이트를 형성하고,
    상기 제1 더미 게이트를 메탈 게이트로 교환하고,
    상기 제2 더미 게이트를 절연 게이트로 교환하는 것을 포함하되,
    상기 절연 게이트는 상기 제1 액티브 핀 내부로 연장되는 반도체 장치의 제조 방법.
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