KR20100069954A - 미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법 - Google Patents

미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법 Download PDF

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Abstract

미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법에서, 상기 미세 패턴 형성을 위하여, 하부 지지물 상에 서로 이격되는 몰드 패턴들을 형성한다. 상기 몰드 패턴들 측벽에 폴리실리콘 스페이서들을 형성한다. 상기 폴리실리콘 스페이서들을 산화시켜 산화막 패턴들을 형성한다. 상기 산화막 패턴들 사이의 갭 내부를 채우는 미세 패턴을 형성한다. 상기 방법에 의하면, 사진 공정을 통해 형성할 수 있는 패턴의 한계 선폭보다 저 좁은 선폭을 갖는 패턴을 형성할 수 있다.

Description

미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법{Method of forming a small pattern and method of manufacturing a transistor using the same}
본 발명은 미세 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법에 관한 것이다. 보다 상세하게는, 미세한 선폭을 갖는 패턴 형성 방법 및 이를 이용한 트랜지스터 제조 방법에 관한 것이다.
반도체 소자가 집적화됨에 따라 매우 작은 선폭의 패턴을 형성하는 것이 요구되고 있다. 특히, 기판의 액티브 영역이 면적이 축소됨으로써, 트랜지스터의 게이트 전극의 선폭도 감소되어야 한다. 그러나, 일반적인 사진 공정에 의해서는 원하는 수준의 미세한 선폭을 갖는 게이트 전극을 형성하기가 어렵다. 뿐만 아니라, 기판 전 영역에서 균일한 폭을 갖는 게이트 전극을 형성하는 것이 용이하지 않다. 따라서, 사진 공정에 의한 한계 선폭보다 더 좁은 선폭을 가지면서도, 기판 전 영역에서 균일한 폭을 갖는 패턴 형성 방법이 요구되고 있다.
본 발명의 목적은 미세한 선폭을 갖는 패턴 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 패턴 형성 방법을 이용하여 트랜지스터를 형성하는 방법을 제공하는데 있다.
상기 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 미세 패턴 형성 방법으로, 하부 지지물 상에 서로 이격되는 몰드 패턴들을 형성한다. 상기 몰드 패턴들 측벽에 폴리실리콘 스페이서들을 형성한다. 상기 폴리실리콘 스페이서들을 산화시켜 산화막 패턴들을 형성한다. 다음에, 상기 산화막 패턴들 사이의 갭 내부를 채우는 미세 패턴을 형성한다.
본 발명의 일 실시예로, 상기 미세 패턴의 양 측으로 남아있는 상기 몰드 패턴을 제거하는 공정을 더 포함할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 트랜지스터 형성 방법으로, 액티브 패턴을 포함하는 기판 표면 상에 버퍼막을 형성한다. 상기 버퍼막 상에 게이트 형성 영역을 노출하는 몰드 패턴들을 형성한다. 상기 몰드 패턴들 측벽에 폴리실리콘 스페이서들을 형성한다. 상기 폴리실리콘 스페이서들을 산화시켜 산화막 패턴들을 형성한다. 상기 산화막 패턴들 사이에 노출된 버퍼막의 적어도 일부를 제거한다. 상기 산화막 패턴들 사이의 갭 내에 게이트 구조물을 형성한다. 다음에, 상기 게이트 구조물 양측에 위치하는 기판의 액티브 영역에 불순물을 주입시켜 불순물 영역들을 형성한다.
본 발명의 일 실시예로, 상기 액티브 패턴은 기판 표면으로부터 돌출된 형상 을 갖도록 형성될 수 있다.
본 발명의 일 실시예로, 상기 버퍼막을 형성하기 위하여, 상기 기판 표면 상에 실리콘 질화막을 형성한다. 다음에, 상기 실리콘 질화막의 표면을 산화시켜 상기 실리콘 질화막 상에 실리콘 산화막을 형성한다.
본 발명의 일 실시예로, 상기 노출된 버퍼막의 적어도 일부를 제거하기 위하여, 상기 버퍼막은 상기 기판 표면이 노출되도록 모두 제거될 수 있다.
본 발명의 일 실시예로, 상기 노출된 버퍼막의 적어도 일부를 제거하기 위하여, 상기 버퍼막은 상기 실리콘 산화막만이 제거될 수 있다.
상기 게이트 구조물을 형성하기 위하여, 상기 산화막 패턴 사이에 남아있는 상기 실리콘 질화막을 산화시켜 상기 기판 표면 상에 게이트 절연막을 형성한다. 다음에, 상기 산화막 패턴 사이의 갭을 채우도록 게이트 전극 을 형성한다.
본 발명의 일 실시예로, 상기 버퍼막을 형성하기 위하여, 상기 기판 표면 상에 금속 산화막을 형성한다. 다음에, 상기 금속 산화막 상에 실리콘 산화막을 형성한다.
본 발명의 일 실시예로, 상기 노출된 버퍼막의 적어도 일부를 제거하기 위하여, 상기 버퍼막은 상기 실리콘 산화막만이 제거되도록 한다.
설명한 것과 같이 본 발명에 따른 미세 패턴 형성 방법을 사용하면, 사진 공정에 의하여 형성할 수 있는 한계 선폭보다 더 좁은 선폭의 패턴을 형성할 수 있다. 또한, 각 미세 패턴들의 선폭이 균일하다.
본 발명에 따른 트랜지스터 제조 방법에 의해 형성된 트랜지스터는 채널 길이가 매우 좁아서 전하들의 탄도 능력(ballaistic efficiency)이 향상되고, 온 전류가 증가된다. 그러므로, 상기 트랜지스터는 동작 속도가 매우 빠르다. 또한, 트랜지스터들 간의 채널 길이가 매우 균일하므로, 상기 트랜지스터들 간의 특성 산포가 거의 발생되지 않는다.
따라서, 본 발명에 의한 미세 패턴 형성 방법 및 트랜지스터 제조 방법에 의하면, 고집적화되면서도 특성 산포가 거의없는 반도체 소자를 제조할 수 있다. 이로인해, 반도체 소자의 수율 및 생산성 향상을 기대할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또 는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
패턴 형성 방법
도 1 내지 도 5는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 하부 지지물(10) 상에 식각 저지막(etch stop layer, 12)을 형성한다. 상기 하부 지지물(10)은 미세 패턴을 형성하기 위하여 지지물로써 제공된다. 상기 하부 지지물(10)은 기판이 될 수 있다. 또는, 상기 하부 지지물(10)은 기판 상에 형성되는 하부 패턴 또는 하부막이 될 수도 있다.
상기 식각 저지막(12)은 상기 하부 지지물(10)의 표면을 보호하기 위하여 형성된다. 그러나, 상기 식각 저지막(12)은 공정 단순화를 위하여 형성하지 않을 수도 있다.
도시된 것과 같이, 상기 식각 저지막(12)은 하나의 물질막으로 형성될 수 있다. 예를들어, 상기 식각 저지막(12)은 실리콘 질화물로 형성되거나 또는 실리콘 산화물로 형성될 수 있다.
이와는 다른 실시예로, 상기 식각 저지막(12)은 2 이상의 물질을 적층시켜 형성할 수도 있다. 예를들어, 상기 식각 저지막은 실리콘 질화물 및 실리콘 산화물이 적층된 형상을 가질 수도 있다.
상기 식각 저지막(12) 상에 몰드막(도시안됨)을 형성한다. 상기 몰드막은 하나의 물질막으로 형성될 수 있다. 예를들어, 상기 몰드막은 실리콘 질화물로 형성되거나 또는 실리콘 산화물로 형성될 수 있다. 이 때, 상기 몰드막은 상기 식각 저지막과 다른 물질로 형성되어야 한다.
이와는 다른 실시예로, 상기 몰드막은 2 이상의 물질을 적층시켜 형성할 수 도 있다. 예를들어, 상기 몰드막은 폴리실리콘 및 실리콘 질화물을 순차적으로 적층하여 형성할 수도 있다.
상기 몰드막을 사진 식각 공정에 의해 패터닝하여, 상기 식각 저지막(12) 상에 서로 이격되는 몰드 패턴(14)들을 형성한다. 상기 몰드막을 패터닝하기 위한 식각 공정에서, 상기 식각 저지막(12)이 노출되도록 식각 공정이 수행된다. 상기 몰드 패턴(14)들 사이에 이격되는 부위는 미세 패턴이 형성될 영역이다. 이 때, 상기 몰드 패턴(14)들 사이의 간격(d1)은 상기 사진 공정에 의해 형성될 수 있는 한계 폭까지 감소될 수 있다.
도 2를 참조하면, 상기 몰드 패턴(14) 및 식각 저지막(12) 표면 프로파일을 따라 폴리실리콘막(도시안됨)을 형성한다. 상기 폴리실리콘막은 상기 몰드 패턴(14)들 사이의 갭을 완전히 매립하지 않도록 형성되어야 한다. 상기 폴리실리콘막을 이방성으로 식각함으로써 상기 몰드 패턴(14)들 측벽에 폴리실리콘 스페이서(16)를 형성한다. 상기 폴리실리콘 스페이서(16)에 의해, 상기 몰드 패턴(14)들 사이의 갭(d2)이 감소된다.
도 3을 참조하면, 상기 폴리실리콘 스페이서(16)를 산화시켜 상기 몰드 패턴(14)의 측벽에 산화막 패턴(18)을 형성한다. 상기 산화 공정은 열 산화 공정 또는 라디컬 산화 공정을 통해 수행될 수 있다. 또한, 상기 산화 공정은 건식 산화 또는 습식 산화 공정을 통해 수행될 수 있다.
상기 폴리실리콘 스페이서(16)를 산화시키면 부피 팽창이 발생된다. 즉, 상기 산화 공정에 의해 형성된 산화막 패턴(18)은 상기 폴리실리콘 스페이서(16)에 비해 부피가 커지게 된다. 또한, 상기 산화막 패턴(18)들 사이의 갭은 상기 폴리실리콘 스페이서(16)들 사이의 갭에 비해 더 좁아지게 된다.
도시된 것과 같이, 상기 폴리실리콘 스페이서(16)가 모두 산화되도록 산화 공정을 수행할 수 있다. 그러나, 이와는 달리, 상기 폴리실리콘 스페이서(16)의 표면 일부분만 산화되도록 상기 산화 공정을 수행할 수도 있다. 이와같이, 상기 산화막 패턴(18)들 사이의 갭이 형성하고자 하는 미세 패턴의 선폭과 동일하게 되도록 상기 산화 공정 조건을 조절할 수 있다.
다음에, 상기 산화막 패턴(18)들 사이의 식각 저지막(12)을 제거하여 하부 지지물(10)이 노출되도록 한다.
도 4를 참조하면, 상기 산화막 패턴(18)들 사이의 갭 내부를 채우도록 막을 형성한다. 상기 막은 도전막일 수 있다. 구체적으로, 상기 막은 금속막, 금속 질화막 등을 포함할 수 있다. 특히, 상기 금속막 및 금속 질화막은 식각 가스에 의해 식각하는 것이 용이하지 않으므로 식각 공정을 통해패터닝하기가 어렵다. 그러므로, 본 실시예에서와 같이, 갭을 포함하는 몰드 패턴(14)을 형성한 이 후에, 상기 갭 내부를 채움으로써 미세 패턴을 용이하게 형성할 수 있다.
상기 막을 형성한 후, 상기 산화막 패턴(18) 상부면이 노출되도록 상기 막을 연마함으로써 미세 패턴(20)을 형성한다. 상기 미세 패턴(20)은 상기 산화막 패턴(18)들 사이의 갭과 동일한 선폭을 갖는다.
도 5를 참조하면, 상기 몰드 패턴(14)을 선택적으로 제거한다. 상기 몰드 패턴(14)은 습식 식각 공정을 통해 제거하는 것이 바람직하다. 상기 몰드 패턴(14)을 제거하면, 상기 미세 패턴(20)의 측벽에 상기 산화막 패턴(18)이 남아있게 된다. 상기 산화막 패턴(18)은 상기 미세 패턴(20)의 측벽 스페이서로써 기능할 수 있다. 그러나, 본 실시예와는 달리, 상기 산화막 패턴(18)도 제거하여 상기 미세 패턴(20)만을 남길 수도 있다.
또한, 도시되지는 않았지만, 상기 몰드 패턴(14) 아래에 위치하는 상기 식각 저지막(12)을 제거할 수도 있다.
상기 설명한 방법에 의하면, 사진 공정을 통해 형성되는 한계 선폭보다 더 좁은 선폭을 갖는 패턴을 형성할 수 있다. 특히, 상기 몰드 패턴의 측벽에 형성되는 폴리실리콘 스페이서를 산화시켜 부피를 팽창시킴으로써, 10㎚ 이하의 매우 좁은 선폭을 갖는 패턴도 형성할 수 있다.
일반적으로, 매우 좁은 선폭을 갖는 패턴을 형성하기 위해서, 이방성 식각 공정 또는 다마신 공정 등을 통해 패턴을 형성한 이 후, 상기 형성된 패턴의 측벽을 습식 식각하여 패턴의 선폭을 더 감소시킨다. 그러나, 이 경우에는 상기 습식 식각 공정의 콘트롤이 용이하지 않아 기판 전 영역에서 균일한 선폭을 갖는 패턴을 형성하는 것이 어렵다.
반면에, 본 실시예의 방법에 의하면, 상기 미세 패턴을 형성한 다음에 상기 미세 패턴 측벽을 습식 식각하는 공정이 수행되지 않는다. 그러므로, 기판 전 영역에서 균일한 선폭을 갖는 패턴을 형성할 수 있다.
트랜지스터 제조 방법
도 6 내지 도 14는 본 발명의 실시예 1에 따른 트랜지스터 제조 방법을 설명하기 위한 사시도이다. 도 15 내지 도 17은 본 발명의 실시예 1에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 트랜지스터 제조 방법의 게이트 전극은 상기에서 설명한 패턴 형성 방법을 통해 형성된다.
도 6을 참조하면, 벌크 실리콘막(100a), 매립 절연막(100b) 및 실리콘막을 포함하는 SOI(silicon on insulator)기판을 마련한다.
상기 SOI 기판 상에 액티브 영역을 정의하기 위한 제1 하드 마스크 패턴(107)을 형성한다. 구체적으로, 상기 SOI 기판 상에 패드 산화막(도시안됨) 및 제1 실리콘 질화막(도시안됨)을 형성한다. 상기 패드 산화막은 상기 제1 실리콘 질화막이 상기 실리콘막 표면과 직접 접촉되지 않도록 하기 위하여 형성된다. 상기 제1 실리콘 질화막을 사진 식각 공정을 통해 패터닝함으로써, 제1 실리콘 질화막 패턴(106)을 형성한다. 상기 제1 실리콘 질화막 패턴(106)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 또한, 상기 제1 실리콘 질화막 패턴(106) 아래의 패드 산화막을 식각하여 패드 산화막 패턴(104)을 형성한다. 이로써, 상기 패드 산화막 패턴(104) 및 제1 실리콘 질화막 패턴(106)이 적층된 제1 하드 마스크 패턴(107)이 형성된다.
상기 제1 하드 마스크 패턴(107)을 식각 마스크로 사용하여 상기 SOI 기판의 실리콘막을 이방성 식각함으로써 액티브 패턴(102)을 형성한다. 이 때, 상기 실리콘막을 식각한 다음, 하부의 매립 절연막(100b)의 일부를 식각할 수 있다. 상기 SOI 기판의 경우에는 실리콘막 하부에 매립 절연막이 구비되므로, 상기 실리콘막을 이방성 식각하여 고립된 형태의 액티브 패턴(102)을 형성함으로써 소자 분리 공정이 완료된다.
도 7을 참조하면, 상기 제1 실리콘 질화막 패턴(106) 및 패드 산화막 패턴(104)으로 이루어진 상기 제1 하드 마스크 패턴(107)을 제거한다. 상기 제거를 통해, 상기 액티브 패턴(102)의 상부면이 노출된다. 상기 제1 하드 마스크 패턴(107)들을 제거할 때 상기 액티브 패턴(102)의 손상을 감소시키기 위하여, 상기 제거 공정은 습식 식각 공정을 통해 수행되는 것이 바람직하다.
상기 액티브 패턴(102) 및 매립 절연막(100b) 표면을 따라 제2 실리콘 질화막(108)을 형성한다. 상기 제2 실리콘 질화막(108)은 후속 공정들을 수행할 때 상기 액티브 패턴(102)을 보호하는 역할을 한다.
도 8을 참조하면, 상기 제2 실리콘 질화막(108)의 표면 일부를 산화시켜 상기 제2 실리콘 질화막(108) 상에 제1 실리콘 산화막(110)을 형성한다. 또한, 상기 산화 공정에서 상기 제2 실리콘 질화막(108)의 일부가 산화됨으로써, 상기 제2 실리콘 질화막(108)에 비해 다소 두께가 얇은 제3 실리콘 질화막(108a)이 형성된다.
그런데, 일반적인 열 산화 공정을 통해서는 실리콘 질화물이 거의 산화되지 않는다. 때문에, 상기 산화 공정은 실리콘 질화물이 산화되도록 라디컬 산화 공정으로 수행되는 것이 바람직하다.
상기 산화 공정을 수행함으로써, 제3 실리콘 질화막(108a) 및 제1 실리콘 산화막(110)이 적층된 버퍼막(112)이 완성된다. 그러나, 본 실시예와는 달리, 화학기 계적 증착 공정을 통해 실리콘 질화막 및 실리콘 산화막을 순차적으로 증착시켜 버퍼막(112)을 형성할 수도 있다.
본 실시예에서, 상기 버퍼막(112)은 매립 절연막(100b)과의 식각 선택비가 높은 실리콘 질화물이 하부막으로 형성되고, 폴리실리콘 물질과의 식각 선택비가 높은 실리콘 산화물이 상부막으로 형성된다. 그러나, 상기 버퍼막(112)은 상기 열거한 물질로 형성되는 것에 한정되는 것은 아니며, 매립 절연막(100b) 및 폴리실리콘 물질과의 식각 선택비가 높은 다른 물질로도 형성될 수 있다. 또한, 상기 버퍼막(112)은 하나의 물질로 형성될 수도 있다. 예를들어, 상기 버퍼막(112)은 실리콘 질화물만으로 형성될 수도 있다. 이 경우에는, 상기 설명한 제2 실리콘 질화막의 표면 산화 공정을 수행하지 않기 때문에, 공정이 더 단순해진다.
도 9를 참조하면, 상기 제1 실리콘 산화막(110) 상에 제1 폴리실리콘막(114)을 형성한다. 이 때, 상기 제1 폴리실리콘막(114)은 낮은 단차 부위가 상기 액티브 패턴(102)의 상부면보다 높게 되도록 형성된다. 상기 제1 폴리실리콘막(114)을 형성한 다음, 상기 제1 폴리실리콘막(114)의 상부면을 평탄화한다. 상기 평탄화 공정은 화학기계적 연마 공정을 통해 수행된다. 상기 평탄화 공정이 수행된 제1 폴리실리콘막(114)의 상부면은 상기 액티브 패턴(102)의 상부면보다 높게 위치한다. 이로써, 상기 제1 폴리실리콘막(114)은 상기 액티브 패턴(102)을 덮는 형상을 갖는다.
상기 제1 폴리실리콘막(114) 상에 제4 실리콘 질화막(116)을 형성한다. 상기 설명한 공정을 통해. 제1 폴리실리콘막(114) 및 제3 실리콘 질화막이 적층된 몰드막(118)이 형성된다. 상기 제4 실리콘 질화막(116)은 상기 제1 폴리실리콘막(114) 을 패터닝하기 위한 하드 마스크로도 사용된다.
도 10을 참조하면, 상기 제4 실리콘 질화막(116)을 사진 식각 공정을 통해 패터닝함으로서, 게이트 형성 부위가 노출되는 제2 실리콘 질화막 패턴(116a)을 형성한다. 다음에, 상기 제2 실리콘 질화막 패턴(116a)을 식각 마스크로 사용하여 상기 제1 폴리실리콘막(114)을 이방성 식각한다. 이 때, 상기 제1 실리콘 산화막(110)이 식각 저지막으로 사용된다.
상기 공정을 통해, 제2 실리콘 질화막 패턴(116a) 및 제1 폴리실리콘 패턴(114a)이 적층된 몰드 패턴(118a)들이 형성된다. 상기 몰드 패턴(118a)들은 게이트 전극을 형성하기 위한 더미 패턴으로 사용되며, 후속 공정을 통해 상기 몰드 패턴(118a)들 사이 부위에 게이트가 형성된다.
본 실시예에서는, 폴리실리콘 및 실리콘 질화물이 적층된 형상의 몰드 패턴(118a)을 형성하였다. 이와는 다른 실시예로, 상기 몰드 패턴(118a)은 실리콘 질화물만으로 형성될 수도 있으며, 이 경우 상기 폴리실리콘막의 증착 공정이 수행되지 않기 때문에 공정이 더 간단해진다.
도 15는 도 11에 도시된 구조를 액티브 패턴 방향으로 절단하였을 때 보여지는 단면도이다.
도 11 및 도 15를 참조하면, 상기 몰드 패턴(118a)의 상부면 및 측벽을 따라 제2 폴리실리콘막(도시안됨)을 형성한다. 상기 제2 폴리실리콘막은 상기 몰드 패턴(118a) 사이의 갭을 완전히 채우지 않도록 형성하여야 한다.
상기 제2 폴리실리콘막을 이방성 식각함으로써, 상기 몰드 패턴(118a)의 측 벽에 폴리실리콘 스페이서(120)를 형성한다. 상기 폴리실리콘 스페이서(120)에 의해 상기 몰드 패턴(118a)들 사이의 갭(125)이 더 감소된다.
상기 제2 폴리실리콘막을 이방성 식각하면, 상기 액티브 패턴(102)이 상부면 부위에서 먼저 제1 실리콘 산화막(110)이 노출된다. 그러나, 상기 제2 폴리실리콘막을 이방성 식각하는 공정에서 상기 제1 실리콘 산화막(110)은 거의 식각되지 않기 때문에, 상기 식각 공정에서 하부의 액티브 패턴(102)이 손상되는 것을 감소시킬 수 있다.
도 16은 도 12에 도시된 구조를 액티브 패턴 방향으로 절단하였을 때 보여지는 단면도이다.
도 12 및 도 16을 참조하면, 상기 폴리실리콘 스페이서(120)를 산화시켜 실리콘 산화막 패턴(122)을 형성한다. 상기 산화 공정은 열 산화 공정 또는 라디컬 산화 공정을 통해 수행될 수 있다. 그러나, 상기 폴리실리콘 스페이서(120)가 안정적으로 부피 팽창을 하도록 하기 위해서는 상기 열산화 공정을 통해 산화시키는 것이 바람직하다. 또한, 상기 산화 공정은 건식 산화 또는 습식 산화 공정을 통해 수행될 수 있다.
상기 산화 공정을 수행하면, 상기 폴리실리콘 스페이서(120)가 실리콘 산화막 패턴(122)으로 형성되면서 부피 팽창이 발생된다. 그러므로, 상기 폴리실리콘 스페이서(120) 사이의 갭(125)보다 상기 실리콘 산화막 패턴(122) 사이의 갭(126)이 더 좁아지게 된다. 이와같이, 상기 실리콘 산화막 패턴(122) 사이의 갭이 좁아지게 함으로써, 상기 실리콘 산화막 패턴(122) 사이에 더욱 미세한 선폭을 갖는 게 이트를 형성할 수 있다. 특히, 상기 산화 공정은 공정 안정성 및 재현성이 매우 높다. 때문에, 상기 기판 전 영역에서 상기 실리콘 산화막 패턴(122)의 생성 두께 및 부피 팽창 정도가 거의 동일하고, 상기 실리콘 산화막 패턴(122) 사이의 갭이 일정하다.
상기 산화 공정을 수행할 때, 도시된 것과 같이, 상기 폴리실리콘 스페이서(120)가 모두 실리콘 산화물로 전환되도록 할 수 있다. 그러나, 이와는 다른 실시예로, 상기 폴리실리콘 스페이서(120)의 표면 일부가 실리콘 산화물로 전환되도록 할 수 있다. 상기와 같이, 산화 공정을 조절함으로써 상기 실리콘 산화막 패턴(122) 사이의 갭의 폭을 조절할 수 있다.
다음에, 상기 실리콘 산화막 패턴(122) 사이에 노출되어 있는 제1 실리콘 산화막(110)을 선택적으로 제거한다. 상기 제거는 건식 식각 공정을 통해 수행될 수 있다. 이 후, 상기 제3 실리콘 질화막(108a)을 제거하여 상기 액티브 패턴의 표면을 노출시킨다. 상기 제3 실리콘 질화막(108a)을 제거하는 공정은 건식 식각 또는 습식 식각 공정을 통해 수행될 수 있다.
도 13을 참조하면, 상기 노출된 액티브 패턴(102) 표면을 산화시켜 게이트 산화막(도 17, 128)을 형성한다. 상기 게이트 산화막 상에 상기 실리콘 산화막 패턴(122)들 사이의 갭을 매립하는 도전막(도시안됨)을 형성한다. 상기 도전막은 금속, 금속 질화물, 금속 실리사이드 물질을 포함한다. 상기 도전막은 이들을 단독으로 형성하거나, 2 이상을 적층하여 형성할 수 있다. 본 실시예에서, 상기 도전막은 티타늄 질화물을 증착시켜 형성한다.
이 후, 상기 제2 실리콘 질화막 패턴(116a)이 노출되도록 상기 도전막을 연마함으로써 게이트 전극(130)을 형성한다. 이로써, 사진 식각 공정을 통해 형성할 수 있는 한계 선폭보다 더 좁은 선폭을 갖는 게이트 전극(130)을 형성할 수 있다. 또한, 상기 게이트 전극이 저저항을 갖는 금속을 포함함으로써 좁은 선폭을 갖더라도 낮은 저항을 가질 수 있다.
도 17은 도 14에 도시된 구조를 액티브 패턴 방향으로 절단하였을 때 보여지는 단면도이다.
도 17 및 도 14를 참조하면, 상기 제2 실리콘 질화막 패턴(116a) 및 제1 폴리실리콘 패턴(114a)을 순차적으로 제거한다. 상기 제거는 습식 식각 공정을 통해 수행될 수 있다. 이 때, 상기 실리콘 산화막 패턴(122)은 제거되지 않고 남아있도록 한다. 상기 남겨진 실리콘 산화막 패턴(122)은 상기 게이트 전극(130)의 측벽의 오프셋 스페이서로 사용된다.
상기 제거 공정을 수행하면, 상기 게이트 전극(130)의 양 측으로 상기 액티브 패턴(102)이 노출된다. 상기 노출된 액티브 패턴(102)에 불순물을 이온주입함으로써 소오스/드레인 영역(132)을 형성한다.
이 후, 도시하지는 않았지만, 상기 소오스/드레인 영역(132)의 액티브 패턴 상에 금속 실리사이드 패턴을 형성한다. 사용할 수 있는 상기 금속 실리사이드 패턴의 예로는 코발트 실리사이드, 니켈 실리사이드등을 들 수 있다. 이로써, 상기 소오스/드레인 영역의 저항을 낮출 수 있다.
상기 공정을 수행함으로써, 매우 좁은 게이트 전극을 갖는 트랜지스터를 형 성할 수 있다. 상기 트랜지스터는 상기 소오스/드레인 영역 사이의 채널 길이가 매우 감소되고, 이로인해 상기 채널에서 전하들이 스케터링되는 것을 감소시킬 수 있다. 즉, 상기 트랜지스터는 전하들의 탄도 능력(ballaistic efficiency)이 향상되어 온 전류가 증가되고, 동작 속도가 빨르다. 특히, 도시된 것과 같이, 상기 액티브 패턴의 상부면 및 측벽이 채널로 사용되는 3차원 트랜지스터의 경우 쇼트 채널 효과가 현저하게 발생되지 않으므로, 본 실시예의 방법에 의해 좁은 선폭의 게이트 전극을 형성하는 것이 더 바람직하다.
도 18은 본 발명의 실시예 2에 따른 트랜지스터 제조 방법을 설명하기 위한 사시도이다. 도 19 및 도 20은 본 발명의 실시예 2에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 18을 참조하면, 벌크 실리콘막(100a), 매립 절연막(100b) 및 실리콘막을 포함하는 SOI 기판을 마련한다. 상기 SOI 기판 상에 액티브 영역을 정의하기 위한 제1 하드 마스크 패턴(도시안됨)을 형성한다. 상기 제1 마스크 패턴을 식각 마스크로 이용하여 상기 실리콘막을 식각함으로써 액티브 패턴(102)을 형성한다. 이 후, 상기 제1 하드 마스크 패턴을 제거한다.
상기 액티브 패턴(102) 상에 고유전율을 갖는 금속 산화막(150)을 형성한다. 상기 금속 산화막(150)은 게이트 절연막으로 사용된다. 상기 금속 산화막(150)은 화학기상 증착법 또는 원자층 적층법을 통해 형성될 수 있다. 상기 금속 산화막(150)으로 사용될 수 있는 물질의 예로는 알루미늄 산화물, 지르코늄 산화물, 하 프늄 산화물, 탄탈륨 산화물 등을 들 수 있다. 이들은 단독으로 사용하거나 2 이상을 적층하여 사용할 수도 있다.
다음에, 상기 금속 산화막(150) 상에 실리콘 산화막(152)을 형성한다. 상기 실리콘 산화막(152)은 화학기상 증착법 또는 원자층 적층법을 통해 형성될 수 있다.
본 실시예에서는, 실시예 1에서와 달리 상기 액티브 패턴(102)을 형성한 후 게이트 절연막으로 사용되기 위한 금속 산화막(150)을 미리 형성한다. 그리고, 상기 금속 산화막(150) 상에 상기 금속 산화막(150)을 보호하기 위한 실리콘 산화막(152)이 형성된다.
다음에, 도 9 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행한다. 상기 공정을 수행하면, 몰드 패턴(118a) 및 폴리실리콘 스페이서(120)가 형성된다.
도 19를 참조하면, 상기 폴리실리콘 스페이서(120)를 산화시켜 실리콘 산화막 패턴(122)을 형성한다. 상기 폴리실리콘 스페이서(120)를 산화시키는 공정은 도 12를 참조로 설명한 것과 동일하다.
상기 실리콘 산화막 패턴(122) 사이에 노출되어 있는 상기 실리콘 산화막(152)을 선택적으로 제거한다. 상기 제거 공정은 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 금속 산화막(150)은 제거하지 않은 상태로 남겨둔다. 상기 남아있는 금속 산화막(150)은 트랜지스터의 게이트 절연막으로 사용된다.
도 20을 참조하면, 상기 실리콘 산화막 패턴(24) 사이의 갭 부위를 매립하도록 도전막(도시안됨)을 형성한다. 상기 도전막은 상기 금속 산화막(150) 상에 형성 된다. 다음에, 상기 몰드 패턴(118a)의 상부면이 노출되도록 상기 도전막을 연마함으로써 게이트 전극(130)을 형성한다.
이 후, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 상기 몰드 패턴(118a)을 제거한다. 또한, 상기 게이트 전극(130) 양측으로 노출되어 있는 액티브 패턴(102)에 불순물을 주입시켜 소오스/드레인 영역(132)을 형성한다. 상기 소오스/드레인 영역(132) 상에는 금속 실리사이드를 더 형성할 수 있다.
도 21 내지 도 22는 본 발명의 실시예 3에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 실시예 3에 다른 트랜지스터 제조 방법은 게이트 절연막의 형성 방법을 제외하고는 실시예 1과 동일하다.
먼저, 도 6 내지 도 11을 참조로 설명한 것과 동일한 공정을 수행하여, 도 11에 도시된 구조를 형성한다.
다음에, 도 21을 참조하면, 폴리실리콘 스페이서(120)를 산화시켜 실리콘 산화막 패턴(122)을 형성한다. 상기 산화 공정은 도 12를 참조로 설명한 것과 동일하게 수행될 수 있다.
상기 실리콘 산화막 패턴(122) 사이에 노출되어 있는 상기 실리콘 산화막(152)을 선택적으로 제거한다. 상기 제거 공정은 건식 식각 공정을 통해 수행될 수 있다. 그러나, 제3 실리콘 질화막(108a)은 제거하지 않은 상태로 남겨둔다.
도 22를 참조하면, 상기 실리콘 산화막 패턴(122) 사이에 노출되어 있는 제3 실리콘 질화막(108a)을 산화시켜 실리콘 산화물이 되도록 한다. 상기 산화 공정을 통해 실리콘 산화물로 이루어지는 게이트 절연막(160)이 형성된다. 상기 제3 실리콘 질화막(108a)을 산화시키는 공정은 라디컬 산화 공정을 포함한다.
다음에, 상기 실리콘 산화막 패턴(122) 사이의 갭 부위를 매립하도록 도전막(도시안됨)을 형성한다. 상기 도전막은 상기 게이트 절연막(160) 상에 형성된다. 다음에, 상기 몰드 패턴(118a)의 상부면이 노출되도록 상기 도전막을 연마함으로써 게이트 전극(130)을 형성한다.
이 후, 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 상기 몰드 패턴(118a)을 제거한다. 또한, 상기 게이트 전극(130) 양측으로 노출되어 있는 액티브 패턴(102)에 불순물을 주입시켜 소오스/드레인 영역(132)을 형성한다. 상기 소오스/드레인 영역(132) 상에는 금속 실리사이드를 더 형성할 수 있다.
도 23 및 도 24는 본 발명의 실시예 4에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 실시예 4에 다른 트랜지스터 제조 방법은 폴리실리콘 스페이서를 형성하는 공정이 생략되는 것을 제외하고는 실시예 1과 동일하다.
먼저, 도 6 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행하여, 도 10에 도시된 구조를 형성한다.
다음에, 도 23을 참조하면, 몰드 패턴에 포함되어 있는 폴리실리콘 패턴(114a)의 노출된 측벽을 산화시켜 실리콘 산화막 패턴(170)을 형성한다. 상기 산 화 공정은 도 12를 참조로 설명한 것과 동일하게 수행될 수 있다. 상기 산화 공정을 수행하면, 상기 폴리실리콘 패턴(114a)의 측벽이 실리콘 산화막 패턴(170)으로 전환되면서 부피가 팽창하게 된다. 때문에, 상기 폴리실리콘 패턴(114a)들 사이의 갭 보다 상기 실리콘 산화막 패턴(170)들 사이의 갭이 더 좁아지게 된다. 도시되지는 않았지만, 상기 산화 공정에서 상기 폴리실리콘 패턴(114a) 상에 형성되어 있는 제2 실리콘 질화막 패턴(116a)의 측벽도 산화되도록 할 수도 있다.
다음에, 상기 실리콘 산화막 패턴(170) 사이에 노출되어 있는 제1 실리콘 산화막(110)을 선택적으로 제거한다. 상기 제거는 건식 식각 공정을 통해 수행될 수 있다. 이 후, 상기 제3 실리콘 질화막(108a)을 제거하여 상기 액티브 패턴의 표면을 노출시킨다. 상기 제3 실리콘 질화막(108a)을 제거하는 공정은 건식 식각 또는 습식 식각 공정을 통해 수행될 수 있다. 상기 제거 공정을 통해, 상기 액티브 패턴(102)의 표면이 노출된다.
이 후, 도시하지는 않았지만, 도 13 및 도 14를 참조로 설명한 것과 동일한 공정을 수행하여, 도 24에 도시된 것과 같이, 게이트 절연막, 게이트 전극(131) 및 소오스/드레인 영역(132)을 형성한다. 상기 게이트 전극(131)은 하부에 비해 상부 선폭이 더 넓은 형상을 갖는다. 즉, 상기 게이트 전극에서 채널 길이가 되는 하부는 상대적으로 좁은 선폭을 갖고, 상기 액티브 패턴의 상부면보다 높게 위치하는 하부는 상대적으로 넓은 선폭을 갖는다.
본 실시예에 의하면, 상기 폴리실리콘 스페이서를 형성하는 공정이 생략되어 공정이 더 단순해진다.
도 25 및 도 26은 본 발명의 실시예 5에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 실시예 5에 다른 트랜지스터 제조 방법은 액티브 패턴을 형성하는 방법을 제외하고는 실시예 1과 동일하다.
도 25를 참조하면, 단결정 실리콘으로 이루어지는 벌크 실리콘 기판을 마련한다. 기판 상에 액티브 영역을 정의하기 위한 제1 하드 마스크 패턴(도시안됨)을 형성한다. 상기 제1 하드 마스크 패턴은 패드 산화막 패턴 및 제1 실리콘 질화막 패턴이 적층된 형상을 갖는다.
상기 제1 하드 마스크 패턴(도시안됨)을 식각 마스크로 사용하여 상기 기판의 일부를 이방성 식각함으로써 소자 분리용 트렌치들을 형성한다. 상기 소자 분리용 트렌치 내부를 채우도록 절연막을 형성한다. 다음에, 상기 제1 하드 마스크 패턴의 상부면이 노출되도록 상기 절연막을 연마함으로써 예비 소자 분리 패턴(도시안됨)을 형성한다.
이 후, 상기 트렌치들의 측벽이 일부 노출되도록 상기 예비 소자 분리 패턴을 제거한다. 상기 예비 소자 분리 패턴의 제거는 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 그러나, 상기 트렌치의 측벽 손상을 감소시키기 위하여, 상기 제거는 습식 식각 공정을 통해 수행하는 것이 더 바람직하다. 상기 공정을 통해, 상기 트렌치를 부분적으로 채우는 소자 분리 패턴(202)이 형성된다. 또한, 상기 공정을 통해, 상기 소자 분리 패턴(202)들 사이에서 상기 소자 분리 패 턴(202) 상부면보다 돌출된 형상을 갖는 액티브 패턴(204)이 형성된다.
다음에, 도 7 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행한다. 상기 공정들을 수행하면, 도 26에 도시된 것과 같이, 상기 액티브 패턴(204) 상에 게이트 절연막, 게이트 전극(130), 스페이서로 사용되는 실리콘 산화막 패턴(122) 및 소오스/드레인 영역(132)이 형성된다.
상기 설명한 것과 같이, 본 발명에 의하면 미세한 선폭을 갖는 패턴들을 형성할 수 있다. 따라서, 반도체 소자의 제조에서 매우 좁은 선폭을 갖는 패턴 예를들어, 게이트 전극 및 배선 등을 형성하는 공정에 사용될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 미세 패턴 형성 방법을 설명하기 위한 단면도이다.
도 6 내지 도 14는 본 발명의 실시예 1에 따른 트랜지스터 제조 방법을 설명하기 위한 사시도이다.
도 15 내지 도 17은 본 발명의 실시예 1에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 실시예 2에 따른 트랜지스터 제조 방법을 설명하기 위한 사시도이다.
도 19 및 도 20은 본 발명의 실시예 2에 따른 트랜지스터 제조 방법을 설명하기 위한 사시도이다.
도 21 내지 도 22는 본 발명의 실시예 3에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 23 및 도 24는 본 발명의 실시예 4에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.
도 25 및 도 26은 본 발명의 실시예 5에 따른 트랜지스터 제조 방법을 설명하기 위한 단면도이다.

Claims (10)

  1. 하부 지지물 상에 서로 이격되는 몰드 패턴들을 형성하는 단계;
    상기 몰드 패턴들 측벽에 폴리실리콘 스페이서들을 형성하는 단계;
    상기 폴리실리콘 스페이서들을 산화시켜 산화막 패턴들을 형성하는 단계; 및
    상기 산화막 패턴들 사이의 갭 내부를 채우는 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  2. 제1항에 있어서, 상기 미세 패턴의 양 측으로 남아있는 상기 몰드 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 미세 패턴 형성 방법.
  3. 액티브 패턴을 포함하는 기판 표면 상에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 게이트 형성 영역을 노출하는 몰드 패턴들을 형성하는 단계;
    상기 몰드 패턴들 측벽에 폴리실리콘 스페이서들을 형성하는 단계;
    상기 폴리실리콘 스페이서들을 산화시켜 산화막 패턴들을 형성하는 단계;
    상기 산화막 패턴들 사이에 노출된 버퍼막의 적어도 일부를 제거하는 단계;
    상기 산화막 패턴들 사이의 갭 내에 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물 양측에 위치하는 기판의 액티브 영역에 불순물을 주입시켜 불순물 영역들을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형 성 방법.
  4. 제3항에 있어서, 상기 액티브 패턴은 기판 표면으로부터 돌출된 형상을 갖도록 형성되는 것을 특징으로 하는 트랜지스터 형성 방법.
  5. 제3항에 있어서, 상기 버퍼막을 형성하는 단계는,
    상기 기판 표면 상에 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막의 표면을 산화시켜 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  6. 제5항에 있어서, 상기 노출된 버퍼막의 적어도 일부를 제거하는 단계에서, 상기 버퍼막은 상기 기판 표면이 노출되도록 모두 제거되는 것을 특징으로 하는 트랜지스터 형성 방법.
  7. 제5항에 있어서, 상기 노출된 버퍼막의 적어도 일부를 제거하는 단계에서, 상기 버퍼막은 상기 실리콘 산화막만이 제거되는 것을 특징으로 하는 트랜지스터 형성 방법.
  8. 제7항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 산화막 패턴 사이에 남아있는 상기 실리콘 질화막을 산화시켜 상기 기 판 표면 상에 게이트 절연막을 형성하는 단계; 및
    상기 산화막 패턴 사이의 갭을 채우도록 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  9. 제3항에 있어서, 상기 버퍼막을 형성하는 단계는,
    상기 기판 표면 상에 금속 산화막을 형성하는 단계; 및
    상기 금속 산화막 상에 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 형성 방법.
  10. 제9항에 있어서, 상기 노출된 버퍼막의 적어도 일부를 제거하는 단계에서, 상기 버퍼막은 상기 실리콘 산화막만이 제거되는 것을 특징으로 하는 트랜지스터 형성 방법.
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