KR100612415B1 - 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

게이트 전극이 상기 활성영역의 상부를 가로지른다. 상기 게이트 전극과 상기 활성영역의 실리콘층 사이에 게이트 절연막이 개재되어 있고, 상기 게이트 전극 양측의 실리콘층에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 활성영역의 게이트 전극과 중첩된 부분은 상기 단위 이중층 중 실리콘층과 실리콘 게르마늄이 제거된 할로 영역을 포함한다. 상기 게이트 전극과 중첩된 부분의 실리콘층은 상기 소오스 영역 및 드레인 영역이 형성된 실리콘층이 연장된 것이다. 본 발명의 목적 및 특징을 이루기 위해서 상기 실리콘게르마늄층은 소오스 및 드레인 영역이 형성되기 이전에 도우핑된다. 따라서, 결과적으로 이 트랜지스터의 상기 실리콘게르마늄층은 상기 소오스 및 드레인 영역과 도우핑 농도가 다르다는 것을 알 수 있다.

Description

올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법{TRANSISTOR HAVING AN ALL AROUNDED CHANNEL AND METHOD OF FABRICATING THE SAME}
도 1a 내지 도 4a는 종래의 게이트 올 어라운드형 트랜지스터의 제조방법을 나타낸 평면도들이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a를 x축 방향으로 절단한 단면도들이다.
도 1c 내지 도 4c는 각각 도 1a 내지 도 4a를 y축 방향으로 절단한 단면도들이다.
도 5a는 본 발명의 제 1 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'를 따라 취해진 단면도이다.
도 5c는 도 5a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 6a 내지 도 11a는 본 발명의 제 1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 Ⅱ-Ⅱ'를 따라 취해진 단면 도들이다.
도 12a는 본 발명의 제 2 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 12b는 도 12a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 12c는 도 12a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 13a 내지 도 18a는 본 발명의 제 2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 18b는 각각 도 13a 내지 도 18a의 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 13c 내지 도 18c는 각각 도 13a 내지 도 18a의 Ⅳ-Ⅳ'를 따라 취해진 단면도들이다.
도 19a는 본 발명의 제 3 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 19b는 도 19a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 19c는 도 19a의 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 20a 내지 도 25a는 본 발명의 제 3 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 20b 내지 도 25b는 각각 도 20a 내지 도 25a의 Ⅴ-Ⅴ'를 따라 취해진 단면도들이다.
도 20c 내지 도 25c는 각각 도 20a 내지 도 25a의 Ⅵ-Ⅵ'를 따라 취해진 단 면도들이다.
도 26a는 본 발명의 제 4 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 26b는 도 26a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 26c는 도 26a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 27a 내지 도 32a는 본 발명의 제 4 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 27b 내지 도 32b는 각각 도 27a 내지 도 32a의 Ⅶ-Ⅶ'를 따라 취해진 단면도들이다.
도 27c 내지 도 32c는 각각 도 27a 내지 도 32a의 Ⅷ-Ⅷ'를 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 상세하게는 트랜지스터의 채널 영역이 게이트 전극 또는 게이트 전극과 절연체로 둘러싸여진 올 어라운드된 채널 영역을 가지는 트랜지스터 및 그 제조방법에 관한 것이다.
트랜지스터의 크기가 축소됨에 따라 단채널 효과가 심화되고, 얕은 정션 깊이로 인하여 누설 전류 및 소오스/드레인 저항이 증가되는 경향을 보이고 있다. 또한, 트랜지스터의 성능은 구동 전류와 밀접한 관계가 있는데 채널 폭의 축소는 트 랜지스터의 구동 전류의 감소를 가져온다.
이러한 트랜지스터의 문제점을 해결하기 위한 다양한 구조의 트랜지스터가 최근 소개되고 있다. 채널 하부에 절연층이 형성된 PiFET(partially insulated field effect transistor)은 절연층에 의해 소오스와 드레인간의 펀치쓰루를 방지할 수 있는 구조를 가진다. 그러나, 채널 폭의 축소에 따른 드레인 전류의 감소 문제는 해결되지 않기 때문에 고성능 트랜지스터에는 적합하지 않은 구조이다.
최근 소개된 게이트 올 어라운드 트랜지스터는 게이트가 채널을 감싸는 구조를 가진다. 이 트랜지스터는 핀의 2면 또는 3면에 채널이 형성되어 채널 폭이 증가되는 효과가 있다. 따라서, 트랜드스터의 평면적을 증가시키지 않고도 높은 드레인 전류를 얻을 수 있다. 또한, 수직으로 신장된 핀 형태의 활성영역을 가지는 FinFET(Fin field effect transistor)는 핀의 폭을 축소시켜 완전 공핍 채널(fully deleted channel)을 형성함으로써 단채널 효과를 제거할 수도 있다.
대한민국 특허출원 제2001-0019525호 및 미합중국 특허 제 6,605,847호 "게이트 올 어라운드형 트랜지스터를 가진 반도체 소자 및 그 형성 방법" (Korean Patent applicatioin No. 2001-0019525, U.S. Patent No. 6,605,847 "SEMICONDUCTOR DEVICE HAVING GATE ALL AROUND TYPE TRANSISTOR AND METHOD OF FORMING THE SAME")는 채널 폭의 확대 효과를 얻을 수 있는 게이트 올 어라운드형 트랜지스터를 개시하고 있다.
도 1a 내지 도 4a는 종래의 게이트 올 어라운드형 트랜지스터의 제조방법을 나타낸 평면도들이다.
도 1b 내지 도 4b는 각각 도 1a 내지 도 4a를 x축 방향으로 절단한 단면도들이다.
도 1c 내지 도 4c는 각각 도 1a 내지 도 4a를 y축 방향으로 절단한 단면도들이다.
도 1a, 1b 및 1c를 참조하면, 하부 기판(10) 및 매몰 산화층(12) 상에 실리콘 게르마늄층(14)과 실리콘층(16)이 적층된 활성층 패턴을 형성하고 상기 활성층 표면을 산화시켜 절연막(18)을 형성한다.
도 2a, 2b 및 2c를 참조하면, 상기 기판의 전면에 식각방지막을 형성한 뒤 게이트 영역의 식각방지막을 제거하여 식각방지막 패턴(20)을 형성한다. 상기 게이트 영역을 덮고 있는 절연막(18)을 제거하여 실리콘게르마늄층(14) 및 실리콘층(16)을 노출시키고, 상기 실리콘게르마늄층(14)을 선택적으로 제거하여 할로 영역(24)을 형성한다. 이 때, 상기 실리콘게르마늄층(14)은 등방성 식각으로 제거하는데, 할로 영역(24)을 형성하는 동안 소오스/드레인 방향으로도 등방성 식각이 이루어지기 때문에 게이트 영역이 노출되는 폭을 줄여주어야 한다. 즉, 원하는 채널길이를 확보하려면 실제 채널길이보다 좁은 폭을 노출시키는 것이 요구된다.
도 3a, 3b 및 3c를 참조하면, 노출된 실리콘층(16)의 표면에 게이트 절연막(26)을 형성하고, 게이트 영역 및 할로 영역을 채우는 도전막(28)을 형성한다.
도 4a, 4b 및 4c를 참조하면, 상기 도전막(28)을 이방성 식각 혹은 CMP 등의 방법을 사용하여 제거하여 상기 식각 방지막 패턴(20)을 노출시키고, 상기 노출된 식각 방지막 패턴(20)을 제거하여 활성 패턴을 노출시킨다. 도시된 것과 같이, 상기 활성 패턴의 상부에 게이트 전극(30)이 형성된다. 상기 게이트 전극은 상기 활성 패턴의 측벽을 따라 신장되어 상기 할로 영역(24)에 채워진다. 따라서, 활성 패턴의 3면 뿐만 아니라 할로 영역에서도 채널이 형성될 수 있다. 상기 게이트 전극 양측의 활성영역에 소오스/드레인이 형성될 것이다.
도시된 것과 같이, 할로 영역에서의 채널 길이와 활성 패턴의 3면에서의 채널길이는 서로 다르다는 것을 알 수 있다. 앞서 언급한 바와 같이, 실리콘게르마늄을 선택적으로 식각하는 동안 소오스/드레인 방향으로도 등방성 식각이 이루어 진다. 종래기술의 목적에 비추어 볼 때, 채널 폭의 증가효과를 증진시키기 위해서 할로영역 축방향의 활성 패턴의 두께가 두꺼울 것이 예상되는데, 그렇다면 소오스/드레인 방향의 언더 컷은 더욱 극심해질 것이다. 그 결과, 채널 폭 증가효과를 증진시킬 수록 할로 영역에서의 게이트 전극 폭과 활성 패턴 상부에서의 게이트 전극 폭의 차이가 더욱 커지는 결과를 가져온다.
종래기술에서는 이러한 문제에 대하여 별다른 언급이 없었으나, 상기 활성영역 상부의 게이트 전극에 정렬되어 소오스/드레인이 형성되는 경우, 할로 영역에 형성된 게이트 전극과 소오스/드레인의 오버랩 커패시턴스가 증가하게되어 트랜지스터의 동작속도가 느려지는 결과를 가져오고, 게이트 절연막의 일부가 소오스/드레인과 중첩되기 때문에 신뢰성을 저하시키는 원인이 될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 실리콘게르마늄을 제거하여 할로 영 역을 형성함에 있어서 소오스/드레인 방향의 등방성 식각을 억제할 수 있는 트랜지스터 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정된 드레인 전류를 얻을 수 있는 트랜지스터 및 그 제조방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 특정부위의 실리콘게르마늄만을 선택적으로 제거하는 단계를 포함하여 형성된 트랜지스터 및 그 제조방법을 제공한다.
이 트랜지스터는 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 구성된 활성영역을 포함한다. 게이트 전극이 상기 활성영역의 상부를 가로지른다. 상기 게이트 전극과 상기 활성영역의 실리콘층 사이에 게이트 절연막이 개재되어 있고, 상기 게이트 전극 양측의 실리콘층에 소오스 영역 및 드레인 영역이 각각 형성된다. 상기 활성영역의 게이트 전극과 중첩된 부분은 상기 단위 이중층 중 실리콘층과 실리콘 게르마늄이 제거된 할로 영역을 포함한다. 상기 게이트 전극과 중첩된 부분의 실리콘층은 상기 소오스 영역 및 드레인 영역이 형성된 실리콘층이 연장된 것이다. 본 발명의 목적 및 특징을 이루기 위해서 상기 실리콘게르마늄층은 소오스 및 드레인 영역이 형성되기 이전에 도우핑된다. 따라서, 결과적으로 이 트랜지스터의 상기 실리콘게르마늄층은 상기 소오스 및 드레인 영역과 도우핑 농도가 다르다는 것을 알 수 있다.
본 발명의 일 실시예에서, 상기 활성영역은 기판으로 부터 수직으로 신장된 핀 형상을 가질 수 있다. 또한, 상기 활성영역은 복수의 단위 이중층이 적층된 것일 수도 있다. 따라서, 상기 활성영역은 복수의 할로 영역을 포함할 수 있다.
상기 게이트 전극은 상기 실리콘층의 측벽 및 상기 할로 영역을 따라 신장되어 상기 실리콘층을 감싸는 구조를 가질 수 있다. 따라서, 상기 활성영역이 복수의 활성 영역을 가진다면 상기 게이트 전극은 상기 할로 영역 상부의 실리콘층들을 모두 감싸는 구조를 가질 것이다.
본 발명의 다른 실시예에서, 상기 할로 영역은 절연패턴에 의해 채워질 수도 있다. 이 경우 할로 영역 상부의 실리콘층은 게이트 전극과 절연 패턴에 의해 감싸이게 된다. 상기 활성 영역이 핀 형상을 가지는 경우에는 상기 절연패턴은 게이트 전극에 의해 제어되지 않는 부분을 통한 소오스 및 드레인의 펀치쓰루를 방지하는 기능을 할 수 있고, 평판 트랜지스터에 적용되는 경우에는 채널 하부에서 소오스 및 드레인의 펀치쓰루를 방지하는 기능을 한다. 평판 트랜지스터의 경우 실리콘층의 두께가 얇게 형성하여 완전 공핍 채널을 형성할 수도 있다. SOI기판에 완전공핍 채널을 갖는 평판 트랜지스터(planar transistor)는 소개된 바 있으나, SOI 기판을 사용하는 경우 소오스 및 드레인의 정션 깊이도 얕아져 저항이 증가하는 문제가 있다. 그러나, 본 발명을 완전공핍 평판 트랜지스터에 적용하면 소오스 및 드레인 영역이 채널이 형성되는 실리콘층 뿐만 아니라 그 하부의 실리콘게르마늄층까지 확산되어 정션 깊이는 깊은 완전공핍 트랜지스터를 형성할 수 있을 것이다.
이 트랜지스터의 제조방법은 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 구성된 활성 영역을 형성하는 것을 포함한다. 상기 실리콘게르마늄층의 일부를 도우핑한다. 도우핑되지 않은 실리콘 게르마늄의 측벽을 노출시킨다. 상기 도우핑되지 않은 실리콘 게르마늄층을 선택적으로 등방성 식각하여 할로 영역을 형성한다. 상기 할로영역 상의 실리콘층 상부를 가로지르는 게이트 전극을 형성한다. 상기 게이트 전극 양측의 실리콘층을 도우핑하여 각각 소오스 및 드레인 영역을 형성한다.
상기 활성 영역은 기판으로 부터 수직으로 신장된 핀 형상을 가지도록 형성할 수도 있고, 일반적인 평판 트랜지스터의 활성영역과 같이 평평하게 형성할 수도 있다. 상기 실리콘 게르마늄층의 일부를 도우핑함에 있어서, 게이트 전극이 형성되는 부분이 노출된 오프닝을 갖는 절연막을 이온주입 마스크로 사용할 수 있다. 이온주입시 주사깊이(Rp;Projection range)를 실리콘 게르마늄층에 맞추어 도우핑 할 수 있다. 상기 오프닝 내에 게이트 전극을 형성하여 상기 게이트 전극이 상기 할로 영역까지 신장되도록 형성함으로써 게이트 전극으로 상기 실리콘층을 감싸거나, 상기 오프닝 내에 절연막을 형성하여 상기 실리콘층의 측벽과 할로 영역을 감싸는 절연 패턴을 형성한 뒤, 상기 실리콘층의 상부를 지나는 게이트 전극을 형성할 수도 있다. 핀 형상의 활성 영역은 복수의 단위 이중층들을 적층하여 형성함으로써 게이트 전극이 복수의 실리콘층들을 감싸는 구조로 형성할 수도 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다.
도 5a는 본 발명의 제 1 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 5b는 도 5a의 Ⅰ-Ⅰ'를 따라 취해진 단면도이다.
도 5c는 도 5a의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 5a, 5b 및 5c를 참조하면, 본 발명은 기판 상에 수직으로 신장된 활성영역과 상기 활성영역 주변의 소자분리막(56)을 포함한다. 상기 활성 영역은 실리콘게르마늄 패턴(52p)과 실리콘 패턴(54p)이 적층된 단위 이중층으로 이루어진다. 상기 활성 영역의 상부를 게이트 전극(64)이 가로지른다. 상기 게이트 전극(64) 양측의 활성영역은 상기 게르마늄 패턴(52p)과 상기 실리콘 패턴(54p)이 적층된 구조이고, 상기 게이트 전극(64)과 중첩되는 영역의 활성 영역은 상기 게르마늄 패턴(52p)이 제거된 할로 영역 상에 실리콘 패턴(54p)이 위치하는 구조이다. 상기 게이트 전극(64)은 상기 실리콘 패턴(54p)의 측벽을 따라 신장되어 상기 할로 영역에 채워진다. 즉, 상기 게이트 전극(64)이 상기 실리콘 패턴(54p)을 감싸는 구조이다. 상기 게이트 전극(64) 양측의 실리콘 패턴(54p) 내에 각각 소오스 영역(54s) 및 드레인 영역(54d)이 형성된다. 상기 게이트 전극(64)의 측벽에 측벽 스페이서(66)가 형성될 수도 있다. 상기 소오스 영역(54s) 및 상기 드레인 영역(54d)은 LDD구조 또는 DDD구조를 가질 수도 있다. 상기 실리콘 패턴(54p)의 높이에 따라 채널 폭이 결정된다. 상기 게이트 전극(64)과 상기 실리콘 패턴(54p) 사이에 게이트 절연막(62)이 개재된다. 상기 실리콘게르마늄 패턴(52p)은 상기 소오스 영역(54s) 및 상기 드레인 영역(54d)이 형성되기 전에 도우핑 된다. 따라서, 상기 소오스 영역(54s)과 상기 드레인 영역(54d)과는 다른 농도로 도우핑되어 있다. 상기 소자분리막(56)의 상부면은 상기 소오스 영역(54s) 및 상기 드레인 영역(54d)가 완전히 노출될 수 있도록 리세스되어 있을 수 있다.
도 6a 내지 도 11a는 본 발명의 제 1 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 11b는 각각 도 6a 내지 도 11a의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 6c 내지 도 11c는 각각 도 6a 내지 도 11a의 Ⅱ-Ⅱ'를 따라 취해진 단면도들이다.
도 6a, 6b 및 6c를 참조하면, 기판 상에 실리콘게르마늄층(52) 및 실리콘층(54)을 차례로 적층한다. 상기 실리콘게르마늄층(52) 및 상기 실리콘층(54)은 에피택시얼 성장법을 이용하여 형성할 수 있다. 트랜지스터의 채널 폭은 상기 실리콘층(54)의 두께에 의존한다. 따라서, 상기 실리콘층(54)의 두께는 원하는 채널 폭에 따라 적절히 조절할 수 있다. 상기 기판은 SOI기판(silicon on insulator substrate), GeOI기판(germanium on insulator substrate) 혹은 SiGeOI기판(silicon-germanium on insulator substrate)일 수도 있다. 기판의 최상층이 실리콘게르마늄인 경우에는 상기 실리콘게르마늄층 형성을 생략할 수도 있다.
도 7a, 7b 및 7c를 참조하면, 상기 실리콘층(54) 및 상기 실리콘게르마늄층(52)과 기판의 일부분을 식각하여 트렌치를 형성함과 동시에 실리콘게르마늄 패턴(52p)과 실리콘 패턴(54p)이 적층된 핀 형상의 활성영역을 형성한다. 상기 활성영역의 주변 및 상기 트렌치를 채우는 소자분리막(56)을 형성한다. 상기 활성영역은 통상의 트렌치 형성공정을 적용하여 형성할 수 있다.
도 8a, 8b 및 8c를 참조하면, 상기 활성 영역 상부를 가로지르는 더미 게이트 패턴(58)을 형성한다. 상기 더미 게이트 패턴(58)을 이온 주입 마스크로 사용하여 상기 활성영역 내에 이온을 주입한다. 이 때, 이온의 주사 깊이를 상기 실리콘게르마늄 패턴(52p)에 맞추어 상기 실리콘게르마늄 패턴(52p)이 도우핑되도록 한다. 상기 더미 게이트 패턴(58) 하부에 위치하는 실리콘게르마늄은 도우핑이 되지 않는다.
도 9a, 9b 및 9c를 참조하면, 상기 기판의 전면에 희생막을 형성하고, 상기 희생막을 리세스시키어 상기 더미 게이트 패턴(58)을 노출시킨다. 계속해서, 상기 더미 게이트 패턴(58)을 제거하여 상기 활성 영역의 상부를 가로지르는 오프닝(60)을 가지는 희생막 패턴(59)을 형성한다. 상기 오프닝은 게이트 전극이 형성되는 영역에 해당한다. 상기 오프닝(60)에 노출된 소자분리막(56)을 식각하여 상기 활성영역의 측벽, 즉, 실리콘 패턴(54p) 및 상기 실리콘 게르마늄 패턴(52p)의 측벽을 노출시킨다. 상기 오프닝(60) 내에 노출된 상기 실리콘 게르마늄 패턴(52p)을 등방성 식각하여 할로 영역(52h)을 형성한다. 종래기술에서는 상기 실리콘 게르마늄 패턴 을 등방성 식각하는 동안 활성영역의 종 방향 뿐만아니라 횡방향으로도 등방성 식각이 이루어졌다. 그러나, 본 발명에서는 실리콘게르마늄의 도우핑 농도에 따른 식각율의 차이를 이용하여 도우핑되지 않은 실리콘게르마늄을 선택적으로 제거하기 때문에 횡방향의 등방성 식각을 억제할 수 있다.
도 10a, 10b 및 10c를 참조하면, 상기 오프닝 내에 노출된 실리콘 패턴(54p)의 표면에 게이트 산화막을 콘포말하게 형성한다. 상기 기판의 전면에 도전막을 형성한다. 상기 도전막은 비정질 또는 폴리 실리콘, 폴리 실리콘 게르마늄 또는 금속 물질로 형성할 수 있다. 상기 도전막을 형성할 때 상기 할로 영역(52h)이 채워질 수 있도록 형성한다. 예컨대 화학기상증착법을 상기 할로 영역을 채우며 상기 실리콘 패턴(54p)의 측벽을 감싸는 실리콘 또는 실리콘 게르마늄을 형성한 실리사이드화 시킬 수도 있다. 상기 도전막을 CMP 또는 에치백을 이용하여 상기 희생막이 노출될 때까지 제거하여 게이트 전극(64)을 형성한다. 종래에는 실리콘게르마늄의 등방성 식각으로 인해 할로 영역 내의 게이트 전극 폭과 실리콘층 상부의 게이트 전극의 폭이 차이가 있었다. 특히, 활성영역의 폭이 넓을 수록 그 편차가 크질 수 밖에 없는데, 본 발명은 도우핑 농도에 따른 식각율의 차이를 이용하여 실리콘게르마늄을 제거하기 때문에 이 같은 문제가 발생하지 않는다.
도 11a, 11b 및 11c를 참조하면, 상기 희생막 패턴(59)을 제거하여 상기 게이트 전극(64)의 측벽을 노출시키고, 상기 활성영역 및 소자분리막을 노출시킨다. 계속해서, 상기 소자분리막(56)을 리세스 시키어 상기 활성영역의 측벽을 노출시킨다. 이 때, 상기 게이트 전극(64)으로 싸여진 실리콘 패턴(54p)의 측벽을 완전히 노출시킨다. 상기 실리콘 게르마늄 패턴(52p)은 트랜지스터 동작에 영향을 주지 않기 때문에 그 노출 여부는 중요하지 않다.
계속해서 상기 게이트 전극(64) 양측의 실리콘 패턴(54p) 내에 불순물을 주입하여 도 5a, 5b 및 5c에 도시된 소오스 영역(54s) 및 드레인 영역(54d)을 형성한다. 또한, 상기 게이트 전극(64)의 측벽에 측벽 스페이서(66)를 형성할 수도 있다. 완전 공핍 채널을 갖는 트랜지스터를 형성하는 경우에서 관련이 없으나 게이트 올어라운드형 트랜지스터에서도 단채널 효과가 발생할 수 있다. 따라서, LDD구조 또는 DDD구조의 드레인을 형성할 필요도 있다. 상기 측벽 스페이서(66)를 형성하기 전·후에 이온주입을 실시하여 LDD구조 또는 DDD구조의 드레인을 형성할 수 있다.
도 12a는 본 발명의 제 2 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 12b는 도 12a의 Ⅲ-Ⅲ'를 따라 취해진 단면도이다.
도 12c는 도 12a의 Ⅳ-Ⅳ'를 따라 취해진 단면도이다.
도 12a, 12b 및 12c를 참조하면, 본 발명은 기판 상에 수직으로 신장된 활성영역과 상기 활성영역 주변의 소자분리막(156)을 포함한다. 상기 활성 영역은 실리콘게르마늄 패턴(152p)과 실리콘 패턴(154p)이 적층된 단위 이중층의 적층층으로 이루어진다. 상기 활성 영역의 상부를 게이트 전극(164)이 가로지른다. 상기 게이트 전극(164) 양측의 활성영역은 상기 실리콘게르마늄 패턴(152p)과 상기 실리콘 패턴(154p)이 번갈아 적층된 구조이고, 상기 게이트 전극(164)과 중첩되는 영역의 활성 영역은 상기 게르마늄 패턴()이 제거된 복수의 할로 영역 상에 각각 실리콘 패턴(154p)이 위치하는 구조이다. 상기 게이트 전극(164)은 상기 실리콘 패턴(154p)의 측벽을 따라 신장되어 상기 할로 영역들에 채워진다. 즉, 상기 게이트 전극(164)이 상기 실리콘 패턴(154p)을 감싸는 구조이다. 상기 게이트 전극(164) 양측의 실리콘 패턴(154p) 내에 각각 소오스 영역(154s) 및 드레인 영역(154d)이 형성된다. 상기 게이트 전극(164)의 측벽에 측벽 스페이서(166)가 형성될 수도 있다. 상기 소오스 영역(154s) 및 상기 드레인 영역(154d)은 LDD구조 또는 DDD구조를 가질 수도 있다. 상기 실리콘 패턴(154p)의 높이에 따라 채널 폭이 결정된다. 상기 게이트 전극(164)과 상기 실리콘 패턴(154p) 사이에 게이트 절연막(162)이 개재된다. 상기 실리콘게르마늄 패턴(152p)은 상기 소오스 영역(154s) 및 상기 드레인 영역(154d)이 형성되기 전에 도우핑 된다. 따라서, 상기 소오스 영역(154s)과 상기 드레인 영역(154d)과는 다른 농도로 도우핑되어 있다.
도 13a 내지 도 18a는 본 발명의 제 2 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 13b 내지 도 18b는 각각 도 13a 내지 도 18a의 Ⅲ-Ⅲ'를 따라 취해진 단면도들이다.
도 13c 내지 도 18c는 각각 도 13a 내지 도 18a의 Ⅳ-Ⅳ'를 따라 취해진 단면도들이다.
도 13a, 13b 및 13c를 참조하면, 기판 상에 실리콘게르마늄층(152) 및 실리콘층(154)을 적층된 단위 이중층을 복수층 형성한다. 상기 실리콘게르마늄층(152) 및 상기 실리콘층(154)은 에피택시얼 성장법을 이용하여 형성할 수 있다. 트랜지스터의 채널 폭은 상기 실리콘층(154)의 두께에 의존한다. 따라서, 상기 실리콘층(154)의 두께는 원하는 채널 폭에 따라 적절히 조절할 수 있다. 상기 기판은 SOI기판(silicon on insulator substrate), GeOI기판(germanium on insulator substrate) 혹은 SiGeOI기판(silicon-germanium on insulator substrate)일 수도 있다. 기판의 최상층이 실리콘게르마늄인 경우에는 상기 실리콘게르마늄층 형성을 생략할 수도 있다.
도 14a, 14b 및 14c를 참조하면, 상기 적층된 단위 이중층과 기판의 일부분을 식각하여 트렌치를 형성함과 동시에 복수의 실리콘게르마늄 패턴(152p)과 복수의 실리콘 패턴(154p)이 번갈아 적층된 핀 형상의 활성영역을 형성한다. 상기 활성영역의 주변 및 상기 트렌치를 채우는 소자분리막(156)을 형성한다. 상기 활성영역은 통상의 트렌치 형성공정을 적용하여 형성할 수 있다.
도 15a, 15b 및 15c를 참조하면, 상기 활성 영역 상부를 가로지르는 더미 게이트 패턴(158)을 형성한다. 상기 더미 게이트 패턴(158)을 이온 주입 마스크로 사용하여 상기 활성영역 내에 이온을 주입한다. 이 때, 이온의 주사 깊이를 상기 실리콘게르마늄 패턴(152p)에 맞추어 상기 실리콘게르마늄 패턴(152p)이 도우핑되도록 한다. 즉, 각 층의 실리콘게르마늄 패턴(152p)에 주사 깊이를 맞추어 복수의 이온 주입 공정을 순차적으로 실시할 수 있다. 상기 더미 게이트 패턴(158) 하부에 위치하는 실리콘게르마늄은 도우핑이 되지 않는다.
도 16a, 16b 및 16c를 참조하면, 상기 기판의 전면에 희생막을 형성하고, 상 기 희생막을 리세스시키어 상기 더미 게이트 패턴(158)을 노출시킨다. 계속해서, 상기 더미 게이트 패턴(158)을 제거하여 상기 활성 영역의 상부를 가로지르는 오프닝(160)을 가지는 희생막 패턴(159)을 형성한다. 상기 오프닝은 게이트 전극이 형성되는 영역에 해당한다. 상기 오프닝(160)에 노출된 소자분리막(156)을 식각하여 상기 활성영역의 측벽, 즉, 상기 실리콘 패턴들(154p) 및 상기 실리콘게르마늄 패턴들(152p)의 측벽을 노출시킨다. 상기 오프닝(160) 내에 노출된 상기 실리콘게르마늄 패턴들(152p)을 등방성 식각하여 복수의 할로 영역들(152h)을 형성한다.
도 17a, 17b 및 17c를 참조하면, 상기 오프닝 내에 노출된 실리콘 패턴들(154p)의 표면에 게이트 산화막을 콘포말하게 형성한다. 상기 기판의 전면에 도전막을 형성한다. 상기 도전막은 비정질 또는 폴리 실리콘, 폴리 실리콘 게르마늄 또는 금속 물질로 형성할 수 있다. 상기 도전막을 형성할 때 상기 할로 영역들(152h)이 채워질 수 있도록 형성한다. 예컨대 화학기상증착법을 상기 할로 영역을 채우며 상기 실리콘 패턴(154p)의 측벽을 감싸는 실리콘 또는 실리콘 게르마늄을 형성한 실리사이드화 시킬 수도 있다. 상기 도전막을 CMP 또는 에치백을 이용하여 상기 희생막이 노출될 때까지 제거하여 게이트 전극(164)을 형성한다.
도 18a, 18b 및 18c를 참조하면, 상기 희생막 패턴(159)을 제거하여 상기 게이트 전극(164)의 측벽을 노출시키고, 상기 활성영역 및 소자분리막을 노출시킨다. 계속해서, 상기 소자분리막(156)을 리세스 시키어 상기 활성영역의 측벽을 노출시킨다. 이 때, 상기 게이트 전극(164)으로 싸여진 실리콘 패턴(154p)의 측벽을 완전히 노출시킨다. 상기 실리콘게르마늄 패턴(152p)은 트랜지스터 동작에 영향을 주지 않기 때문에 최하층의 실리콘 게르마늄 패턴의 노출 여부는 중요하지 않다.
계속해서 상기 게이트 전극(164) 양측의 실리콘 패턴(154p) 내에 불순물을 주입하여 도 12a, 12b 및 12c에 도시된 소오스 영역(154s) 및 드레인 영역(154d)을 형성한다. 또한, 상기 게이트 전극(164)의 측벽에 측벽 스페이서(166)를 형성할 수도 있다. 완전 공핍 채널을 갖는 트랜지스터를 형성하는 경우에서 관련이 없으나 게이트 올어라운드형 트랜지스터에서도 단채널 효과가 발생할 수 있다. 따라서, LDD구조 또는 DDD구조의 드레인을 형성할 필요도 있다. 상기 측벽 스페이서(166)를 형성하기 전·후에 이온주입을 실시하여 LDD구조 또는 DDD구조의 드레인을 형성할 수 있다.
도 19a는 본 발명의 제 3 실시예에 따른 트랜지스터를 설명하기 위한 평면도이다.
도 19b는 도 19a의 Ⅴ-Ⅴ'를 따라 취해진 단면도이다.
도 19c는 도 19a의 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 19a, 19b 및 19c를 참조하면, 본 발명은 평판 트랜지스터에 적용될 수도 있다. 이 트랜지스터는 기판(150) 상에 형성된 소자분리막(256)을 포함한다. 상기 소자분리막(256)은 활성영역을 한정한다. 상기 활성 영역은 실리콘게르마늄 패턴(252p)과 실리콘 패턴(254p)이 적층된 단위 이중층으로 이루어진다. 상기 활성 영역의 상부를 게이트 전극(264)이 가로지른다. 상기 게이트 전극(264) 양측의 활성영역은 상기 실리콘게르마늄 패턴(252p)과 상기 실리콘 패턴(254p)이 적층된 구조이고, 상기 게이트 전극(264)과 중첩되는 영역의 활성 영역은 상기 실리콘게르마 늄 패턴(252p)이 제거된 할로 영역 상에 각각 실리콘 패턴(254p)이 위치하는 구조이다. 상기 게이트 전극(264)은 상기 실리콘 패턴(254p)의 측벽을 따라 신장되어 상기 할로 영역들에 채워진 절연 패턴(263) 상에 정렬된다. 즉, 상기 실리콘 패턴(254p)은 상기 게이트 전극(264) 및 상기 절연 패턴(263)에 의해 감싸진 구조이다. 상기 게이트 전극(264) 양측의 실리콘 패턴(254p) 내에 각각 소오스 영역(254s) 및 드레인 영역(254d)이 형성된다. 상기 게이트 전극(264)의 측벽에 측벽 스페이서(266)가 형성될 수도 있다. 상기 소오스 영역(254s) 및 상기 드레인 영역(254d)은 LDD구조 또는 DDD구조를 가질 수도 있다. 상기 실리콘 패턴(254p)의 높이에 따라 채널 폭이 결정된다. 상기 게이트 전극(264)과 상기 실리콘 패턴(254p) 사이에 게이트 절연막(262)이 개재된다. 상기 실리콘게르마늄 패턴(252p)은 상기 소오스 영역(254s) 및 상기 드레인 영역(254d)이 형성되기 전에 도우핑 된다. 따라서, 상기 소오스 영역(254s)과 상기 드레인 영역(254d)과는 다른 농도로 도우핑되어 있다.
이 실시예에 따르면, 평판 트랜지스터의 소오스 영역과 드레인 영역 사이에 절연 패턴이 형성된다. 상기 절연 패턴은 펀치쓰루가 발생하기 쉬운 트랜지스터 채널 하부에 형성되어 펀치쓰루의 발생을 방지할 수 있다.
도 20a 내지 도 25a는 본 발명의 제 3 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 20b 내지 도 25b는 각각 도 20a 내지 도 25a의 Ⅴ-Ⅴ'를 따라 취해진 단면도들이다.
도 20c 내지 도 25c는 각각 도 20a 내지 도 25a의 Ⅵ-Ⅵ'를 따라 취해진 단면도들이다.
도 20a, 20b 및 20c를 참조하면, 기판 상에 실리콘게르마늄층(252) 및 실리콘층(254)을 차례로 적층한다. 상기 실리콘게르마늄층(252) 및 상기 실리콘층(254)은 에피택시얼 성장법을 이용하여 형성할 수 있다. 트랜지스터의 채널 폭은 상기 실리콘층(254)의 두께에 의존한다. 따라서, 상기 실리콘층(254)의 두께는 원하는 채널 폭에 따라 적절히 조절할 수 있다. 상기 기판은 SOI기판(silicon on insulator substrate), GeOI기판(germanium on insulator substrate) 혹은 SiGeOI기판(silicon-germanium on insulator substrate)일 수도 있다. 기판의 최상층이 실리콘게르마늄인 경우에는 상기 실리콘게르마늄층 형성을 생략할 수도 있다.
도 21a, 21b 및 21c를 참조하면, 상기 실리콘층(254) 및 상기 실리콘게르마늄층(252)과 기판의 일부분을 식각하여 트렌치를 형성함과 동시에 실리콘게르마늄 패턴(252p)과 실리콘 패턴(254p)이 적층된 활성영역을 한정한다. 상기 활성영역의 주변 및 상기 트렌치를 채우는 소자분리막(256)을 형성한다. 상기 활성영역은 통상의 트렌치 형성공정을 적용하여 형성할 수 있다.
도 22a, 22b 및 22c를 참조하면, 상기 활성 영역 상부를 가로지르는 더미 게이트 패턴(258)을 형성한다. 상기 더미 게이트 패턴(258)을 이온 주입 마스크로 사용하여 상기 활성영역 내에 이온을 주입한다. 이 때, 이온의 주사 깊이를 상기 실리콘게르마늄 패턴(252p)에 맞추어 상기 실리콘게르마늄 패턴(252p)이 도우핑되도록 한다. 상기 더미 게이트 패턴(258) 하부에 위치하는 실리콘게르마늄은 도우핑이 되지 않는다.
도 23a, 23b 및 23c를 참조하면, 상기 기판의 전면에 희생막을 형성하고, 상기 희생막을 리세스시키어 상기 더미 게이트 패턴(258)을 노출시킨다. 계속해서, 상기 더미 게이트 패턴(258)을 제거하여 상기 활성 영역의 상부를 가로지르는 오프닝(260)을 가지는 희생막 패턴(259)을 형성한다. 상기 오프닝은 게이트 전극이 형성되는 영역에 해당한다. 상기 오프닝(260)에 노출된 소자분리막(256)을 식각하여 상기 활성영역의 측벽, 즉, 실리콘 패턴(254p) 및 상기 실리콘게르마늄 패턴(252p)의 측벽을 노출시킨다. 상기 오프닝(260) 내에 노출된 상기 실리콘게르마늄 패턴(252p)을 등방성 식각하여 할로 영역(252h)을 형성한다.
도 24a, 24b 및 24c를 참조하면, 상기 오프닝 내에 노출된 실리콘 패턴(254p)의 표면에 버퍼 산화막(261)을 콘포말 하게 형성한다. 상기 오프닝 내에 절연물질을 채우고, 상기 절연물질을 리세스시키어 상기 활성 영역의 상부면을 노출시킨다. 그 결과 상기 버퍼 산화막(261)이 형성된 할로 영역(252h)에 채워진 절연 패턴(263)이 형성된다. 계속해서, 상기 희생막 패턴(259)을 제거하여 활성영역 및 소자분리막을 노출시킨다. 결과적으로, 상기 절연 패턴(263)은 상기 소자분리막(256)에 다미신되게 된다.
도 25a, 25b 및 25c를 참조하면, 상기 활성 영역 상에 게이트 절연막(262)을 형성하고 상기 게이트 절연막(262) 상에 상기 활성 영역의 상부를 가로지르는 게이트 전극(264)을 형성한다. 상기 게이트 전극(264)은 상기 절연 패턴(263) 상에 위치한다.
계속해서 상기 게이트 전극(264) 양측의 실리콘 패턴(254p) 내에 불순물을 주입하여 도 19a, 19b 및 19c에 도시된 소오스 영역(254s) 및 드레인 영역(254d)을 형성한다. 또한, 상기 게이트 전극(264)의 측벽에 측벽 스페이서(266)를 형성할 수도 있다. 상기 측벽 스페이서(266)를 형성하기 전·후에 이온주입을 실시하여 LDD구조 또는 DDD구조의 드레인을 형성할 수 있다.
도 26b는 도 26a의 Ⅶ-Ⅶ'를 따라 취해진 단면도이다.
도 26c는 도 26a의 Ⅷ-Ⅷ'를 따라 취해진 단면도이다.
도 26a, 26b 및 26c를 참조하면, 본 발명은 평판 트랜지스터에 적용될 수도 있다. 이 트랜지스터는 기판(360) 상에 수직으로 신장된 활성영역을 포함한다. 상기 활성 영역은 실리콘게르마늄 패턴(352p)과 실리콘 패턴(354p)이 적층된 단위 이중층으로 이루어진다. 상기 활성 영역의 상부를 게이트 전극(364)이 가로지른다. 상기 게이트 전극(364) 양측의 활성영역은 상기 실리콘게르마늄 패턴(352p)과 상기 실리콘 패턴(354p)이 적층된 구조이고, 상기 게이트 전극(364)과 중첩되는 영역의 활성 영역은 상기 실리콘게르마늄 패턴(352p)이 제거된 할로 영역 상에 각각 실리콘 패턴(354p)이 위치하는 구조이다. 상기 게이트 전극(364)은 상기 실리콘 패턴(354p)의 측벽을 따라 신장되어 상기 할로 영역들에 채워진 절연 패턴(363) 상에 정렬된다. 상기 게이트 전극(364)은 상기 실리콘 패턴(354p)의 상부면 및 측벽을 감싸고, 상기 절연 패턴(363)은 상기 할로 영역을 채우면서 상기 게이트 전극 하부에 위치한다. 즉, 상기 실리콘 패턴(354p)은 상기 게이트 전극(364) 및 상기 절연 패턴(363)에 의해 감싸진 구조이다. 상기 게이트 전극(364) 양측의 실리콘 패 턴(354p) 내에 각각 소오스 영역(354s) 및 드레인 영역(354d)이 형성된다. 상기 게이트 전극(364)의 측벽에 측벽 스페이서(366)가 형성될 수도 있다. 상기 소오스 영역(354s) 및 상기 드레인 영역(354d)은 LDD구조 또는 DDD구조를 가질 수도 있다. 상기 실리콘 패턴(354p)의 높이에 따라 채널 폭이 결정된다. 상기 게이트 전극(364)과 상기 실리콘 패턴(354p) 사이에 게이트 절연막(362)이 개재된다. 상기 실리콘게르마늄 패턴(352p)은 상기 소오스 영역(354s) 및 상기 드레인 영역(354d)이 형성되기 전에 도우핑 된다. 따라서, 상기 소오스 영역(354s)과 상기 드레인 영역(354d)과는 다른 농도로 도우핑되어 있다.
이 실시예에 따르면, 게이트 전극에 의해 제어되는 채널 영역 아래부분에서 소오스 영역과 드레인 영역 간에 펀치쓰루가 발생되는 것을 절연 패턴이 막아줄 수 있다.
도 27a 내지 도 32a는 본 발명의 제 4 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 27b 내지 도 32b는 각각 도 27a 내지 도 32a의 Ⅶ-Ⅶ'를 따라 취해진 단면도들이다.
도 27c 내지 도 32c는 각각 도 27a 내지 도 32a의 Ⅷ-Ⅷ'를 따라 취해진 단면도들이다.
도 27a, 27b 및 27c를 참조하면, 기판 상에 실리콘게르마늄층(352) 및 실리콘층(354)을 차례로 적층한다. 상기 실리콘게르마늄층(352) 및 상기 실리콘층(354)은 에피택시얼 성장법을 이용하여 형성할 수 있다. 트랜지스터의 채널 폭은 상기 실리콘층(354)의 두께에 의존한다. 따라서, 상기 실리콘층(354)의 두께는 원하는 채널 폭에 따라 적절히 조절할 수 있다. 상기 기판은 SOI기판(silicon on insulator substrate), GeOI기판(germanium on insulator substrate) 혹은 SiGeOI기판(silicon-germanium on insulator substrate)일 수도 있다. 기판의 최상층이 실리콘게르마늄인 경우에는 상기 실리콘게르마늄층 형성을 생략할 수도 있다.
도 28a, 28b 및 28c를 참조하면, 상기 실리콘층(354) 및 상기 실리콘게르마늄층(352)과 기판의 일부분을 식각하여 트렌치를 형성함과 동시에 실리콘게르마늄 패턴(352p)과 실리콘 패턴(354p)이 적층된 핀 형상의 활성영역을 형성한다. 상기 활성영역의 주변 및 상기 트렌치를 채우는 소자분리막(356)을 형성한다. 상기 활성영역은 통상의 트렌치 형성공정을 적용하여 형성할 수 있다.
도 29a, 29b 및 29c를 참조하면, 상기 활성 영역 상부를 가로지르는 더미 게이트 패턴(358)을 형성한다. 상기 더미 게이트 패턴(358)을 이온 주입 마스크로 사용하여 상기 활성영역 내에 이온을 주입한다. 이 때, 이온의 주사 깊이를 상기 실리콘게르마늄 패턴(352p)에 맞추어 상기 실리콘게르마늄 패턴(352p)이 도우핑되도록 한다. 상기 더미 게이트 패턴(358) 하부에 위치하는 실리콘게르마늄은 도우핑이 되지 않는다.
도 30a, 30b 및 30c를 참조하면, 상기 기판의 전면에 희생막을 형성하고, 상기 희생막을 리세스시키어 상기 더미 게이트 패턴(358)을 노출시킨다. 계속해서, 상기 더미 게이트 패턴(358)을 제거하여 상기 활성 영역의 상부를 가로지르는 오프닝(360)을 가지는 희생막 패턴(359)을 형성한다. 상기 오프닝은 게이트 전극이 형 성되는 영역에 해당한다. 상기 오프닝(360)에 노출된 소자분리막(356)을 식각하여 상기 활성영역의 측벽, 즉, 실리콘 패턴(354p) 및 상기 실리콘게르마늄 패턴(352p)의 측벽을 노출시킨다. 상기 오프닝(360) 내에 노출된 상기 실리콘게르마늄 패턴(352p)을 등방성 식각하여 할로 영역(352h)을 형성한다.
도 31a, 31b 및 31c를 참조하면, 상기 오프닝 내에 노출된 실리콘 패턴(354p)의 표면에 버퍼 산화막을 콘포말하게 형성한다. 상기 기판의 전면에 절연막을 형성한다. 상기 절연막은 상기 할로 영역(352h)이 채워질 수 있도록 형성한다. 상기 절연막을 CMP 또는 에치백을 이용하여 상기 희생막이 노출될 때까지 제거하고, 계속해서 상기 절연막을 리세스 시키어 상기 실리콘 패턴(354p)의 측벽을 노출시킨다. 이 때 상기 할로 영역이 드러나지 않을 정도로 리세스시키는 것이 바람직하다. 그 결과, 상기 할로 영역에 채워진 절연 패턴(363)이 형성된다.
도 32a, 32b 및 32c를 참조하면, 상기 노출된 실리콘 패턴(354p) 상의 버퍼 절연막을 제거하고, 게이트 절연막(362)을 형성한다. 상기 오프닝을 채우는 도전막을 형성하고 상기 도전막을 리세스시키어 상기 오프닝에 채워진 게이트 전극(364)을 형성한다. 계속해서, 상기 희생막 패턴(359)을 제거하여 상기 게이트 전극(364)의 측벽을 노출시키고, 상기 활성영역 및 소자분리막을 노출시킨다. 계속해서, 상기 소자분리막(356)을 리세스 시키어 상기 활성영역의 측벽을 노출시킨다. 이 때, 상기 게이트 전극(364)으로 싸여진 실리콘 패턴(354p)의 측벽을 완전히 노출시킨다. 상기 실리콘게르마늄 패턴(352p)은 트랜지스터 동작에 영향을 주지 않기 때문에 그 노출 여부는 중요하지 않다.
계속해서 상기 게이트 전극(364) 양측의 실리콘 패턴(354p) 내에 불순물을 주입하여 도 26a, 26b 및 26c에 도시된 소오스 영역(354s) 및 드레인 영역(354d)을 형성한다. 또한, 상기 게이트 전극(364)의 측벽에 측벽 스페이서(366)를 형성할 수도 있다. 상기 측벽 스페이서(366)를 형성하기 전·후에 이온주입을 실시하여 LDD구조 또는 DDD구조의 드레인을 형성할 수 있다.
본 발명의 실시예들에 있어서, 상기 실리콘게르마늄의 도우핑은 경사이온주입법을 적용함으로써 도우핑 되지 않는 영역의 폭을 줄이거나, 더미 게이트 패턴의 측벽에 더미 스페이서를 형성한 후 도우핑을 실시함으로써 도우핑 되지 않는 영역의 폭을 증가시킬 수도 있다. 이는 후속의 할로 영역의 폭을 공정최적화를 통해 조절할 수 있음을 의미한다. 상기 더미 스페이서는 필요에 따라 도우핑 후 제거할 수도 있다.
또한, 상기 게이트 산화막을 형성하기 전에 상기 할로 영역의 모서리 부분을 라운드 처리하기 위하여 희생산화공정을 실시하거나, 상기 할로 영역을 한정하는 실리콘 패턴의 표면을 리세스시키는 공정을 추가적으로 실시할 수도 있을 것이다.
상술한 것과 같이, 본 발명에 따르면 도우핑된 실리콘게르마늄과 도우핑되지 않은 실리콘 게르마늄의 식각율의 차이를 이용하여 실리콘게르마늄을 선택적으로 등방성 식각함으로써 다마신 게이트 형성을 위한 오프닝의 폭과 편차가 적은 할로 영역을 형성할 수 있다. 따라서, 게이트 올 어라운드형 트랜지스터에서 핀의 상부면 및 측벽에 형성되는 채널 길이와 할로 영역의 내벽에 형성되는 채널 길이의 편 차를 줄일 수 있다.

Claims (34)

  1. 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 이루어진 활성영역;
    상기 활성영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역의 실리콘층 사이에 개재된 게이트 절연막:및
    상기 게이트 전극 양측의 실리콘층에 각각 형성된 소오스 영역 및 드레인 영역을 포함하되,
    상기 활성영역의 게이트 전극과 중첩된 부분은 상기 단위 이중층 중 실리콘 게르마늄이 제거된 할로 영역과, 상기 소오스 영역 및 드레인 영역 사이의 실리콘층을 포함하고, 상기 실리콘게르마늄층은 상기 소오스 및 드레인 영역과 다른 농도로 도우핑된 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 할로 영역은 절연 패턴에 의해 채워진 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 절연막은 상기 실리콘층의 표면에 콘포말하게 형성되고,
    상기 게이트 전극은 상기 실리콘층의 측벽을 따라 신장되어 상기 게이트 절연막이 형성된 할로 영역을 채우며, 상기 실리콘층을 감싸는 것을 특징으로 하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 활성영역은 복수의 적층된 단위 이중층을 포함하되,
    상기 게이트 전극은 각 단위 이중층의 실리콘층의 측벽들을 따라 신장되어 상기 게이트 절연막이 형성된 할로 영역들을 채우며, 상기 실리콘층들을 감싸는 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 활성 영역은 상기 기판으로 부터 수직으로 신장된 핀 형상을 가지는 것을 특징으로 하는 트랜지스터.
  6. 기판으로 부터 수직으로 신장되어 핀 형상을 가지되 실리콘 게르마늄층과 실리콘층이 적층된 단위 이중층을 포함하는 활성영역;
    상기 활성영역의 측벽을 감싸며 상기 활성영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역의 실리콘층 사이에 개재된 게이트 절연막;및
    상기 게이트 전극 양측의 활성영역에 각각 형성된 소오스 및 드레인 영역을 포함하되,
    상기 소오스 및 드레인 영역은 상기 실리콘층에 형성되고, 상기 실리콘게르마늄층은 상기 소오스 및 드레인 영역과 다른 농도로 도우핑되어 있고, 상기 게이트 전극에 중첩된 활성영역은 상기 실리콘 게르마늄이 제거된 할로 영역 및 상기 소오스 및 드레인 영역 사이의 실리콘층을 포함하는 것을 특징으로 하는 트랜지스터.
  7. 제 6 항에 있어서,
    상기 활성 영역은 실리콘게르마늄층과 상기 실리콘게르마늄층 상에 형성된 실리콘층으로 이루어지되,
    상기 실리콘게르마늄층이 제거된 할로 영역은 절연패턴으로 채워진 것을 특징으로 하는 트랜지스터.
  8. 제 7 항에 있어서,
    상기 할로 영역은 상기 소오스 및 드레인 영역보다 낮은 곳에 위치하는 것을 특징으로 하는 트랜지스터.
  9. 제 6 항에 있어서,
    상기 게이트 전극은 상기 할로 영역으로 신장되어 상기 실리콘층을 감싸는 것을 특징으로 하는 트랜지스터.
  10. 제 6 항에 있어서,
    상기 활성 영역은 복수의 단위 이중층으로 구성되고, 복수의 할로 영역을 포함하되, 상기 게이트 전극은 각 할로 영역으로 신장되어 상기 복수의 실리콘층들을 감싸는 것을 특징으로 하는 트랜지스터.
  11. 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 구성된 활성영역;
    상기 활성영역의 상부를 가로지르는 게이트 전극;
    상기 게이트 전극과 상기 활성영역의 실리콘층 사이에 개재된 게이트 절연막;
    상기 게이트 전극 양측의 활성영역의 상기 실리콘층에 각각 형성된 소오스 및 드레인 영역;
    상기 게이트 전극에 중첩된 활성 영역의 상기 실리콘층 하부의 실리콘 게르마늄이 제거된 할로 영역;및
    상기 활성영역에 인접하여 상기 게이트 전극 하부에 위치하며 상기 실리콘층 하부로 신장되어 상기 할로 영역을 채우는 절연 패턴을 포함하되,
    상기 실리콘게르마늄층은 상기 소오스 및 드레인 영역과 다른 농도로 도우핑되어 있는 것을 특징으로 하는 트랜지스터.
  12. 제 11 항에 있어서,
    상기 할로 영역은 상기 소오스 및 드레인 영역보다 낮은 곳에 위치하는 것을 특징으로 하는 트랜지스터.
  13. 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 구성된 활성 영역을 형성하는 단계;
    상기 실리콘게르마늄층의 일부를 도우핑하는 단계;
    도우핑되지 않은 실리콘 게르마늄의 측벽을 노출시키는 단계;
    상기 도우핑되지 않은 실리콘 게르마늄층을 선택적으로 등방성 식각하여 할로 영역을 형성하는 단계;
    상기 할로영역 상의 실리콘층 상부를 가로지르는 게이트 전극을 형성하는 단계;및
    상기 게이트 전극 양측의 실리콘층을 도우핑하여 각각 소오스 및 드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
  14. 제 13 항에 있어서,
    상기 할로 영역을 채우는 절연패턴을 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
  15. 제 13 항에 있어서,
    상기 실리콘층의 표면에 게이트 절연막을 콘포말하게 형성하는 단계를 더 포함하고,
    상기 게이트 전극은 상기 게이트 절연막 상에 형성하고, 상기 실리콘층의 측벽을 따라 신장되어 상기 게이트 절연막이 형성된 할로 영역에 채워지도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 활성영역은 복수의 단위 이중층을 적층하여 형성하고,
    상기 게이트 전극은 각 단위 이중층의 측벽을 따라 신장되어 상기 게이트 절연막이 형성된 할로 영역들에 채워지도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제 13 항에 있어서,
    상기 할로 영역을 형성한 후
    상기 할로 영역에 노출된 실리콘층을 리세스시키어 상기 할로 영역의 모서리를 라운드 처리하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 제조방법.
  18. 반도체 기판 상에 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 이루어진 핀 형상의 활성영역을 형성하는 단계;
    상기 활성영역 주변에 소자분리막을 형성하는 단계;
    상기 실리콘게르마늄층의 일부를 도우핑하는 단계;
    상기 소자분리막의 일부분을 리세스시키어 도우핑되지 않은 실리콘 게르마늄의 측벽을 노출시키는 단계;
    상기 도우핑되지 않은 실리콘 게르마늄층을 선택적으로 등방성 식각하여 할로 영역을 형성하는 단계;
    상기 할로영역 상부에 중첩되고, 상기 실리콘층의 측벽을 따라 신장되고, 상기 할로 영역을 채우며 상기 실리콘층을 감싸는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측의 소자분리막의 일부분을 리세스 시키어 상기 실리콘층의 측벽을 노출시키는 단계; 및
    상기 노출된 실리콘층을 도우핑하여 소오스 및 드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
  19. 제 18 항에 있어서,
    상기 실리콘게르마늄층의 일부를 도우핑 하는 단계는,
    상기 활성영역의 상부를 가로지르는 더미 게이트 패턴을 형성하는 단계;및
    상기 더미 게이트 패턴을 이온주입 마스크로 사용하여 상기 단위 이중층 실리콘게르마늄층을 도우핑 하는 단계를 포함하는 트랜지스터의 제조방법.
  20. 제 19 항에 있어서,
    상기 실리콘게르마늄층의 도우핑은 경사이온주입법을 적용하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  21. 제 19 항에 있어서,
    상기 더미 게이트 패턴의 측벽에 희생스페이서를 형성하는 단계;및
    상기 실리콘게르마늄층 도우핑후 상기 희생 스페이서를 제거하는 단계를 더 포함하되, 상기 더미 게이트 패턴 뿐만 아니라 상기 희생스페이서를 이온주입 마스크로 사용하여 상기 실리콘게르마늄층을 도우핑하는 것을 특징으로 하는 트랜지스터의 제조방법.
  22. 제 19 항에 있어서,
    상기 할로 영역을 형성하는 단계는,
    상기 기판의 전면에 희생막을 형성하는 단계;
    상기 희생막을 리세스시키어 상기 더미 게이트 패턴을 노출시키는 단계;
    상기 더미 게이트 패턴을 제거하여 상기 활성영역 및 소자분리막의 일부분을 노출시키는 오프닝을 형성하는 단계;
    상기 노출된 소자분리막을 리세스시키어 도우핑 되지 않은 실리콘게르마늄을 노출시키는 단계;및
    상기 실리콘게르마늄을 등방성 식각하여 도우핑 되지 않은 실리콘게르마늄을 선택적으로 제거하여 실리콘층의 일부분을 노출시키는 단계를 포함하는 트랜지스터의 제조방법.
  23. 제 22 항에 있어서,
    노출된 실리콘층의 표면에 게이트 절연막을 형성하는 단계를 더 포함하는 트랜지스터의 제조방법.
  24. 제 22 항에 있어서,
    상기 게이트 패턴을 형성하는 단계는,
    상기 오프닝 내에 노출된 실리콘층의 표면에 게이트 절연막을 형성하는 단계;
    상기 할로 영역 및 상기 오프닝을 채우는 도전막을 형성하는 단계;
    상기 도전막을 리세스시키어 상기 오프닝 내에 채워진 게이트 전극을 형성하는 단계;및
    상기 희생막을 제거하는 단계를 포함하는 트랜지스터 형성 방법.
  25. 제 18 항에 있어서,
    상기 핀 형상의 활성영역은 복수개의 단위 이중층들이 적층되어 형성되고,
    각각의 단위 이중층들의 실리콘게르마늄층의 일부분이 제거되어 할로 영역을 형성하는 것을 특징으로 하는 트랜지스터 형성 방법.
  26. 제 25 항에 있어서,
    상기 게이트 전극은 상기 활성영역의 상부를 가로지르되, 실리콘층들의 측벽 을 따라 신장되어 각 할로 영역에 채워져 복수개의 실리콘들을 감싸도록 형성하는 것을 특징으로 하는 트랜지스터 형성 방법.
  27. 제 18 항에 있어서,
    상기 할로 영역을 형성한 후 상기 할로 영역에 노출된 실리콘층을 리세스시키어 상기 할로 영역의 모서리를 라운드 처리하는 단계를 더 포함하는 트랜지스터의 형성 방법.
  28. 기판에 실리콘게르마늄층과 실리콘층이 적층된 단위 이중층으로 이루어진 활성영역 및 상기 활성영역 주변에 소자분리막을 형성하는 단계;
    상기 실리콘게르마늄층의 일부를 도우핑하는 단계;
    상기 소자분리막의 일부분을 리세스시키어 도우핑되지 않은 실리콘 게르마늄의 측벽을 노출시키는 단계;
    상기 도우핑되지 않은 실리콘 게르마늄층을 선택적으로 등방성 식각하여 할로 영역을 형성하는 단계;
    상기 소자분리막이 리세스된 영역 및 상기 할로 영역을 채우는 절연막 패턴을 형성하는 단계;
    상기 할로 영역 상부에 중첩되어 상기 활성영역의 상부를 가로지르는 게이트 전극을 형성하는 단계;및
    상기 게이트 전극 양측의 활성 영역 내에 불순물을 주입하여 소오스 및 드레인 영 역을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
  29. 제 28 항에 있어서,
    상기 실리콘게르마늄층의 일부를 도우핑 하는 단계는,
    상기 활성영역의 상부를 가로지르는 더미 게이트 패턴을 형성하는 단계;및
    상기 더미 게이트 패턴을 이온주입 마스크로 사용하여 상기 단위 이중층 실리콘게르마늄층을 도우핑 하는 단계를 포함하는 트랜지스터의 제조방법.
  30. 제 29 항에 있어서,
    상기 실리콘게르마늄층의 도우핑은 경사이온주입법을 적용하여 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  31. 제 29 항에 있어서,
    상기 더미 게이트 패턴의 측벽에 희생스페이서를 형성하는 단계;및
    상기 실리콘게르마늄층 도우핑후 상기 희생 스페이서를 제거하는 단계를 더 포함하되, 상기 더미 게이트 패턴 뿐만 아니라 상기 희생스페이서를 이온주입 마스크로 사용하여 상기 실리콘게르마늄층을 도우핑하는 것을 특징으로 하는 트랜지스터의 제조방법.
  32. 제 29 항에 있어서,
    상기 할로 영역을 형성하는 단계는,
    상기 기판의 전면에 희생막을 형성하는 단계;
    상기 희생막을 리세스시키어 상기 더미 게이트 패턴을 노출시키는 단계;
    상기 더미 게이트 패턴을 제거하여 상기 활성영역 및 소자분리막의 일부분을 노출시키는 오프닝을 형성하는 단계;
    상기 노출된 소자분리막을 리세스시키어 도우핑 되지 않은 실리콘게르마늄을 노출시키는 단계;및
    상기 실리콘게르마늄을 등방성 식각하여 도우핑 되지 않은 실리콘게르마늄을 선택적으로 제거하여 실리콘층의 일부분을 노출시키는 단계를 포함하는 트랜지스터의 제조방법.
  33. 제 32 항에 있어서,
    상기 절연막 패턴을 형성하는 단계는,
    상기 할로 영역 및 상기 오프닝을 채우는 절연막을 형성하는 단계;
    상기 도전막을 리세스시키어 상기 오프닝 내에 채워진 절연막 패턴을 형성하는 단계를 포함하는 트랜지스터 형성 방법.
  34. 제 33 항에 있어서,
    상기 절연막 패턴을 형성하기 전에 상기 노출된 실리콘층의 표면에 버퍼층을 형성하는 단계를 더 포함하는 트랜지스터의 형성 방법.
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