KR100578818B1 - 핀 전계 효과 트랜지스터 및 이의 형성 방법 - Google Patents

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Abstract

높은 문턱 전압을 갖는 핀 전계 효과 트랜지스터 및 그 형성 방법에서, 상기 핀 전계 효과 트랜지스터는 기판 상에 반도체 물질로 이루어진 액티브 핀과, 상기 액티브 핀 상에 구비되는 제1 하드 마스크 패턴과, 상기 액티브 핀 측벽의 일부분에 구비되는 게이트 절연막 패턴과, 상기 기판 및 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴의 측벽 상에 구비되고, 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴 및 상기 제1 도전막 패턴 양측의 액티브 핀에 구비되는 소오스/드레인을 포함한다. 상기 구조를 갖는 핀 전계 효과 트랜지스터는 동작 특성을 충분히 확보하면서도 높은 문턱 전압을 가질 수 있다.

Description

핀 전계 효과 트랜지스터 및 이의 형성 방법{Fin field effect transistor and method of forming the same}
도 1은 본 발명의 실시예 1에 따른 핀 전계 효과 트랜지스터를 나타내는 단면도이다.
도 2 내지 도 14는 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 15은 본 발명의 실시예 2에 따른 핀 전계 효과 트랜지스터를 나타내는 단면도이다.
도 16은 도 15에 도시된 제2 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
본 발명은 전계 효과 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 협소한 액티브 핀 상에 형성되는 핀 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치가 고집적화됨에 따라, 전계 효과 트랜지스터의 게이트 길이가 매우 감소되고 있으며, 이로 인해 단 채널 효과(short channel effect)가 심각한 문제로 대두되고 있다. 또한, 채널 농도 증가에 따른 이동도 및 전류 구동력 감소와 소오스/드레인 접합 깊이의 감소에 따른 접합 누설 전류의 증가 등의 문제를 갖고 있다.
따라서, 수평형 전계 효과 트랜지스터가 갖는 소자 특성의 한계를 극복하기 위해 핀형 전계 효과 트랜지스터를 포함하는 3차원 소자 구조 등이 꾸준히 연구되고 있다.
상기 핀형 전계 효과 트랜지스터는 일반적으로 SOI(Silicon On Isloation) 기판 상에 구현되고 있다. 상기 SOI기판 상에 구현되는 전계 효과 트랜지스터의 경우, 접합 용량의 감소, 축소 능력(Scale ability)의 증가, 구동 전류의 증가 등의 장점을 갖는다. 그러나, 상기 SOI기판의 상부 실리콘층의 막 두께가 불균일함에 따라 문턱 전압이 쉽게 변화하고, 자체 히팅(Self-Heating)효과에 의해 구동 전류가 열화되는 등의 단점이 있다. 이를 해결하기 위해, 상부 실리콘 층의 두께를 증가시키거나 SOI기판 전용의 회로 설계 기술의 개발이 필요하지만, 상부 실리콘층의 두께를 증가시키면 소자의 축소 능력이 저하되고, 또한 전용 회로 설계 기술의 개발은 기술 자체의 난이도 및 설계 엔지니어의 육성에 따른 비용의 증가 등으로 인해 실제 제품에 개발에 많은 회사들이 어려움을 겪고 있다.
한편, 핀 전계 효과 트랜지스터는 게이트 전극에 0V가 인가된 상태에서도 채널 영역이 완전히 공핍화되기 때문에 단채널 효과가 거의 발생되지 않는 장점이 있다. 그러나, 상기 완전 공핍 특성으로 인해 소자의 0.1V이상의 문턱 전압을 얻기가 어렵다는 단점이 있다. 그러나, 집적회로를 제작하기 위해서는 소자의 문턱 전압을 원하는 회로 목적에 따라 조절되어야 한다. 때문에, 핀 전계 효과 트랜지스터의 문턱 전압이 0.1V이상 높게 조절될 필요가 있다.
따라서, 본 발명의 제1 목적은 문턱 전압 조절 능력이 향상되는 핀 전계 효과 트랜지스터를 제공하는데 있다.
본 발명의 제2 목적은 상기한 핀 전계 효과 트랜지스터의 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 핀 전계 효과 트랜지스터는, 기판 상에 반도체 물질로 이루어진 액티브 핀과, 상기 액티브 핀 상에 구비되는 제1 하드 마스크 패턴과, 상기 액티브 핀 측벽의 일부분에 구비되는 게이트 절연막 패턴과, 상기 기판 및 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴의 측벽 상에 구비되고, 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴 및 상기 제1 도전막 패턴 양측의 액티브 핀에 구비되는 소오스/드레인을 포함한다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 핀 전계 효과 트랜지스터를 제조하기 위하여, 우선, 기판 상에 액티브 핀을 형성하기 위한 제1 하드 마스크 패턴을 형성한다. 상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 반도체 물질로 이루어지는 액티브 핀을 형성한다. 상기 액티브 핀 의 측벽의 일부분에 게이트 절연막 패턴을 형성한다. 상기 기판, 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴 측벽에 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴을 형성한다. 다음에, 상기 제1 도전막 패턴 양측의 액티브 핀에 소오스/드레인을 형성한다.
본 발명에 따른 핀 전계 효과 트랜지스터에서 게이트 전극으로 제공되는 제1 도전막 패턴은 금속 실리사이드로 이루어진다. 때문에, 게이트 전극이 불순물이 도핑된 폴리실리콘으로 이루어지는 종래의 핀 전계 효과 트랜지스터에 비해 문턱 전압이 상승되고, 이로 인해 문턱 전압 조절 능력을 더욱 향상시킬 수 있다.
또한, 본 발명에 따른 핀 전계 효과 트랜지스터는 상기 제1 도전막 패턴이 한정된 영역에만 구비된다. 때문에, 게이트 전극의 전 영역이 균일한 특성을 갖는 금속 실리사이드로 형성될 수 있다. 따라서, 핀 전계 효과 트랜지스터의 동작 특성을 충분히 확보하면서 안정된 회로 동작이 가능하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 핀 전계 효과 트랜지스터를 나타내는 단면도이다.
도 1을 참조하면, 벌크 실리콘으로 이루어지는 기판(100)상에 액티브 핀(102)이 구비된다. 상기 액티브 핀(120)은 기판과 연결되어 있고 상기 기판(100) 표면으로부터 돌출된 형상을 갖는다.
상기 액티브 핀(102)은 상기 실리콘 기판과 동일한 물질로 이루어진다. 액티브 핀(102)의 양측으로 게이트 전극의 제어가 가능하도록 하기 위해서, 상기 액티브 핀(102)은 40㎚이하의 미세한 선폭을 갖도록 형성하는 것이 바람직하다.
상기 기판(100)상에는 상기 액티브 핀(102)들에 형성되는 단위 소자들을 서로 절연시키기 위한 소자 분리막(104)이 구비된다. 상기 소자 분리막(104)은 상기 액티브 핀(102)의 상부 측벽이 충분히 노출될 정도의 두께를 갖는다.
상기 액티브 핀(102)에서 상기 소자 분리막(104)보다 높게 위치한 부위를 제1 영역의 액티브 핀(102b)이라 하고, 상기 소자 분리막(104)보다 낮게 위치하여 상기 소자 분리막(104)과 접촉하는 부위를 제2 영역(102a)의 액티브 핀이라 한다. 상기 제1 영역의 액티브 핀(102b)은 핀 전계 효과 트랜지스터가 형성되는 액티브 영역으로 제공된다.
상기 액티브 핀(102) 상부면에는 제1 하드 마스크 패턴(106)이 구비된다. 상기 제1 하드 마스크 패턴(106)은 실리콘 질화물로 이루어진다. 상기 액티브 핀(102)과 상기 제1 하드 마스크 패턴(106)이 직접 접촉할 경우에 막 내에 스트레스가 발생할 수 있으므로, 상기 액티브 핀(102) 및 상기 제1 하드 마스크 패턴(106) 사이에는 버퍼 산화막 패턴(도시안됨)이 더 구비될 수 있다.
상기 액티브 핀(102)의 측벽의 소정 부위에 선택적으로 게이트 절연막 패턴(108)이 구비된다. 상기 게이트 절연막 패턴(108)은 실리콘 산화물로 이루어질 수 있다. 또는, 상기 게이트 절연막 패턴(108)은 상기 실리콘 산화물에 비해 고유전율 을 갖는 금속 산화물로 이루어질 수 있다. 바람직하게는, 상기 게이트 절연막 패턴(108)은 열산화 공정에 의해 형성되는 실리콘 산화물로 이루어진다.
상기 소자 분리막(104), 게이트 절연막 패턴(108)의 표면 및 상기 제1 하드 마스크 패턴(106)의 측벽 상에 상기 액티브 핀을 가로지르는 방향으로 위치하는 제1 도전막 패턴(130)이 구비된다. 상기 제1 도전막 패턴(130)은 핀 전계 효과 트랜지스터의 게이트 전극으로 제공된다.
상기 제1 도전막 패턴(130)은 전체가 금속 실리사이드로 이루어진다. 상기 금속 실리사이드는 N형 또는 P형 불순물로 도핑된 폴리실리콘을 실리시데이션함으로서 형성할 수 있다. 상기 제1 도전막 패턴(130)으로 사용할 수 있는 금속 실리사이드 물질의 예로는 코발트 실리사이드, 티타늄 실리사이드 및 니켈 실리사이드 등을 들 수 있다.
상기 제1 도전막 패턴(130)은 실질적으로 균일한 두께를 갖는다.
상기 제1 도전막 패턴(130)이 300Å미만의 두께를 갖는 경우에는 저항이 높아 상기 제1 도전막 패턴(130)으로의 기능을 정상적으로 수행할 수 없다. 상기 제1 도전막 패턴(130)이 1200Å 초과된 두께를 갖는 경우에는 제1 도전막 패턴 전체가 균일한 특성을 갖는 금속 실리사이드로 형성되기가 어렵다. 따라서, 상기 제1 도전막 패턴(130)은 300 내지 1200Å 정도의 두께를 갖는 것이 바람직하다. 더욱 바람직하게는, 상기 제1 도전막 패턴은 500 내지 1000Å 정도의 두께를 갖는다.
본 발명의 제1 도전막 패턴(130)으로 사용되는 상기 금속 실리사이드 물질은 도핑된 폴리실리콘와 일함수(work function)가 다르다. 때문에, 상기 금속 실리사 이드로 이루어지는 제1 도전막 패턴(130)을 갖는 본 발명의 일실시예에 따른 핀 전계 효과 트랜지스터의 문턱 전압(VT)과 종래의 도핑된 폴리실리콘으로 이루어지는 게이트 전극을 갖는 핀 전계 효과 트랜지스터의 문턱 전압은 서로 달라지게 된다.
보다 구체적으로, 상기 금속 실리사이드-게이트 전극을 갖는 핀 전계 효과 트랜지스터의 문턱 전압의 절대값(｜VT｜)은 상기 도핑된 폴리실리콘-게이트 전극을 갖는 종래의 핀 전계 효과 트랜지스터의 문턱 전압의 절대값에 비해 적어도 0.1V 이상 큰 값을 가지게 된다. 따라서, 상기 금속 실리사이드-게이트 전극이 구비됨으로서 핀 전계 효과 트랜지스터의 문턱 전압을 상승시킬 수 있다.
예를 들어, N형 불순물이 고농도 도핑된 폴리실리콘(N-doped poly Si, 이하 N 도핑된 폴리실리콘)의 일함수는 4.0 내지 4.1eV 이고, N 도핑된 폴리실리콘을 실리시데이션하여 형성된 니켈 실리사이드(NiSi)의 일함수는 4.3 내지 4.4eV 이다.
그런데, 핀 전계 효과 트랜지스터의 경우, 상기 게이트 전극으로 제공되는 도전막 패턴의 일함수의 차이와 유사한 정도만큼 문턱 전압의 차이가 발생하게 된다.
때문에, 상기 N 도핑된 폴리실리콘을 실리시데이션 형성된 니켈 실리사이드로 이루어지는 게이트 전극을 사용한 N형 핀 전계 효과 트랜지스터의 문턱 전압은 N 도핑된 폴리실리콘으로 이루어지는 종래의 하부 게이트 전극을 사용한 N형 핀 전계 효과 트랜지스터의 문턱 전압에 비해 0.1 내지 0.4V 정도 높아지게 된다.
또한, P형 불순물이 고농도 도핑된 폴리실리콘(N-doped poly Si, 이하 P 도 핑된 폴리실리콘)의 일함수는 5.0 내지 5.1eV 이고, P 도핑된 폴리실리콘을 사용하여 형성된 니켈 실리사이드의 일함수는 4.7 내지 4.8eV 이다.
상기 P 도핑된 폴리실리콘을 실리시데이션하여 형성된 니켈 실리사이드로 이루어지는 게이트 전극을 사용한 P형 핀 전계 효과 트랜지스터의 문턱 전압은 P 도핑된 폴리실리콘으로 이루어지는 종래의 게이트 전극을 사용한 P형 핀 전계 효과 트랜지스터의 문턱 전압에 비해 0.1 내지 0.4V 정도 낮아지게 된다. 따라서, 상기 P 도핑된 폴리실리콘을 사용하여 형성된 니켈 실리사이드로 이루어지는 게이트 전극을 사용한 P형 핀 전계 효과 트랜지스터의 문턱 전압의 절대값은 P 도핑된 폴리실리콘으로 이루어지는 게이트 전극을 사용한 종래의 P형 핀 전계 효과 트랜지스터의 문턱 전압의 절대값에 비해 0.1 내지 0.4V 정도 높아지게 된다.
상기 제1 도전막 패턴(130)의 상부면, 상기 제1 하드 마스크 패턴(106)의 측면 및 상부면에는 제2 도전막 패턴(132)이 더 구비된다. 구체적으로, 상기 제2 도전막 패턴(132)은 상기 액티브 핀을 가로지르는 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 도전막 패턴(132)은 상기 제1 도전막 패턴(130)에 비해 낮은 저항을 갖는 금속으로 이루어지는 것이 바람직하다. 구체적으로, 상기 제2 도전막 패턴(132)은 텅스텐, 티타늄 또는 구리와 같은 금속 물질로 이루어질 수 있다.
상기 제1 및 제2 도전막 패턴(132, 130)의 양측벽에는 스페이서(134)가 더 구비된다. 상기 스페이서(134)는 특정 조건하에서 서로 다른 식각비를 갖는 절연 물질이 2층으로 적층된 형상을 갖는다. 구체적으로, 제1 및 제2 도전막 패턴(132, 130)으로 이루어지는 게이트 전극 구조물의 하부 측벽에는 제1 스페이서(120a)가 구비된다. 또한, 상기 제1 스페이서(120a) 상에는 상기 제1 스페이서와의 식각 선택비가 높은 절연 물질로 이루어지는 제2 스페이서(118)가 구비된다. 구체적으로, 상기 제1 스페이서(120a)는 실리콘 산화물로 이루어지고, 상기 제2 스페이서(118)는 실리콘 질화물로 이루어진다.
상기 제1 스페이서(120a)의 상부면이 상기 제1 하드 마스크 패턴(106)의 상부면보다 낮게 위치하는 경우, 상기 제1 하드 마스크 패턴(106) 및 상기 액티브 핀(102)의 측벽에는 원하지 않는 스페이서가 형성될 수 있다. 상기와 같이 원하지 않는 스페이서가 형성된 경우에는, 에피택시얼 공정을 수행하더라도 상기 액티브 핀(102)의 측벽에 액티브 확장층(122)이 형성되지 않는다. 또한, 상기 액티브 핀(102) 내에 소오스/드레인 영역이 서로 대칭되도록 형성되기가 어려워진다.
따라서, 상기 제1 스페이서(120a)의 상부면은 상기 제1 하드 마스크 패턴(106)의 상부면 보다 높게 위치하는 것이 바람직하다.
상기 제1 도전막 패턴(130)과 이격된 위치의 상기 제1 영역의 액티브 핀(102b) 양측벽에는 액티브 확장층(122)이 더 구비된다. 구체적으로, 상기 액티브 확장층(122)은 상기 제1 스페이서(120a)의 폭만큼 이격된 위치의 제1 영역의 액티브 핀(102b) 양측벽에 구비된다. 상기 액티브 확장층(122)은 에피택시얼 성장 공정을 통해 형성된 단결정 실리콘으로 이루어질 수 있다.
상기 제1 도전막 패턴(130) 양측의 액티브 핀(102) 및 상기 액티브 확장층(122)에 소오스/드레인이 구비된다. 상기 액티브 확장층(122)이 구비됨으로서 소오스/드레인이 형성되는 영역이 확장되고, 이로 인해 소오스/드레인 저항이 감소되어 핀 전계 효과 트랜지스터의 전류 구동력이 향상된다. 또한, 상기 소오스/드레인의 저항이 감소됨에 따라 상기 제1 도전막 패턴(130)의 위치가 액티브 핀의 중심을 가로질러 형성되어 있지 않더라도 상기 소오스/드레인의 대칭성이 충분히 확보될 수 있다. 따라서, 상기 소오스/드레인의 전극이 뒤바뀌더라도 전기적 특성이 거의 동일하게 되어, 반도체 장치의 안정적 동작이 가능하다.
상기 설명한 바와 같이, 본 발명의 실시예 1에 따른 핀 전계 효과 트랜지스터는 안정된 동작 특성을 가지면서도 종래의 핀 전계 효과 트랜지스터보다 높은 문턱 전압을 갖는다.
도 2 내지 도 14는 도 1에 도시된 핀 전계 효과 트랜지스터의 형성 방법을 나타내는 단면도들이다.
도 2를 참조하면, 벌크 실리콘으로 이루어지는 기판(100)을 마련한다. 상기 기판(100)상에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 실리콘 질화물을 증착시켜 제1 하드 마스크막(도시안됨)을 형성한다.
상기 제1 하드 마스크막 상에 포토레지스트를 코팅하고, 이를 선택적으로 노광하여 핀 전계 효과 트랜지스터를 형성하기 위한 액티브 핀 영역을 마스킹하는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막을 식각함으로서 제1 하드 마스크 패턴(106)을 형성한다. 다음에, 상기 제1 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 기판을 부분적으로 식각함으로서 상기 기판 표면으로부터 돌출된 형상을 갖는 액티 브 핀(102)을 형성한다. 상기 액티브 핀(102)은 제1 방향으로 연장된 형상을 갖는다.
핀 전계 효과 트랜지스터에서 액티브 핀(102)의 양측으로 게이트 전극의 제어가 가능하도록 하기 위해서, 상기 액티브 핀(102)은 40㎚이하의 미세한 선폭을 갖도록 형성하는 것이 바람직하다.
상기 기판 상에 상기 액티브 핀(102)들에 형성되는 단위 소자들을 서로 분리시키기 위한 소자 분리막(104)을 더 형성한다. 이 때, 액티브 핀(102)의 상부 측벽이 충분히 노출될 정도의 두께로 상기 소자 분리막(104)을 형성하는 것이 바람직하다.
상기 액티브 핀(102)에서 상기 소자 분리막(104)보다 높게 위치한 부위를 제1 영역의 액티브 핀(102b)이라 하고, 상기 소자 분리막(104)보다 낮게 위치하여 상기 소자 분리막(104)과 접촉하는 부위를 제2 영역(102a)의 액티브 핀이라 한다. 상기 제1 영역의 액티브 핀(102b)은 핀 전계 효과 트랜지스터가 형성되는 액티브 영역으로 제공된다.
도 3을 참조하면, 상기 노출된 제1 영역의 액티브 핀(102b)의 양측벽에 선택적으로 게이트 절연막(108)을 형성한다. 구체적으로, 상기 제1 영역의 액티브 핀(102)의 표면을 열산화시킴으로서 상기 게이트 절연막(108)을 형성할 수 있다. 또는, 상기 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 상기 게이트 절연막(108)을 형성할 수도 있다.
도 4를 참조하면, 상기 소자 분리막(104), 게이트 절연막(108) 및 제1 하드 마스크 패턴(106) 상에 다결정 실리콘을 증착함으로서 제1 예비 도전막(110)을 형성한다. 상기 제1 예비 도전막(110)은 후속 공정을 통해 금속 실리사이드로 이루어지는 제1 도전막 패턴으로 전환된다.
상기 제1 예비 도전막(110)이 200Å보다 얇은 두께로 형성되면, 후속 공정에 의해 형성되는 제1 도전막 패턴이 지나치게 얇아서 정상적으로 동작하기가 어렵다. 또한, 상기 제1 예비 도전막(110)이 1000Å보다 두껍게 형성되면, 제1 예비 도전막(110)이 균일하게 실리시데이션되기가 어렵다. 따라서, 상기 제1 예비 도전막(110)은 200 내지 1000Å의 두께로 형성한다.
다음에, 상기 제1 예비 도전막(110)에 N형 또는 P형 불순물을 주입한다. 상기 N형 또는 P형 불순물 이온 주입은 이온 주입 공정 또는 플라즈마 도핑 공정을 통해 수행될 수 있다.
상기 제1 예비 도전막(110)상에 상기 제1 예비 도전막(110)에 대해 제1 식각선택비를 갖는 물질을 사용하여 제1 더미막(112)을 형성한다. 즉, 상기 제1 더미막(112)을 식각하기 위한 특정 식각 조건 하에서 상기 제1 예비 도전막(110)이 거의 식각되지 않는 물질을 사용하여 상기 제1 더미막(112)을 형성한다.
예를 들어, 상기 제1 더미막(112)은 다결정 실리콘 게르마늄을 사용하여 형성할 수 있다. 상기 다결정 실리콘 게르마늄은 실리콘 소오스 가스 및 게르마늄 소오스 가스를 사용하는 화학 기상 증착 방법에 의해 형성될 수 있다. 상기 화학 기상 증착 공정 시에 사용할 수 있는 실리콘 소오스 가스의 예로는 SiH4, DCS(Diclorosilane : SiCl2H2), Si2H6 등을 들 수 있으며, 사용할 수 있는 게르마 늄 소오스 가스의 예로는 GeH4를 들 수 있다.
이 때, 상기 제1 더미막(112)과 상기 제1 예비 도전막(110)간의 식각 선택비가 충분히 높게 되도록 하기 위하여 상기 다결정 실리콘 게르마늄에서 게르마늄의 농도가 25 내지 50%이 되도록 하는 것이 바람직하다.
또한, 상기 제1 더미막(112)의 상부면 저단차 부위는 적어도 상기 제1 예비 도전막의 상부면보다 높게 위치하도록 형성한다. 따라서, 상기 제1 더미막(112)에 의해 상기 제1 예비 도전막(110)이 완전히 매립되도록 한다.
도 5를 참조하면, 상기 제1 하드 마스크막 패턴(106)의 상부면이 노출되도록 상기 제1 예비 도전막(110) 및 제1 더미막(112)을 화학 기계적 연마 공정을 통해 연마한다.
상기 연마 공정을 수행함으로서, 상기 소자 분리막(104), 게이트 절연막(108) 표면 및 상기 제1 하드 마스크막(106) 패턴의 측벽 상에 제2 예비 도전막(110a)이 형성되고, 상기 제2 예비 도전막(110a)의 표면 상에 부분적으로 제1 예비 더미막 패턴(112a)이 형성된다.
도 6을 참조하면, 상기 제2 예비 도전막(110a), 제1 예비 더미막 패턴(112a) 및 제1 하드 마스크 패턴(106) 상에, 상기 제1 예비 더미막 패턴(112a) 및 상기 제1 하드 마스크 패턴(106)에 대해 제2 식각 선택비를 갖는 물질로서 제2 더미막(114)을 형성한다.
구체적으로, 상기 제2 더미막(114)을 식각하기 위한 특정 식각 조건에서, 상기 제1 예비 더미막 패턴(112a) 및 상기 제1 하드 마스크 패턴(106)이 거의 식각되 지 않는 물질로서 상기 제2 더미막(114)을 형성한다. 예를 들어, 상기 제2 더미막(114)은 다결정 실리콘을 사용하여 형성할 수 있다. 이 때, 상기 제2 예비 도전막(110a), 제1 예비 더미막 패턴(112a) 및 상기 제1 하드 마스크 패턴이 평탄한 상부면을 갖기 때문에, 상기 제2 더미막(114)도 상부면이 평탄하게 형성된다.
도 7을 참조하면, 상기 제2 더미막(114) 상에 실리콘 질화물을 증착시켜 제2 하드 마스크막(도시안됨)을 형성하고, 사진 및 식각 공정을 수행하여 상기 제2 하드 마스크막을 패터닝함으로서 게이트 전극 형성 영역을 정의하는 제2 하드 마스크 패턴(116)을 형성한다. 구체적으로, 상기 제2 하드 마스크 패턴(116)은 상기 액티브 핀(102)과 수직한 방향으로 연장되고 상기 액티브 핀(102)을 가르지르는 라인 형상을 갖도록 형성한다.
상기 제2 하드 마스크 패턴(116)을 식각 마스크로 사용하여 상기 제2 더미막(114), 제1 예비 더미막 패턴(112a) 및 제2 예비 도전막(110a)을 순차적으로 식각함으로서, 제1 예비 도전막 패턴(110b), 제1 더미막 패턴(112b) 및 제2 더미막 패턴(114a)을 각각 형성한다.
상기 제1 예비 더미막 패턴(112a) 및 제2 예비 도전막(110a)을 식각할 시에 상기 액티브 핀(102)의 측벽에 형성되어있는 게이트 절연막(108a)도 부분적으로 식각되어 게이트 절연막 패턴(108a)이 형성된다.
도 8을 참조하면, 상기 소자 분리막(104) 상에 실리콘 산화물을 화학 기상 증착법에 의해 증착시켜 상기 제2 하드 마스크 패턴(108)을 매립하는 제1 절연막(도시안됨)을 형성한다. 구체적으로, 상기 제1 절연막은 상부면의 낮은 단차 부위가 상기 제2 하드 마스크 패턴(108)의 상부면에 비해 높게 위치하도록 형성한다.
상기 제1 절연막을 화학 기계적 연마 공정을 통해 연마함으로서 상부면을 평탄화시킨다. 이 때, 상기 제2 하드 마스크막 패턴(116)의 상부면이 노출되도록 연마 공정을 수행하는 경우에는 연마 공정을 수행한 이 후에 남아있는 제1 절연막의 두께를 정확히 알 수 있으므로 후속 공정을 용이하게 진행할 수 있다. 때문에, 상기 제2 하드 마스크막 패턴(116)을 연마 저지막으로 사용하여 상기 제1 절연막을 선택적으로 연마하는 것이 가장 바람직하다.
그러나, 반드시 상기 제2 하드 마스크막 패턴(116)이 노출되도록 상기 제1 절연막을 연마하여야 하는 것은 아니다. 예를 들어, 상기 제1 절연막 표면이 평탄하게 되는데 소요되는 일정 시간동안 연마 공정을 수행할 수도 있다.
다음에, 상기 제2 하드 마스크막 패턴(116) 및 제2 더미막 패턴(114a)의 측벽의 일부 또는 전부가 노출되도록 상기 제1 절연막을 이방성으로 식각하여 제1 절연막 패턴(120)을 형성한다.
상기 이방성 식각 공정을 수행할 시에 상기 제1 하드 마스크막 패턴(106)은 거의 식각되지 않기 때문에, 상기 제1 하드 마스크 패턴(106) 상부면이 노출되는 시점에서 정확히 식각을 종료할 수 있다. 그러므로, 도시된 것과 같이, 상기 제1 하드 마스크막 패턴(106)의 상부면이 노출될 때까지 상기 제1 절연막을 식각함으로서 상기 제1 절연막 패턴(120)을 형성하는 것이 가장 바람직하다.
그러나, 상기 제1 하드 마스크막 패턴(106)의 상부면이 노출되지 않도록 공정 시간을 조절하여 상기 제1 절연막을 식각하는 것도 가능하다. 이 경우, 상기 제 1 절연막 패턴(120)이 상기 제1 하드 마스크막 패턴(106)의 상부면보다 높게 위치하게 된다.
한편, 상기 제1 절연막 패턴(120)의 상부면이 상기 제1 하드 마스크 패턴(106)의 상부면보다 낮게 형성되는 경우에는 후속의 스페이서 형성 공정 시에 상기 액티브 핀(102)의 양측벽에도 원하지 않는 스페이서가 형성될 수 있으므로 바람직하지 않다.
도 9를 참조하면, 상기 제2 더미막 패턴(114a), 제2 하드 마스크 패턴(106) 및 제1 절연막 패턴(120)의 표면 상에 제2 스페이서용 절연막(도시안됨)을 형성하고, 상기 제2 스페이서용 절연막을 이방성으로 식각함으로서 제2 스페이서(118)를 형성한다. 상기 제2 스페이서(118)는 상기 제1 절연막 패턴(120)을 식각하기 위한 마스크 패턴으로 제공된다. 때문에, 상기 제2 스페이서(118)는 상기 제1 절연막 패턴(120)과 다른 식각비를 갖는 물질을 사용하여 형성하며, 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.
도시하지는 않았지만, 상기 제2 스페이서용 절연막을 형성하기 이 전에 상기 제2 더미막 패턴(114a) 및 제2 하드 마스크 패턴(106)의 표면상에 100Å이하의 얇은 두께로 실리콘 산화막(도시안됨)을 증착하는 공정을 더 수행할 수도 있다.
도 10을 참조하면, 상기 제2 스페이서(118) 및 제1 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 노출된 제1 절연막 패턴(120)을 식각함으로서, 상기 제2 스페이서(118)의 하부에 제1 스페이서(120a)를 형성한다.
종래의 스페이서 형성 공정은 전면 이방성 식각 공정에 의해 형성되지만, 상 기 제1 스페이서(120a)는 상기 제2 스페이서(118)를 식각 마스크로 사용한 이방성 식각 공정에 의해 형성된다. 즉, 상기 제2 스페이서(118) 아래에 위치하는 상기 제1 절연막 패턴만이 잔류하여 제1 스페이서(120a)가 되고, 그 외의 영역에 형성되어 있는 제1 절연막 패턴은 모두 제거된다. 때문에, 상기 액티브 핀(102)의 측벽 부위에 원치 않는 스페이서가 전혀 형성되지 않는다. 그리고, 상기 제1 예비 도전막 패턴(110b), 제1 더미막 패턴(112b) 및 제1 스페이서(120a)와 겹쳐지는 부위를 제외한 상기 제1 영역의 액티브 핀(112b)의 측벽이 외부에 노출된다.
상기 이방성 식각 공정은 제2 스페이서(118)에 의해 마스킹되어 있지 않은 상기 제1 절연막 패턴은 모두 제거되면서, 상기 제1 절연막 패턴 하부에 위치하는 소자 분리막(104)은 식각되지 않고 남아있도록 수행하는 것이 가장 바람직하다.
만일, 상기 제1 절연막 패턴 아래에 구비되는 상기 소자 분리막(104)이 과도하게 식각되는 경우 소자들 간의 서로 절연되지 않을 수 있다. 또한, 상기 제1 절연막 패턴이 일부 식각되지 않고 남게되는 경우, 상기 제1 영역의 액티브 핀(112b)이 잔류하는 제1 절연막 패턴에 일부 매립되어 유효 액티브 영역이 감소된다.
도 11을 참조하면, 상기 노출된 액티브 핀(102)의 측벽 상에 선택적 에피택시얼 성장 공정을 수행함으로서 단결정 실리콘으로 이루어지는 액티브 확장층(122)을 형성한다. 상기 액티브 확장층(122)은 상기 제1 예비 도전막 패턴(110b) 및 제1 더미막 패턴(112b)에 형성되어 있는 스페이서 구조의 폭만큼 이격된 위치의 액티브 핀(102) 측벽에 형성된다.
상기 에피택시얼 성장 공정은 LPCVD(Low Pressure Chemical Vapor Deposition), UHVCVD(Ultra High Vacuum Chemical Vapor Deposition), APCVD(Atmospheric Pressure Chemical Vapor Deposition) 또는 MBE (Molecular Beam Epitaxy)방법에 의해 수행할 수 있다. 상기 액티브 확장층(122)에 의해 소오스/드레인의 저항 감소시키기 위해서는, 상기 액티브 핀(102)의 일 면에 성장되는 액티브 확장층(122)의 폭이 50㎚ 이상이 되도록 단결정 실리콘을 성장시키는 것이 바람직하다.
다음에, 상기 액티브 확장층(122) 및 액티브 핀(102)으로 불순물을 주입함으로서 소오스/드레인 영역을 형성한다.
상기와 같이, 액티브 확장층(122)을 형성함으로서 상기 소오스/드레인 영역이 면적이 증가되는 효과가 있다. 상기 소오스/드레인의 면적이 증가됨에 따라, 상기 소오스/드레인 저항이 감소되고 트랜지스터의 전류 구동력은 증가된다. 또한, 상기 소오스/드레인의 전극이 뒤바뀌더라도 전기적 특성이 거의 변하지 않아서, 회로의 안정적 동작이 가능하다.
도 12를 참조하면, 상기 노출된 소자 분리막(104) 상에 상기 제2 하드 마스크 패턴(116)을 매립하도록 실리콘 산화물로 이루어지는 제2 절연막(도시안됨)을 형성한다. 구체적으로, 상기 제2 절연막은 그 상부면의 낮은 단차 부위가 상기 제2 하드 마스크 패턴(116)의 상부면보다 높게 위치하도록 형성한다.
다음에, 상기 제2 하드 마스크 패턴(116)의 상부면이 노출되도록 상기 제2 절연막을 화학 기계적 연마 공정을 수행함으로서 제2 절연막 패턴(124)을 형성한다.
도 13을 참조하면, 노출된 상기 제2 하드 마스크 패턴(116)을 선택적으로 제거한다. 상기 제2 하드 마스크 패턴(116) 및 상기 제2 스페이서(118)가 실리콘 질화물로 형성되어 있으므로, 등방성 식각 공정을 수행하는 경우에는 상기 제2 스페이서(118)까지 식각될 수 있다. 따라서, 상기 제2 하드 마스크 패턴(116)은 이방성 식각 공정을 수행하여 제거하는 것이 바람직하다.
그러나, 상기 제2 스페이서용 절연막을 형성하기 이 전에 상기 제2 더미막 패턴(114a) 및 제2 하드 마스크 패턴(116)의 표면상에 실리콘 산화막을 증착한 경우에는, 상기 실리콘 산화막에 의해 상기 제2 하드 마스크 패턴(116)과 제2 스페이서(114a)가 서로 분리되어 있다. 때문에, 상기 제2 하드 마스크 패턴(116)을 등방성 식각 공정에 의해 제거하더라도 상기 제2 스페이서(118)는 제거되지 않는다. 따라서, 등방성 식각 공정에 의해서도 상기 제2 하드 마스크 패턴(116)을 선택적으로 제거할 수 있다.
노출된 상기 제2 더미막 패턴(114a)을 선택적으로 제거한다. 상기 제2 더미막 패턴(114a)은 습식 또는 건식 식각 공정을 수행하여 제거할 수 있다.
다음에, 상기 제1 더미막 패턴(120b)을 제거한다. 상기 제1 더미막 패턴(120b)을 반응성 이온을 사용하는 건식 식각을 통해 제거하는 경우에는 상기 제1 더미막 패턴(120b) 하부의 제1 예비 도전막 패턴(110b)의 표면이 손상될 수 있다. 따라서, 상기 제1 더미막 패턴(102b)은 습식 식각 공정에 의해 제거하는 것이 바람직하다.
상기와 같이 제2 하드 마스크막 패턴(116), 제2 더미막 패턴(114a), 제1 더 미막 패턴(120b)이 제거되면, 상기 패턴들이 제거된 부위에는 홈(150)이 형성되고 상기 홈(150)의 바닥에는 제1 예비 도전막 패턴(110b)이 노출된다.
도 14를 참조하면, 상기 노출된 제1 예비 도전막 패턴(110b) 및 제2 절연막 패턴 (124)상에 금속 실리사이드를 형성하기 위한 제1 금속막(126)을 형성한다. 구체적으로, 상기 제1 금속막(126)은 코발트, 티타늄 또는 니켈을 증착시켜 형성한다. 또한, 상기 제1 금속막(126)은 상기 화학 기상 증착법 또는 물리 기상 증착법으로 형성할 수 있다.
다음에, 도 1을 참조하면, 상기 제1 금속막(126)을 열처리하여 금속과 하부의 다결정 실리콘을 반응시킨다. 상기 열처리에 의해 상기 제1 예비 도전막 패턴(110b) 전체가 금속 실리사이드로 전환됨으로서, 금속 실리사이드로 이루어지는 제1 도전막 패턴(130)이 완성된다. 상기 제1 도전막 패턴(130)은 핀 전계 효과 트랜지스터의 게이트로 제공된다.
상기 제1 도전막 패턴(130)은 증착면으로부터 실질적으로 동일한 두께를 갖도록 형성된다.
또한, 상기 제1 도전막 패턴(130)은 300 내지 1200Å 정도의 두께를 갖도록 형성된다. 더욱 바람직하게는, 상기 제1 도전막 패턴(130)은 500 내지 1000Å 정도의 두께를 갖도록 형성된다.
그런데, 도 14에서도 보여지듯이, 상기 제1 예비 도전막 패턴(110b)의 상부면에는 제1 금속막(126)이 형성되어 있다. 그러나, 상기 제1 예비 도전막 패턴(110b)의 측벽에는 제2 절연막 패턴(124)이 형성되어 있어서 상기 제1 금속막(126) 이 형성되어 있지 않다. 때문에, 상기 제1 예비 도전막 패턴(110b)의 상부면으로부터 수직한 방향으로만 금속 및 다결정 실리콘이 반응하며 이로 인해 상기 금속 실리사이드가 균일한 두께 및 특성을 가지면서 형성될 수 있다.
다음에, 상기 열처리 공정에 의해 반응하지 못한 제1 금속막을 습식 식각법을 이용하여 완전히 제거한다.
상기 금속 실리사이드로 이루어지는 제1 도전막 패턴(130) 상에 제2 금속막(도시안됨)을 증착하고 화학 기계적 연마 공정을 수행하여 제2 도전막 패턴(132)을 형성한다.
실시예 2
도 15은 본 발명의 실시예 2에 따른 핀 전계 효과 트랜지스터를 나타내는 단면도이다. 실시예 2의 핀 전계 효과 트랜지스터는 SOI기판에 구현되는 것을 제외하고는 실시예 1의 핀 전계 효과 트랜지스터와 동일한 구성을 갖는다. 따라서, 중복되는 설명은 생략한다.
도 15를 참조하면, 실리콘(200a) 및 매몰 산화막(200b)이 적층되어 있는 SOI기판(200) 상에 실리콘으로 이루어지는 액티브 핀(202)이 구비된다. 따라서, 상기 SOI 기판(200)의 실리콘(200a)과 액티브 핀(202)은 서로 연결되어 있지 않다.
상기 액티브 핀(202) 및 매몰 산화막(200b) 상에 상기 실시예 1과 동일한 구성을 갖는 핀 전계 효과 트랜지스터가 구비된다.
도 16은 도 15에 도시된 제2 실시예에 따른 핀 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 상기 제2 실시예에 따른 핀 전계 효과 트랜지스터를 제조 방법은 소자 분리막을 형성하지 않는 것을 제외하고 상기 실시예 1와 동일하다. 따라서, 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 중복되는 설명은 생략한다.
도 16을 참조하면, 실리콘(200a), 매몰 산화막(200b) 및 상부 실리콘(도시안됨)으로 이루어지는 SOI기판(200)을 마련한다. 상기 SOI기판(200) 상에 버퍼 산화막(도시안됨)을 형성하고, 상기 버퍼 산화막 상에 실리콘 질화물을 증착시켜 제1 하드 마스크막(도시안됨)을 형성한다.
상기 제1 하드 마스크막 상에 포토레지스트를 코팅하고, 이를 선택적으로 노광하여 핀 전계 효과 트랜지스터를 형성하기 위한 액티브 핀 영역을 마스킹하는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 하드 마스크막을 식각함으로서 제1 하드 마스크 패턴(106)을 형성한다.
다음에, 상기 제1 하드 마스크 패턴(106)을 식각 마스크로 사용하여 상기 매몰 산화막(200b)이 노출되도록 상기 상부 실리콘을 식각함으로서 액티브 핀(102)을 형성한다. 상기 액티브 핀(102)은 제1 방향으로 연장된 형상을 갖는다.
핀 전계 효과 트랜지스터에서 액티브 핀(102)의 양측으로 게이트 전극의 제어가 가능하도록 하기 위해서, 상기 액티브 핀(102)은 40㎚이하의 미세한 선폭을 갖도록 형성하는 것이 바람직하다.
상기와 같이, SOI기판(200)을 사용하여 액티브 핀을 형성하는 경우에는 액티브 핀(102) 영역을 제외하고 나머지 부위에는 매몰 산화막(200b)이 노출되기 때문에 소자 분리막을 별도로 형성하지 않아도 된다. 즉, 상기 액티브 핀(102)을 패터닝함으로서 액티브 영역 및 소자 분리 영역이 구분된다.
다음에, 상기 액티브 핀(102)의 양측벽에 선택적으로 게이트 절연막(108)을 형성한다.
다음에, 상기 실시예 1의 도 4 내지 도 14 및 도 1을 참조로 설명한 것과 동일한 공정을 수행하여 핀 전계 효과 트랜지스터를 완성한다.
상술한 바와 같이 본 발명에 의하면, 균일한 특성을 갖는 금속 실리사이드로 이루어지는 게이트 전극을 구비함으로서 핀 전계 효과 트랜지스터의 문턱 전압을 상승시킬 수 있다. 또한, 소오스/드레인 확장층의 폭이 넓어지므로, 소오스/드레인의 저항을 감소시킬 수 있으며 이로 인해 전류 구동력이 증가된다.
상기와 같이 핀 전계 효과 트랜지스터가 양호한 특성을 가짐으로서, 상기 핀 전계 효과 트랜지스터를 사용하는 회로의 안정적인 동작이 가능하다. 이로 인해, 상기 전계 효과 트랜지스터를 채용하는 반도체 장치의 동작 불량을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변 경시킬 수 있음을 이해할 수 있을 것이다.

Claims (35)

  1. 기판 상에 반도체 물질로 이루어진 액티브 핀;
    상기 액티브 핀 상에 구비되는 제1 하드 마스크 패턴;
    상기 액티브 핀 측벽의 일부분에 구비되는 게이트 절연막 패턴;
    상기 기판 및 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴의 측벽 상에 구비되고, 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴; 및
    상기 제1 도전막 패턴 양측의 액티브 핀에 구비되는 소오스/드레인을 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제1 도전막 패턴의 상부면 및 상기 제1 하드 마스크 패턴의 측면 및 상부면에 금속으로 이루어지는 제2 도전막 패턴이 더 구비된 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  3. 제2항에 있어서, 상기 제2 도전막 패턴은 상기 액티브 핀을 가로지르는 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  4. 제3항에 있어서, 상기 제1 및 제2 도전막 패턴의 양측벽에는 스페이서가 더 구비된 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  5. 제4항에 있어서, 상기 스페이서는,
    상기 제1 및 제2 도전막 패턴으로 이루어지는 구조물의 하부 측벽에 제1 스페이서; 및
    상기 제1 스페이서 상에 위치하고 상기 제1 스페이서와 서로 다른 식각비를 갖는 절연 물질로 이루어지는 제2 스페이서를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 제1 스페이서는 실리콘 산화물로 이루어지고, 상기 제2 스페이서는 실리콘 질화물로 이루어지는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  7. 제1항에 있어서, 상기 제1 스페이서의 상부면은 적어도 상기 제1 하드 마스크 패턴의 상부면보다 높게 위치하는 것을 특징으로 하는 핀 전계효과 트랜지스터.
  8. 제1항에 있어서, 상기 제1 도전막 패턴과 이격된 위치의 상기 액티브 핀 양측벽에 소오스/드레인 확장층이 더 구비되는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  9. 제1항에 있어서, 상기 기판은 실리콘 및 매몰 산화막이 적층된 형상을 갖고 상기 액티브 핀은 상기 매몰 산화막 상에 구비되는 것을 특징으로 하는 핀 전계 효 과 트랜지스터.
  10. 제1항에 있어서, 상기 기판은 벌크 실리콘으로 이루어지고, 상기 액티브 핀은 기판과 접촉되면서 상기 기판으로부터 돌출된 형상을 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  11. 제10항에 있어서, 상기 기판 상에는 소자 분리막이 더 구비되는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  12. 제1항에 있어서, 상기 금속 실리사이드는 코발트 실리사이드, 니켈 실리사이드 또는 티타늄 실리사이드인 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  13. 제1항에 있어서, 상기 제1 도전막 패턴은 증착면으로부터 실질적으로 동일한 두께를 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  14. 제1항에 있어서, 상기 제1 도전막 패턴은 300 내지 1200Å의 두께를 갖는 것을 특징으로 하는 핀 전계 효과 트랜지스터.
  15. 기판 상에 액티브 핀을 형성하기 위한 제1 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판에 반도체 물질로 이루어지는 액티브 핀을 형성하는 단계;
    상기 액티브 핀의 측벽의 일부분에 게이트 절연막 패턴을 형성하는 단계;
    상기 기판, 게이트 절연막 패턴의 표면 및 상기 제1 하드 마스크 패턴 측벽에 금속 실리사이드 물질로 이루어지는 제1 도전막 패턴을 형성하는 단계; 및
    상기 제1 도전막 패턴 양측의 액티브 핀에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  16. 제15항에 있어서, 상기 기판은 벌크 실리콘, 매몰 산화막 및 상부 실리콘으로 이루어지고, 상기 액티브 핀은 상기 기판의 상부 실리콘을 부분적으로 식각함으로서 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  17. 제15항에 있어서, 상기 기판은 벌크 실리콘으로 이루어지고, 상기 액티브 핀은 상기 기판의 상부면을 부분적으로 식각함으로서 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  18. 제17항에 있어서, 상기 액티브 핀을 형성한 이 후에, 상기 기판 표면 상에 소자 분리막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  19. 제15항에 있어서, 상기 게이트 절연막 패턴을 형성한 이 후에,
    상기 기판, 게이트 절연막 패턴의 표면 및 제1 하드 마스크 패턴의 측면에 선택적으로 다결정 실리콘으로 이루어지는 제1 예비 도전막 패턴을 형성하는 단계; 및
    상기 기판 상에 상기 제1 예비 도전막 패턴의 상부면을 선택적으로 노출시키면서 상기 제1 예비 도전막 패턴의 상부면보다 높게 위치하는 제1 절연막 패턴을 형성하는 단계를 더 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  20. 제19항에 있어서, 상기 제1 예비 도전막 패턴은 상기 기판, 게이트 절연막 패턴의 표면 및 제1 하드 마스크 패턴의 측면으로부터 실질적으로 동일한 두께를 갖도록 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 형성 방법.
  21. 제19항에 있어서, 상기 제1 예비 도전막 패턴 상에, 상기 제1 예비 도전막 패턴에 대해 제1 식각 선택비를 갖는 제1 더미막 패턴과, 상기 제1 더미막 패턴에 대해 제2 식각 선택비를 갖는 제2 더미막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 형성 방법.
  22. 제21항에 있어서, 상기 제1 예비 도전막 패턴, 제1 더미막 패턴 및 제2 더미막 패턴을 형성하는 단계는,
    상기 기판, 게이트 절연막 패턴 및 제1 하드 마스크 패턴 상에 다결정 실리콘으로 이루어지는 제1 예비 도전막을 형성하는 단계;
    상기 제1 예비 도전막의 상에 제1 더미막을 형성하는 단계;
    상기 제1 하드 마스크 패턴이 노출되도록 상기 제1 더미막 및 상기 제1 예비 도전막을 연마함으로서 제2 예비 도전막 및 제1 예비 더미막 패턴을 형성하는 단계;
    상기 제1 예비 더미막 패턴, 제2 예비 도전막 및 제1 하드 마스크 패턴 상에 제2 더미막을 형성하는 단계;
    상기 제2 더미막 상에 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 제2 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제2 더미막, 상기 제1 예비 더미막 패턴, 제2 예비 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 형성 방법.
  23. 제22항에 있어서, 상기 제1 더미막은 다결정 실리콘 게르마늄을 사용하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  24. 제22항에 있어서, 상기 제2 더미막은 다결정 실리콘을 사용하여 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  25. 제21항에 있어서, 상기 제1 예비 도전막 패턴, 제1 더미막 패턴 및 제2 더미 막 패턴을 형성한 이 후에,
    상기 제1 예비 도전막 패턴, 제1 더미막 패턴 및 제2 더미막 패턴의 양측벽에 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  26. 제25항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 기판 상에 적어도 상기 액티브 핀을 매립하면서 그 상부면이 상기 제2 더미막 패턴보다 낮게 위치하는 제2 절연막 패턴을 형성하는 단계;
    상기 제2 더미막 패턴 및 제1 더미막 패턴 양측에 상기 제2 절연막 패턴 상에 놓여지는 제2 스페이서를 형성하는 단계; 및
    상기 제2 스페이서를 마스크로 상기 제2 절연막 패턴을 식각함으로서 상기 제2 스페이서 아래에 제1 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 형성 방법.
  27. 제26항에 있어서, 상기 스페이서를 형성한 이 후에,
    상기 노출된 액티브 핀의 양측으로 반도체 물질을 에피택셜 성장시켜 액티브 확장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터 형성 방법.
  28. 제27항에 있어서, 상기 액티브 확장층을 형성한 이 후에,
    상기 액티브 확장층 및 액티브 핀에 소오스 드레인을 형성하기 위한 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
  29. 제21항에 있어서, 상기 제1 절연막 패턴을 형성하는 단계는,
    상기 제2 하드 마스크 패턴을 매립하는 제1 절연막을 형성하는 단계;
    상기 제2 하드 마스크 패턴의 상부면이 노출되도록 상기 제1 절연막 패턴을 형성하는 단계; 및
    상기 예비 도전막 패턴의 상부면이 노출되도록 상기 제2 하드 마스크 패턴, 제2 더미막 패턴 및 제1 더미막 패턴을 순차적으로 제거하는 단계를 포함하는 것을 특징으로 하는 핀 전계효과 트랜지스터 형성 방법.
  30. 제15항에 있어서, 상기 제1 도전막 패턴을 형성하는 단계는,
    상기 제1 예비 도전막 패턴 및 제1 하드 마스크 패턴상에 제1 금속막을 형성하는 단계;
    상기 제1 예비 도전막 패턴 전체가 실리시데이션되도록 열처리하는 단계를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  31. 제30항에 있어서, 상기 제1 금속막은 상기 제1 예비 도전막 패턴 및 제1 하드 마스크 패턴으로부터 균일한 두께를 갖도록 형성하는 것을 특징으로 하는 핀 전 계 효과 트랜지스터의 형성 방법.
  32. 제30항에 있어서, 상기 열처리 공정을 수행한 이 후에 미반응된 제1 금속막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  33. 제30항에 있어서, 상기 제1 도전막 패턴을 형성하기 이 전에,
    상기 제1 예비 도전막 패턴에 N형 또는 P형 불순물을 도핑시키는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  34. 제15항에 있어서, 상기 제1 도전막 패턴은 300 내지 1200Å의 두께로 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
  35. 제15항에 있어서, 상기 제1 도전막 패턴 및 제1 하드 마스크 패턴 상에 금속으로 이루어지는 제2 도전막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 형성 방법.
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