KR100583112B1 - 싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리장치 - Google Patents

싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리장치 Download PDF

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Abstract

본 발명은 싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리 장치를 개시한다.
본 발명의 불휘발성 강유전체 메모리 장치는, 멀티 비트라인 구조의 셀 어레이 구조 및 더미 메인 비트라인을 구비하는 복수개의 셀 어레이 블럭, 센싱동작 시작시 더미 메인 비트라인의 전압 변화를 감지하여 감지된 전압의 크기에 따라 메인 비트라인의 풀업전압을 조정하여 셀 데이터 판정의 기준이 되는 특정 센싱레벨로 셋팅 시키고, 데이터 센싱시 셀 데이터에 따라 변화된 메인 비트라인의 센싱전압을 센싱레벨과 비교하여 셀 데이터를 센싱하는 복수개의 센스앰프부들, 센스앰프부에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부, 및 센스앰프부들과 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터버스부를 구비하며, 데이터 센싱시 메인 비트라인의 풀업전압을 특정 센싱레벨로 조정한 후 셀 데이터에 따라 메인 비트라인의 센싱전압이 센싱레벨을 중심으로 상·하 방향으로 변화되도록 하여 데이터를 구분하고, 데이터 버스를 로컬 데이터버스와 글로벌 데이터버스로 나누어 센싱된 데이터를 전송함으로써 센싱속도 및 센싱마진을 향상시킬 수 있게 된다.

Description

싱글엔디드 센싱 구조를 갖는 불휘발성 강유전체 메모리 장치{FeRAM having single ended sensing architecture}
도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.
도 3은 도 1 및 도 2의 셀 어레이 블럭에서 서브 셀 어레이들중 어느 하나의 단위 셀 어레이의 구성을 보다 상세하게 나타낸 회로도.
도 4는 셀 어레이 블럭에 구비된 메인 비트라인들 및 메인 비트라인과 센스앰프부의 연결관계를 나타내는 구성도.
도 5는 센스앰프 어레이 및 데이터 버스의 구성을 보다 상세하게 나타내는 구성도.
도 6은 도 4의 센싱전압 풀업 조정부의 회로 구성을 나타내는 회로도.
도 7은 도 5의 센스앰프의 회로 구성을 나타낸 회로도.
도 8은 본 발명에서 데이터 센싱시의 동작 파형을 나타내는 도면.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도.
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 메인비트라인의 센싱전압을 센싱하는 센스앰프의 구조와 센스앰프에서 센싱된 데이터를 전송하기 위한 데이터버스 구조를 개선하여 센싱속도와 센싱전압 마진을 향상시키는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 출원번호 제 1998-14400호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 동작원리에 관한 자세한 설명은 생략한다.
FeRAM의 칩 동작 전압이 저 전압화되면서, 셀 센싱 전압이 감소하여 1T1C(1-Transistor 1-Capacitor)의 회로 구성에서 빠른 동작 속도 구현에 어려움을 초래하고 있다.
특히 셀 데이터 센싱 전압이 작을 경우, 타이밍 감지를 위한 전압 마진이 작아 센싱하는데 어려움이 있으며 타이밍 감지 전압 자체의 발생 전압 변동에 의한 센싱 마진 감소도 발생하게 된다.
따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 센스앰프와 데이터버스의 구조를 개선하여 센싱속도 및 센싱전압마진을 향상시키는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이와, 메인 비트라인과 연결되는 더미 메인 비트라인을 구비하는 복수개의 셀 어레이 블럭; 더미 메인 비트라인의 전압 크기를 센싱레벨과 비교하여 더미 메인 비트라인 및 메인 비트라인의 풀업 전압을 조정하기 위한 센싱전압 풀업신호를 발생시키는 센싱전압 풀업 조정부; 센싱동작 시작시 센싱전압 풀업신호에 따라 메인 비트라인의 전압을 센싱 레벨까지 풀업시키고, 데이터 센싱 동작시 셀 데이터에 따라 변화된 메인 비트라인의 센싱전압을 센싱레벨과 비교하여 셀 데이터를 센싱하는 복수개의 센스앰프 어레이; 복수개의 센스앰프 어레이에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부; 및 복수개의 센스앰프 어레이와 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터 버스부를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
본 발명의 강유전체 메모리 장치는 복수개의 셀 어레이 블럭들(100), 복수개의 센스앰프부들(200), 복수개의 로컬 데이터버스들(300), 글로벌 데이터버스(400), 복수개의 데이터버스 스위치들(500), 메인앰프(600) 및 데이터 버퍼(700)를 구비한다.
셀 어레이 블럭(100)은 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(n)을 구비한다. 각 서브 셀 어레이 SCA(0) ∼ SCA(n)는 데이터 저장을 위한 셀 어레이를 구비한다. 특히, 본 발명의 셀 어레이 블럭(100)은 서브 비트라인과 메인 비트라인을 구비하여, 서브 비트라인의 센싱전압을 전류로 변환시켜 메인 비트라인 센싱전압을 유도하는 멀티 비트라인 구조를 갖는다. 이때, 서브 비트라인은 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에 대응되게 구비되고, 메인 비트라인은 전체 서브 셀 어레이SCA(0) ∼ SCA(n)에 공유되게 구비된다. 이러한 셀 어레이 블럭(100)의 구조는 상세하게 후술된다.
센스앰프부(200)는 메인 비트라인의 센싱전압을 센싱하여 선택적으로 로컬 데이터버스(300)로 출력하고, 로컬 데이터버스(300)를 통해 인가되는 라이트 데이터를 셀 어레이 블럭(100)의 메인 비트라인으로 전송한다 이러한, 센스앰프부(200)는 셀 어레이 블럭(100)에 일대일 대응되게 셀 어레이 블럭(100)과 로컬 데이터버스(300) 사이에 설치되며, 그 일측 입출력 단자가 메인 비트라인과 직접 연결된다. 즉, 종래의 센스앰프는 공통 데이터버스를 통해 인가되는 셀 데이터를 센싱하였으나, 본 발명의 센스앰프부(200)는 공통 데이터버스를 통하지 않고 메인 비트라인의 센싱전압을 직접 센싱한다.
로컬 데이터버스(300)는 센스앰프부(200)에서 센싱된 센싱전압(리드 데이터)을 글로벌 데이터버스(400)로 전송하고, 글로벌 데이터버스(400)를 통해 인가되는 라이트 데이터를 센스앰프부(200)로 전송한다. 이러한, 로컬 데이터버스(300)는 셀 어레이 블럭(100)과 일대일 대응되게 센스앰프부(200)의 일측에 설치된다. 그리고, 로컬 데이터버스(300)는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터 수에 대응되는 일정수의 버스선을 구비한다.
각 로컬 데이터버스들(300)은 데이터버스 스위치(500)의 온/오프 동작에 따라 글로벌 데이터버스(400)와 선택적으로 연결되어 글로벌 데이터버스(400)를 공유한다.
글로벌 데이터버스(400)는 로컬 데이터버스(300)로부터 인가되는 리드 데이터를 메인앰프(600)로 전송하고, 메인앰프(600)로부터 인가되는 라이트 데이터를 로컬 데이터버스(300)로 전송한다. 글로벌 데이터버스(400)는 데이터버스 스위치(500)의 온/오프 동작에 따라 복수개의 로컬 데이터버스들(300) 중 어느 하 나와 선택으로 연결된다.
메인앰프(600)는 글로벌 데이터버스(400)로부터 인가되는 리드 데이터를 증폭하여 데이터 버퍼(700)로 전송하고, 데이터 버퍼(700)를 통해 인가되는 라이트 데이터를 증폭하여 글로벌 데이터버스(400)로 전송한다.
데이터 버퍼(700)는 외부로 출력될 리드 데이터를 버퍼링한 후 I/O 포트(800)로 전송하고, I/O 포트(800)를 통해 외부에서 입력되는 라이트 데이터를 버퍼링한 후 메인앰프(600)로 전송한다.
도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.
도 2의 구성에서는 셀 어레이 블럭들(100)이 글로벌 데이터버스(400)를 중심으로 상·하 대칭되게 배치되며, 각 셀 어레이 블럭(100)에는 도 1에서와 같이 센스앰프부(200)와 로컬 데이터버스(300)가 일대일 대응되게 구비된다.
글로벌 데이터버스(400)는 데이터버스 스위치(500)를 통해 상·하에 있는 로컬 데이터버스들(300)에 공유된다.
이외, 각 구성요소들의 구조 및 기능은 도 1의 그것들과 동일하다.
도 3은 도 1 및 도 2의 셀 어레이 블럭(100)에서 서브 셀 어레이들 SCA(0)∼ SCA(n) 중 어느 하나의 단위 셀 어레이 SCA(0)의 구성을 보다 상세하게 나타낸 회로도이다.
셀 어레이 블럭(100)에서 하나의 메인 비트라인 MBL에는 복수개의 서브 비트라인들 SBL이 상·하 방향으로 평행하게 대응되며, 한 번 동작에 하나의 서브 비트 라인 SBL과 선택적으로 연결된다. 도 3은 메인 비트라인 MBL<0>과 서브 셀 어레이 SCA(0)의 서브 비트라인 SBL<0>과의 연결을 나타낸다.
여기에서, 복수개의 서브 비트라인 선택신호 SBSW1 중 어느 하나만이 활성화되면 해당 NMOS 트랜지스터 N5가 턴온 된다. 그러므로, 메인 비트라인 MBL<0>의 로드가 한개의 서브 비트라인 수준으로 부담된다. 또한, 서브 비트라인 SBL<0>은 서브 비트라인 풀다운 신호 SBPD가 활성화됨으로써 NMOS 트랜지스터 N3가 턴온 되면 접지전압 레벨로 조정된다.
서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 풀업 신호 SBPU와 서브 비트라인 SBL<0> 사이의 신호 흐름을 조정하는 신호이다.
예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로 공급하고 서브 비트라인 선택신호 SBSW2를 활성화하여 NMOS 트랜지스터 N4를 턴온 시킴으로써, 서브 비트라인 SBL<0>에 높은 전압을 공급할 수 있게 된다. 그리고, 서브 비트라인 SBL(0)에는 복수개의 셀들이 연결된다.
NMOS 트랜지스터 N1은 접지전압단과 NMOS 트랜지스터 N2 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N2는 NMOS 트랜지스터 N1과 메인 비트라인 MBL<0> 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0>과 연결된다. NMOS 트랜지스터 N2는 메인 비트라인 풀다운 신호 MBPD가 활성화시 서브 비트라인 SBL<0>의 센싱전압을 전류로 변환시켜 메인 비 트라인 MBL<0>의 센싱전압을 유도한다.
예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL<0>의 전압이 높아지게 되고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL<0>의 전압 레벨을 많이 다운시킨다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL<0>의 전압이 낮아지고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL<0>의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에서 센싱전압의 레벨 차이가 발생하게 되고 이를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.
도 4는 셀 어레이 블럭(100)에 구비된 메인 비트라인들 및 메인 비트라인과 센스앰프부의 연결관계를 나타내는 구성도이다.
각 셀 어레이 블럭(100)에는 하나의 더미 메인 비트라인 DMBL과 복수개의 메인 비트라인들 MBL<0> ∼ MBL<m>이 수직방향으로 평행하게 구비된다.
센스앰프부(200)는 센싱전압 풀업 조정부(220)와 센스앰프 어레이(240)를 구비한다.
더미 메인 비트라인 DMBL은 센싱전압 풀업 조정부(220)와 연결되고, 메인 비트라인들 MBL<0> ∼ MBL<m>은 센스앰프 어레이(240)와 연결된다. 이때, 더미 메인 비트라인 DMBL과 메인 비트라인 MBL의 로드조건은 동일하게 구성된다(CDMBL ≒ CMBL).
센싱전압 풀업 조정부(210)와 더미 메인 비트라인 DMBL은 센싱동작 초기에 메인 비트라인 MBL의 전압이 전원전압 VCC가 풀업되지 않고 전원전압 VCC 보다 낮 은 특정 레벨(Vt: 이하, 센싱레벨 이라 함)까지만 풀업되도록 만들어 센싱시간을 줄여준다.
센스앰프 어레이(240)는 메인 비트라인 MBL의 센싱전압을 센싱하여 센싱된 리드 데이터를 컬럼선택신호에 따라 로컬 데이터버스(300)로 전송하고, 재저장을 위해 다시 메인 비트라인 MBL로 전송한다. 그리고, 센스앰프 어레이(240)는 로컬 데이터버스(300)를 통해 인가되는 라이트 데이터를 메인 비트라인 MBL로 전송한다.
도 5는 센스앰프 어레이(240) 및 데이터 버스의 구성을 보다 상세하게 나타내는 구성도이다.
센스앰프 어레이(240)는 메인 비트라인들 MBL<0> ∼ MBL<m>과 일대일 대응되는 복수개의 센스앰프 S/A<0> ∼ S/A<m>를 구비한다. 각 센스앰프 S/A<0> ∼ S/A<m>는 일측 입출력 단자가 메인 비트라인 MBL<0> ∼ MBL<m>과 연결되고 다른 일측 단자가 로컬 데이터버스(300)와 연결된다.
리드 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 메인 비트라인 MBL<0> ∼ MBL<m>의 센싱전압을 센싱한 후 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 센싱된 리드 데이터를 로컬 데이터버스(300)로 출력한다. 또한, 센스앰프 S/A<0> ∼ S/A<m>는 센싱된 리드 데이터를 다시 메인 비트라인 MBL로 전송하여 재저장한다.
라이트 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 로컬 데이터버스(300)로부터 인가되는 라이트 데이터를 메인 비트라인 BL<0> ∼ MBL<m>로 전송하여 기록되도록 한다. 이때, 하나의 컬럼선택신호 Yi<0> ∼ Yi<k>에 연결되는 센스앰프의 수는 한번의 컬럼선택으로 동시에 입력 또 는 출력되는 데이터수에 대응된다.
로컬 데이터버스(300)는 데이터버스 스위치(500)를 통해 글로벌 데이터버스(400)와 선택적으로 연결된다.
도 6은 도 4의 센싱전압 풀업 조정부(220)의 회로 구성을 나타내는 회로도이다.
센싱전압 풀업 조정부(220)는 더미 센싱전압 풀다운부(222), 풀업 제어부(224), 및 더미 센싱전압 풀업부(226)를 구비한다.
더미 센싱전압 풀다운부(222)는 센싱동작 시작시 메인 비트라인 풀다운 제어신호 MBLPD에 따라 더미 메인 비트라인 DMBL을 접지전압 레벨로 풀다운시킨다.
이러한 더미 센싱전압 풀다운부(222)는 더미 메인 비트라인 DMBL과 접지전압 VSS 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 제어신호 MBLPD를 인가받는 NMOS 트랜지스터 N6를 구비한다.
풀업 제어부(224)는 메인 비트라인 풀다운 제어신호 MBLPD와 더미 메인 비트라인 DMBL의 전압 크기에 따라 더미 메인 비트라인 DMBL과 메인 비트라인 MBL의 풀업을 제어한다. 즉, 풀업 제어부(224)는 메인 비트라인 풀다운 제어신호 MBLPD가 비활성화되고 더미 메인 비트라인 DMBL의 전압이 센싱레벨(Vt) 보다 작은 경우, 더미 메인 비트라인 DMBL과 메인 비트라인 MBL을 풀업시키기 위한 센싱전압 풀업신호 SVPU를 활성화시킨다. 다음에, 풀업 제어부(224)는 더미 메인 비트라인 DMBL의 전압이 센싱레벨(Vt) 보다 크게 되면, 센싱전압 풀업신호 SVPU를 비활성화시킨다.
이때, 풀업 제어부(224)는 센싱전압 풀업신호 SVPU가 비활성화 되더라도 더 미 메인 비트라인 DMBL을 전원전압 VCC 레벨까지 지속적으로 풀업시킴으로써 센싱전압 풀업신호 SVPU가 안정적으로 로우 레벨을 유지할 수 있도록 해준다.
이러한 풀업 제어부(224)는, 메인 비트라인 풀업제어신호 MBLPD와 더미 메인 비트라인 DMBL의 센싱전압을 노아 연산하는 노아게이트 NOR1, 노아게이트 NOR1의 출력신호를 반전시켜 출력하는 인버터 IV1, 인버터 IV1의 출력신호를 반전시켜 센싱전압 풀업신호 SVPU를 출력하는 인버터 IV2, 및 전원전압 VCC과 더미 메인 비트라인 DMBL 사이에 연결되고 게이트 단자로 센싱전압 풀업신호 SVPU를 인가받는 PMOS 트랜지스터 P1를 구비한다. 이때, NMOS 트랜지스터 N6의 사이즈는 PMOS 트랜지스터 P1의 사이즈보다 훨씬 크게 구비된다.
상술된 구조에서, 노아게이트 NOR1의 출력신호 즉 센싱전압 풀업신호 SVPU는 메인 비트라인 풀다운 제어신호 MBLPD가 비활성화된 상태에서 더미 메인 비트라인 DMBL의 센싱전압이 일정 레벨 이상으로 상승될 때 하이에서 로우로 천이되므로, 노아게이트 NOR1의 크기를 조절함으로써 센싱레벨(Vt)을 조절할 수 있게 된다.
더미 센싱전압 풀업부(226)는 센싱전압 풀업신호 SVPU가 활성화시 더미 메인 비트라인 DMBL을 풀업시킨다.
이러한 더미 센싱전압 풀업부(226)는 전원전압 VCC와 더미 메인 비트라인 DMBL 사이에 연결되고 게이트 단자로 센싱전압 풀업신호 SVPU를 인가받는 NMOS 트랜지스터 N7를 구비한다.
도 7은 도 5의 센스앰프 S/A<0> ∼ S/A<m>의 회로 구성을 나타낸 회로도이다.
각 센스앰프 S/A<0> ∼ S/A<m>는 센싱전압 풀업부(241), 센싱 로드부(242), 센싱전압 풀다운부(243), 싱글엔디드 앰프부(244), 데이터 래치부(245), 전압등가부(246), 라이트 구동부(247), 라이트 선택부(248) 및 리드 선택부(249)를 구비한다.
센싱전압 풀업부(241)는 센싱전압 풀업신호 SVPU가 활성화시 메인 비트라인 MBL을 풀업시킨다.
이러한 센싱전압 풀업부(241)는 전원전압 VCC와 메인 비트라인 MBL 사이에 연결되고 게이트 단자로 센싱전압 풀업신호 SVPU를 인가받는 NMOS 트랜지스터 N8을 구비한다.
센싱 로드부(242)는 메인 비트라인 MBL의 센싱 로드를 제어한다.
이러한 센싱 로드부(242)는 전원전압 VCC와 메인 비트라인 MBL 사이에 연결되고 게이트 단자로 센싱로드신호 LOAD를 인가받는 PMOS 트랜지스터 P2를 구비한다.
센싱전압 풀다운부(243)는 센싱동작 시작시 메인 비트라인 풀다운 제어신호 MBLPD에 따라 메인 비트라인 MBL을 접지전압 VSS 레벨로 풀다운시킨다.
이러한 센싱전압 풀다운부(243)는 메인 비트라인 MBL과 접지전압 VSS 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 제어신호 MBLPD를 인가받는 NMOS 트랜지스터 N9를 구비한다.
싱글엔디드 앰프부(244)는 센싱제어신호 SEN1, SEP1에 따라 활성화되어 메인 비트라인 MBL의 센싱전압을 센싱한다. 이때, 싱글엔디드 앰프부(244)는 메인 비트 라인 MBL의 센싱전압을 단일 입력으로 인가받아, 센싱전압이 센싱레벨 Vt보다 크면 로우 레벨의 신호를 출력하고 센싱전압이 센싱레벨 Vt보다 작으면 하이 레벨의 신호를 출력한다. 즉, 싱글엔디드 앰프부(244)의 로직 판정 전압은 센싱레벨(Vt)와 같도록 구성한다.
이러한 싱글엔디드 앰프부(244)는 전원전압 VCC와 노드 SL 사이에 직렬 연결된 PMOS 트랜지스터 P3, P4 및 노드 SL와 접지전압 VSS 사이에 직렬 연결된 NMOS 트랜지스터 N10, N11을 구비한다. 여기에서, PMOS 트랜지스터 P3의 게이트 단자 및 NMOS 트랜지스터 N11의 게이트 단자는 각각 센싱제어신호 SEP1 및 SEN1을 인가받으며, PMOS 트랜지스터 P4와 NMOS 트랜지스터 N10의 게이트 단자는 메인 비트라인 MBL에 공통 연결된다.
데이터 래치부(245)는 센싱제어신호 SEN2, SEP2에 따라 활성화되어 싱글엔디드 앰프부(244)의 출력신호(리드 데이터) 또는 로컬 데이터버스(300)를 통해 인가된 신호(라이트 데이터)를 저장한다.
이러한 데이터 래치부(245)는 크로스 커플된(Cross-Coupled) 래치회로를 구조를 갖는 PMOS 트랜지스터 P6, P7과 NMOS 트랜지스터 N12, N13, 그리고 센싱제어신호 SEP2 및 SEN2가 활성화시 래치회로를 활성화시키는 PMOS 트랜지스터 P5 및 NMOS 트랜지스터 N14를 구비한다.
전압등가부(246)는 센싱제어신호 SEN2 및 SEP2가 활성화되기 전에 데이터 래치부(245) 양단의 전압을 메인 비트라인 MBL의 전압과 같게 만든다.
이러한 전압등가부(246)는 메인 비트라인 MBL과 노드 SL 사이에 연결되어 제 어신호 SL_EQ, /SL_EQ 신호에 따라 온/오프 되는 전송게이트 T1 및 메인 비트라인 MBL과 노드 SLB 사이에 연결되어 제어신호 SLB_EQ, /SLB_EQ 신호에 따라 온/오프 되는 전송게이트 T2를 구비한다.
라이트 구동부(247)는 데이터 라이트시 또는 재저장시 라이트 제어신호 WDN 및 WDP에 따라 활성화되어 데이터 래치부(245)에 저장된 데이터를 메인 비트라인 MBL로 전송한다.
이러한 라이트 구동부(247)는 전원전압 VCC와 메인 비트라인 MBL 사이에 직렬 연결되는 PMOS 트랜지스터 P8, P9 및 메인 비트라인 MBL과 접지전압 VSS 사이에 연결되는 NMOS 트랜지스터 N15, N16를 구비한다. 여기에서, PMOS 트랜지스터 P8 및 NMOS 트랜지스터 N16의 게이트 단자에는 각각 라이트 제어신호 WDP 및 WDN이 인가되고, PMOS 트랜지스터 P9 및 NMOS 트랜지스터 N15의 게이트 단자는 노드 SLB에 공통 연결된다.
라이트 선택부(248)는 쓰기 컬럼선택신호 W_Yi<n>에 따라 로컬 데이터버스(300)로부터 인가된 라이트 데이터를 데이터 래치부(245)로 전송한다.
이러한 라이트 선택부(248)는 노드 SL과 입출력단자 IO 사이에 연결되고 게이트 단자가 쓰기컬럼선택신호 W_Yi<n>를 인가받는 NMOS 트랜지스터 N17 및 노드 SLB와 입출력단자 IOB 사이에 연결되고 게이트 단자가 쓰기컬럼선택신호 W_Yi<n>를 인가받는 NMOS 트랜지스터 N18을 구비한다.
리드 선택부(249)는 읽기 컬럼선택신호 R_Yi<n>에 따라 데이터 래치부(245)에 저장된 데이터를 로컬 데이터버스(300)로 전송한다.
이러한 리드 선택부(249)는 입출력노드 IO와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N19, N20 및 입출력노드 IOB와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N21, N22를 구비한다. 여기에서, NMOS 트랜지스터 N19, N21의 게이트 단자는 읽기컬럼선택신호 R_Yi<n>를 인가받으며, NMOS 트랜지스터 N20 및 N22의 게이트 단자는 각각 노드 SLB 및 노드 SL과 연결된다.
도 8은 본 발명에서 데이터 센싱시의 동작 파형을 나타내는 도면이다.
더미 센싱전압 풀다운부(222)에 의해 풀다운 된 더미 메인 비트라인 DMBL의 전압은 센싱전압 풀업신호 SVPU의 활성화로 센싱전압 풀어부(226)에 의해 점점 풀업된다. 이때, 더미 메인 비트라인 DMBL과 메인 비트라인들 MBL의 로드조건이 동일하므로, 메인 비트라인 MBL의 전압도 더비 메인 비트라인 DMBL과 동일하게 증가한다.
더미 메인 비트라인 DMBL의 전압이 센싱레벨(Vt)에 도달하면 노아게이트 NOR1에 의해 센싱전압 풀업신호 SVPU가 로우 레벨로 천이된다. 센싱전압 풀업신호 SVPU의 천이로 인해, 메인 비트라인 MBL의 전압은 상승을 멈추고 센싱레벨(Vt)로 셋 된다. 그러나, 더미 메인 비트라인 DMBL은 PMOS 트랜지스터 P1에 의해 전원전압 VCC까지 계속 상승하게 된다. 이처럼, 더미 메인 비트라인 DMBL의 전압을 계속 상승시킴으로써, 센싱전압 풀업신호 SVPU의 안정성을 확보하게 된다. 따라서, 이때부터 더미 메인 비트라인 DMBL과 메인 비트라인 MBL의 전압이 서로 달라지게 된다.
다음에, 셀의 워드라인 WL과 플레이트라인 PL이 활성화되어 셀 데이터가 서 브 비트라인 SBL에 실리게 되면, 메인 비트라인 MBL의 전압은 센싱레벨 전압을 중심으로 위 방향 또는 아래 방향으로 진행하게 된다. 즉, 셀 데이터가 하이이면, 메인 비트라인 MBL의 센싱전압은 아래쪽으로 향하게 되며, 셀 데이터가 로우이면, 메인 비트라인 MBL의 센싱전압은 위쪽으로 향하게 된다.
메인 비트라인 MBL의 센싱전압의 변화가 충분히 이루어지게 되면, 센싱제어신호 SEN1, SEP1을 활성화시켜 싱글엔디드 앰프(244)를 동작시켜 메인 비트라인 MBL의 센싱전압을 센싱한다. 이때, 싱글엔디드 앰프(244)의 로직 판정전압은 센싱레벨(Vt)과 동일하게 설정함으로써 충분한 센싱전압 마진을 확보할 수 있게 된다.
싱글엔디드 앰프(244)의 동작이 완료되면, 센싱제어신호 SEN2가 활성화되어 싱글엔디드 앰프(244)에 의해 센싱되어 증폭된 데이터는 데이터 래치부(245)에 저장된다. 저장된 데이터는 읽기 컬럼선택신호 R_Yi<n>에 따라 로컬 데이터버스 D, /D로 전송되고, 바로 라이트 제어신호 WDN, WDP의 활성화로 재저장 구간이 이어진다.
도 9는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.
먼저, t0 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다.
그리고, t0 구간에서 메인 비트라인 풀다운 제어신호 MBLPD가 활성화되면, 더미 메인 비트라인 DMBL 및 메인 비트라인 MBL이 동시에 풀다운 된다. 이때, 서브 비트라인 SBL도 서브 비트라인 풀다운 신호 SBPD의 활성화에 의해 풀다운 된다.
t1, t2 구간은 풀업 구간이다. t1 구간에서 메인 비트라인 풀다운 제어신호 MBLPD가 비활성화되면, 센싱전압 풀업신호 SVPU가 하이로 천이되어 더미 메인 비트라인 DMBL 및 메인 비트라인 MBL의 전압이 동일하게 상승된다. 이때, 더미 메인 비트라인 DMBL의 전압이 상승하여 센싱레벨 Vt에 도달하게 되면, 센싱전압 풀업신호 SVPU은 로우 레벨로 천이된다. 센싱전압 풀업신호 SVPU의 천이로 메인 비트라인 MBL의 전압은 더이상 풀업되지 않고 센싱레벨 Vt로 셋 된다. 그러나, 더미 메인 비트라인 DMBL의 전압은 PMOS 트랜지스터 P1에 의해 전원전압 VCC 수준까지 지속적으로 상승한다.
그리고, t2 구간에서 워드라인 WL이 인에이블 되고 서브 비트라인 풀다운 신호 SBPD가 로우로 디스에이블되도록 하여 셀의 저장 노드가 접지레벨로 초기화 되도록 한다. 이때, 워드라인 WL을 플레이트 라인 PL보다 일정시간 먼저 활성화시키는 것은 초기 동작시 셀 저장 노드의 상태를 안정시켜 센싱 마진을 향상시키기 위함이다.
t3, t4 구간은 센싱구간이다. t3 구간에서 플레이트 라인 PL이 펌핑전압 VPP 레벨로 활성화되고, 메인 비트라인 MBL에 셀 데이터가 인가된다. 그리고, 제어신호 SL_EQ 및 SLB_EQ가 센싱제어신호 SEN1, SEP1가 활성화되기 전에 활성화되어, 데이터 래치부(245)의 양단전압을 메인 비트라인 MBL과 동일하게 만들어 준다.
다음에, t4 구간에서 센싱제어신호 SEN1, SEP1가 하이로 활성화되면, 싱글엔디드 앰프(244)는 메인 비트라인 MBL의 데이터를 센싱한다. 센싱된 데이터는 t5 구간에서 제어신호 SEN2, SEP2의 활성화로 데이터 래치부(245)에 저장된다.
이어서, t5 구간 진입시 플레이트 라인 PL의 전압 레벨이 로오로 비활성화되고 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 활성화된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되어 서브 비트라인 SBL의 전압레벨이 접지레벨이 되어 메인 비트라인 MBL이 하이로 활성화된다.
다음에, t6 구간에서 서브 비트라인 풀업 신호 SBPU로서 고전압이 인가되고 서브 비트라인 선택신호 SBSW2가 펌핑되면 서브 비트라인 SBL의 전압 레벨은 펌핑레벨로 상승하게 된다. 이에 따라, 구동된 워드라인 WL에 연결된 모든 셀에 외부 데이터와 상관없이 하이 데이터가 라이트된다.(Hidden "1") 그리고, 로컬 데이터버스(300)를 통해 인가된 라이트 데이터는 라이트 컬럼선택신호 W_Yi<n>의 활성화로 데이터 래치부(34)에 저장된다.
t7 구간은 데이터 "0"을 라이트하는 구간이다. t7 구간에서 라이트 인에이블 신호 /WE 및 라이트 제어신호 WDN, WDP가 활성화되면, 데이터 래치부(245)에 저장된 데이터는 메인 비트라인 MBL로 전달된다. 그리고, 메인 비트라인 MBL의 데이터는 서브 비트라인 선택신호 SBSW1이 활성화되어 서브 비트라인 SBL로 전달된다. 이때, 서브 비트라인 SBL의 데이터가 하이이면 t6 구간에 라이트 되었던 데이터(Hidden "1")가 그대로 유지되며, 서브 비트라인 SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다.
도 10은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명 하기 위한 타이밍도이다.
리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 레벨을 유지한다.
t6 구간에서, 리드 컬럼선택신호 R_Yi<n>가 활성화되어 데이터 래치부(245)에 저장된 데이터가 로컬 데이터버스(300)로 전송된다.
센싱이 완료된 후, t7 구간에서 라이트 제어신호 WDN을 활성화시켜 데이터 래치부(245)에 저장된 데이터를 메인 비트라인 MBL로 전송한다. 이때, 라이트 컬럼선택신호 W_Yi<n>는 로우 레벨 상태로 유지시켜, 로컬 데이터버스(300)를 통해 입력되는 데이터를 셀에 기록하지 않고 데이터 래치부(245)에 저장된 리드 데이터를 다시 셀에 저장하는 재저장(restore)이 이루어진다.
삭제
재저장이 완료된 후에는, 워드라인 WL을 플레이트라인 PL 보다 일정시간 먼저 비활성화시킨다.
상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치는 데이터 센싱시 메인 비트라인의 풀업전압을 특정 센싱레벨로 조정한 후 셀 데이터에 따라 메인 비트라인의 센싱전압이 센싱레벨을 중심으로 상·하 방향으로 변화하고, 데이터 버스를 로컬 데이터버스와 글로벌 데이터버스로 나누어 센싱된 데이터를 전송함으로써 센싱속도 및 센싱마진을 향상시킬 수 있게 된다.

Claims (10)

  1. 메인 비트라인에 선택적으로 연결되는 복수개의 서브 비트라인을 구비하고, 상기 서브 비트라인의 센싱전압을 전류로 변환시켜 상기 메인 비트라인에 센싱전압을 유도하는 멀티 비트라인 구조의 셀 어레이와, 상기 메인 비트라인과 연결되는 더미 메인 비트라인을 구비하는 복수개의 셀 어레이 블럭;
    상기 더미 메인 비트라인의 전압 크기를 센싱레벨과 비교하여 상기 더미 메인 비트라인 및 상기 메인 비트라인의 풀업 전압을 조정하기 위한 센싱전압 풀업신호를 발생시키는 센싱전압 풀업 조정부;
    센싱동작 시작시 상기 센싱전압 풀업신호에 따라 상기 메인 비트라인의 전압을 상기 센싱 레벨까지 풀업시키고, 데이터 센싱 동작시 셀 데이터에 따라 변화된 상기 메인 비트라인의 센싱전압을 상기 센싱레벨과 비교하여 상기 셀 데이터를 센싱하는 복수개의 센스앰프 어레이;
    상기 복수개의 센스앰프 어레이에서 센싱된 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부; 및
    상기 복수개의 센스앰프 어레이와 상기 메인앰프부 사이를 연결시켜 리드 또는 라이트 되는 데이터를 전송하는 데이터 버스부를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 복수개의 센스앰프 어레이는
    상기 복수개의 셀 어레이 블럭과 일대일 대응되게 상기 복수개의 셀 어레이 블럭의 일측에 구비되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 데이터버스부는
    상기 복수개의 센스앰프 어레이와 일대일 대응되게 상기 복수개의 센스앰프 어레이의 다른 일측에 구비되며, 상기 복수개의 센스앰프 어레이에서 센싱된 데이터 및 상기 복수개의 셀 어레이 블럭에 라이트 될 데이터를 상기 복수개의 센스앰프 어레이로 전송하는 복수개의 로컬 데이터버스;
    상기 복수개의 로컬 데이터버스와 선택적으로 연결되어 상기 로컬 데이터버스와 상기 메인 앰프를 연결시키는 글로벌 데이터버스; 및
    상기 복수개의 로컬 데이터버스 중 하나와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
  4. 삭제
  5. 제 1항에 있어서, 상기 센싱전압 풀업 조정부는
    센싱동작 시작시 메인 비트라인 풀다운 제어신호에 따라 상기 더미 메인 비트라인의 전압을 풀다운시키는 더미 센싱전압 풀다운부;
    상기 메인 비트라인 풀다운 제어신호와 상기 더미 메인 비트라인의 전압 크기에 따라 상기 센싱전압 풀업신호를 발생시키는 풀업 제어부; 및
    상기 센싱전압 풀업신호가 활성화시 상기 더미 메인 비트라인을 풀업시키는 더미 센싱전압 풀업부를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 풀업 제어부는
    상기 메인 비트라인 풀다운 제어신호가 풀다운된 상태에서 상기 더미 메인 비트라인의 전압이 상기 센싱레벨보다 작은 경우 상기 센싱전압 풀업신호를 활성화시키고, 상기 더미 메인 비트라인의 전압이 상기 센싱레벨에 도달시 상기 센싱전압 풀업신호를 비활성화 시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 제 6항에 있어서, 상기 풀업 제어부는
    상기 센싱전압 풀업신호가 비활성화시 상기 더미 메인 비트라인의 전압을 전원전압 수준까지 풀업시키는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 1항에 있어서, 상기 복수개의 센스앰프 어레이는
    상기 메인 비트라인과 일대일 대응되며, 컬럼선택신호에 따라 상기 센싱된 셀 데이터를 상기 로컬 데이터버스로 전송하는 복수개의 센스앰프를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리.
  9. 제 8항에 있어서, 상기 복수개의 센스앰프 각각은
    상기 센싱전압 풀업신호가 활성화시 상기 메인 비트라인을 풀업시키는 센싱전압 풀업부;
    센싱동작 시작시 메인 비트라인 풀다운 제어신호에 따라 상기 메인 비트라인을 풀다운시키는 센싱전압 풀다운부;
    제 1 센싱제어신호에 따라 상기 메인 비트라인의 센싱전압을 상기 센싱레벨과 비교하여 상기 셀 데이터를 센싱하는 싱글엔디드 앰프부;
    제 2 센싱제어신호에 따라 상기 싱글엔디드 앰프부에서 센싱된 셀 데이터 또는 상기 로컬 데이터버스를 통해 인가되는 데이터를 저장하는 데이터 래치부;
    상기 제 2 센싱제어신호가 활성화되기 이전에, 상기 데이터 래치부의 양단 전압을 상기 메인 비트라인의 전압과 일치시키는 전압등가부;
    라이트 제어신호에 따라 상기 데이터 래치부에 저장된 데이터를 상기 메인 비트라인으로 전송하는 라이트 구동부;
    쓰기 컬럼선택신호에 따라 로컬 데이터버스로부터 인가되는 데이터를 상기 데이터 래치부로 전송하는 라이트 선택부; 및
    읽기 컬럼선택신호에 따라 상기 데이터 래치부에 저장된 데이터를 상기 로컬 데이터버스로 전송하는 리드 선택부를 구비하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 1항에 있어서, 상기 더미 메인 비트라인은
    상기 메인 비트라인과 동일한 로드조건을 갖는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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