CN114613401A - 存储器器件的控制电路 - Google Patents

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杨秀丽
李培乐
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及存储器器件的控制电路。一种电路包括：第一反相器、第二反相器、第一头部电路和第二头部电路。所述第一反相器被配置为将第一全局写入信号转换成发送到补码位线的第一本地写入信号。所述第二反相器被配置为将第二全局写入信号转换为发送到位线的第二本地写入信号。所述第一头部电路响应于写入使能信号和所述第二全局写入信号将所述第一反相器的电源端子与正参考电压源连接或断开。第二头部电路响应于写入使能信号和所述第一全局写入信号将所述第二反相器的电源端子与所述正参考电压源连接或断开。

Description

存储器器件的控制电路
技术领域
本公开涉及存储器器件的控制电路。
背景技术
电子设备和基于电子的***需要某种形式的高速存储器器件来存储和取回信息。随机存取存储器(RAM)是集成电路中常用的存储器。嵌入式RAM在高速通信、图像处理和片上***(SOC)应用中特别流行。RAM包含单独的存储器单元的阵列。用户可以对RAM的存储器单元执行读取和写入操作。RAM的典型示例是动态随机存取存储器(DRAM)，如本领域公知的。
发明内容
根据本公开的一个实施例，提供了一种用于控制存储器器件的电路，包括：第一反相器，被配置为将第一全局写入信号转换成发送到补码位线的第一本地写入信号；第二反相器，被配置为将第二全局写入信号转换为发送到位线的第二本地写入信号；第一头部电路，被配置为响应于写入使能信号和所述第二全局写入信号将所述第一反相器的电源端子与正参考电压源连接或断开；以及第二头部电路，被配置为响应于所述写入使能信号和所述第一全局写入信号将所述第二反相器的电源端子与所述正参考电压源连接或断开。
根据本公开的另一实施例，提供了一种用于控制存储器器件的电路，包括：第一反相器，被配置为将第一全局写入信号转换为第一本地写入信号；第二反相器，被配置为将第二全局写入信号转换为第二本地写入信号；选择电路，与所述第一反相器和所述第二反相器耦合，并且所述选择电路被配置为响应于选择信号将所述第一本地写入信号发送到补码位线并将所述第二本地写入信号发送到位线；以及解码器电路，与所述第一反相器、所述第二反相器和所述选择电路耦合，并且所述解码器电路被配置为生成所述选择信号，并且所述解码器电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
根据本公开的又一实施例，提供了一种用于控制存储器器件的方法，包括：通过第一反相器将第一全局写入信号转换为发送到补码位线的第一本地写入信号；通过第二反相器将第二全局写入信号转换为发送到位线的第二本地写入信号；以及在位写入掩码模式中，将所述第一反相器的电源端子与正参考电压源断开，并且将所述第二反相器的电源端子与所述正参考电压源断开。
附图说明
当与附图一起阅读时，根据以下详细描述将最好地理解本公开的各个方面。要注意的是，根据行业标准惯例，未按比例绘制各种特征。事实上，为了论述的清楚，可以任意增大或减小各种特征的尺寸。
图1是示出根据本公开的各种实施例的存储器器件的示意图。
图2是示出根据本公开的各种实施例的图1中的主I/O电路的示意图。
图3是示出根据本公开的各种实施例的图1中的本地I/O电路的示意图。
图4是示出根据本公开的各种实施例的图3中的本地I/O电路中的反相器和头部电路的示意图。
图5是示出根据本公开的各种实施例在图1中的存储器器件中生成的相关信号的信号波形。
图6是示出根据本公开的各种实施例的控制方法的流程图。
图7是示出根据本公开的各种实施例的另一存储器器件的示意图。
图8是示出根据本公开的各种实施例的图7中的本地I/O电路的示意图。
图9是示出根据本公开的各种实施例的在图7中的存储器器件中生成的相关信号的信号波形。
具体实施方式
以下公开提供了用于实现所提供的的主题的不同特征的许多不同实施例或示例。下面描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，而并不是要进行限制。例如，在下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单清晰的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
本说明书中使用的术语通常具有在本领域和使用每个术语的特定上下文中的普通含义。本说明书中示例的使用(包括本文所讨论的任何术语的示例)仅是说明性的，并且绝不限制本发明或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
应当理解的是，尽管术语“第一”、“第二”等在本文中可用于描述各种元素，但这些元素不应受到这些术语的限制。这些术语用于将一个元素与另一元素进行区分。例如，在不脱离实施例的范围的情况下，第一元素可以被称为第二元素，并且类似地，第二元素可以被称为第一元素。如本文所使用的，术语“和/或”包括一个或多个相关列表项的任何和所有组合。
如本文所用，术语“包含”、“包括”、“具有”、“含有”、“涉及”等应理解为开放式的，即表示包括但不限于。
说明书中对“一个实施例”、“实施例”或“一些实施例”的引用表示结合(一个或多个)实施例描述的特定特征、结构、实现方式或特性被包括在本公开的至少一个实施例中。因此，在说明书的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定都指同一实施例。此外，特定特征、结构、实现方式或特性可以在一个或多个实施例中以任何合适的方式组合。
图1是示出根据本公开的各种实施例的存储器器件100的示意图。在一些实施例中，存储器器件100用于将数字数据写入存储器阵列CA1中的位单元BC11～BCn3。这些数字数据可以存储在位单元BC11～BCn3中，并且可以由存储器器件100从存储器阵列CA1中的位单元BC11～BCn3读取或访问。
如图1所示，在一些实施例中，存储器阵列CA1可以包括沿n列和3行布置的多个位单元BC11～BCn3。为了说明目的，在图1中示出了三行，但本公开不限于此。同一列上的位单元连接到同一位线和同一补码(complement)位线。例如，同一列上的位单元BC11、BC12和BC13连接到位线BL1和补码位线BLB1；同一列上的位单元BCn1、BCn2和BCn3连接到位线BLm和补码位线BLBm。同一行上的位单元连接到同一字线。例如，同一行上的位单元BC11和BCn1连接到字线WL1；同一行上的位单元BC12和BCn2连接到字线WL2；同一行上的位单元BC13和BCn3连接到字线WL3。
如图1所示，存储器器件100包括主输入/输出(I/O)电路120和本地I/O电路140。在一些实施例中，主I/O电路120被配置为根据写入数据WD、位写入掩码信号BWEB和时钟信号CKD生成全局写入信号GW1和另一全局写入信号GW2。
如图1所示，本地I/O电路140包括写入驱动器142和选择电路144。本地I/O电路140的写入驱动器142被配置为根据全局写入信号GW1生成本地写入信号LW1，并且根据全局写入信号GW2生成另一本地写入信号LW2。选择电路144被配置为从存储器阵列CA1中选择一个目标列，将本地写入信号LW1发送到补码位线(BLB1～BLBn)，并且将本地写入信号LW2发送到目标列上的位线(BL1～BLn)。
例如，在存储器器件100的普通写入模式下，当写入数据是要写入位单元BC11中的逻辑“0”时，在一些实施例中，主I/O电路120可以生成低电平“L”的全局写入信号GW1，并且生成高电平“H”的全局写入信号GW2。因此，写入驱动器142生成处于高电平的本地写入信号LW1(响应于全局写入信号GW1)，并且生成处于低电平的本地写入信号LW2(响应于全局写入信号GW2)。由于写入数据是要写入位单元BC11中的逻辑“0”，所以选择信号YSEL1被设置为“H”电平，并且其他选择信号(例如，选择信号YSELn)被设置为“L”电平。选择电路144通过处于“H”电平的选择信号YSEL1来导通NMOS晶体管N1，以将本地写入信号LW1发送到补码位线BLB1，并且通过处于“H”电平的选择信号YSEL1来导通NMOS晶体管N2，以将本地写入信号LW2发送到位线BL1。同时，NMOS晶体管N3和N4通过处于“L”电平的选择信号YSELn而被关断。在这种情况下，字线WL1被激活，并且字线WL2～WL3被停用；根据处于“L”电平的位线BL1并且处于“H”电平的补码位线BLB1，位单元BC11被写入。
另一方面，在存储器器件100的普通写入模式下，当写入数据是要写入位单元BC11中的逻辑“1”时，在一些实施例中，主I/O电路120可以生成处于H/L电平的全局写入信号GW1和全局写入信号GW2。因此，写入驱动器142生成处于L/H电平的本地写入信号LW1和本地写入信号LW2。选择电路144将本地写入信号LW1发送到补码位线BLB1，并且将本地写入信号LW2发送到位线BL1。在这种情况下，字线WL1被激活，并且字线WL2～WL3被停用；根据位线BL1为“H”并且补码位线BLB1为“L”，位单元BC11被写入。
如在上述普通写入模式中所讨论的，可以将数据写入存储器器件100中的目标位单元中。当存储器器件100倾向于将一位数据写入一个目标位单元中时，需要将目标位单元周围的其他位单元从这些写入信号中掩蔽，否则一些写入信号可能影响这些非目标位单元。在一些实施例中，存储器器件100提供按位写入掩码的功能，其可以保护存储在位单元BC11～BCn3中的数据。关于如何实现按位写入掩码的更多细节将在下面的段落中讨论。
进一步参考图2、图3、图4和图5。图2是示出根据本公开的各种实施例的图1中的主I/O电路120的示意图。图3是示出根据本公开的各种实施例的图1中的本地I/O电路140的示意图。图4是示出根据本公开的各种实施例的图3中的本地I/O电路140中的反相器INV1和头部电路142a的示意图。图5是示出根据本公开的各种实施例的在图1中的存储器器件100中生成的相关信号的信号波形。相对于图1的实施例而言，为了便于理解，图2、图3、图4和图5中的相同元素被指定相同的附图标记。
如图2所示，在一些实施例中，主I/O电路120包括两个锁存器121和122、两个反相器123和124以及两个与门125和126。锁存器121接收写入数据WD并由时钟CKD触发。锁存器122接收位写入掩码信号BWEB并由时钟CKD触发。与门125根据锁存器写入数据WDT、反向位写入掩码信号BXEB和时钟CKD生成全局写入信号GW1。与门126根据反向锁存写入数据WDTB、反向位写入掩码信号BXEB和时钟CKD生成全局写入信号GW2。
如图3所示，本地I/O电路140中的写入驱动器142包括反相器INV1、另一反相器INV2、头部电路142a和另一头部电路142b。反相器INV1被配置为将全局写入信号GW1转换成本地写入信号LW1。反相器INV2被配置为将全局写入信号GW2转换为本地写入信号LW2。
在如图3所示的一些实施例中，头部电路142a耦合在反相器INV1的电源端子和正参考电压源VDD之间。头部电路142a被配置为响应于写入使能信号WE和全局写入信号GW2(通过反相器INV3进行反相之后)，将反相器INV1的电源端子与正参考电压源VDD连接或断开。如图3所示，头部电路142a包括两个PMOS晶体管P1和P2。晶体管P1耦合在正参考电压源VDD和反相器INV1的电源端子之间。PMOS晶体管P1的栅极端子由通过反相器INV3进行反相之后的全局写入信号GW2控制。PMOS晶体管P2耦合在正参考电压源VDD和反相器INV1的电源端子之间，并且与PMOS晶体管P1并联。PMOS晶体管P2的栅极端子由写入使能信号WE控制。
在如图3所示的一些实施例中，头部电路142b耦合在反相器INV1的电源端子和正参考电压源VDD之间。头部电路142b被配置为响应于写入使能信号WE和全局写入信号GW1(通过反相器INV4进行反相之后)，将反相器INV2的电源端子与正参考电压源VDD连接或断开。如图3所示，头部电路142b还包括两个PMOS晶体管P3和P4。晶体管P3耦合在正参考电压源VDD和反相器INV2的电源端子之间。PMOS晶体管P3的栅极端子由通过反相器INV4进行反相之后的全局写入信号GW1控制。PMOS晶体管P4耦合在正参考电压源VDD和反相器INV2的电源端子之间，并且与PMOS晶体管P3并联。PMOS晶体管P4的栅极端子由写入使能信号WE控制。
作为示例，在存储器器件100的普通写入模式下，参考图5所示的时间段M1a，将写入数据WD“1”写入位单元BC11中。在该示例中，位写入掩码信号被设置为“L”电平；反向位写入掩码信号BXEB被设置为“H”电平；锁存写入数据WDT被设置为“H”电平(根据写入数据WD“1”)；并且反向锁存写入数据WDTB被设置为“L”电平(根据写入数据WD“1”)。当时钟CKD的脉冲到达时，全局写入信号GW1通过图2中的与门125被设置为“H”电平(因为WDT＝H、BXEB＝H并且CKD＝H)，如图5所示的时间段M1a所示，并且全局写入信号GW2通过图2中的与门126被设置为“L”电平(因为WDTB＝L)，如图5所示的时间段M1a所示。
在普通写入模式下(其中，WD＝“1”，GW1＝H并且GW2＝L)，参考图5所示的时间段M1a，将写入使能信号WE设置为“H”电平，从而通过写入使能信号WE将PMOS晶体管P2和P4关断。通过由反相器INV3进行反相之后的全局写入信号GW2也将PMOS晶体管P1关断。通过由反相器INV4进行反相之后的全局写入信号GW1还将PMOS晶体管P3导通。由于头部电路142a中的PMOS晶体管P1和P2被关断，因此，头部电路142a将反相器INV1与正参考电压源VDD断开。参照图4，图4所示的反相器INV1是由PMOS晶体管P5和NMOS晶体管N5形成的CMOS反相器结构。在图4所示的CMOS反相器结构中形成的反相器INV1被示出为说明性示例。反相器INV1和INV2可以由任何等效的反相器结构形成。在这种情况下(其中，WD＝“1”，GW1＝H并且GW2＝L)，反相器INV1的电源端子与正参考电压源VDD断开，并且全局写入信号GW1导通反相器INV1中的NMOS晶体管N5，从而使本地写入信号LW1被拉低到地电平，如图5所示的时间段M1a所示。同时，头部电路142b将反相器INV2连接到正参考电压源VDD，使得反相器INV2将全局写入信号GW2(GW2＝L)转换成本地写入信号LW2(LW2＝H)，如图5所示的时间段M1a所示。在这种情况下，响应于WD＝“1”的普通写入模式，针对补码位线BLB1的本地写入信号LW1被设置为“L”电平，并且针对位线BL1的本地写入信号LW2被设置为“H”电平，如图5所示的时间段M1a所示。
另一方面，作为示例，在存储器器件100的普通写入模式下，参考图5所示的时间段M1b，将写入数据WD“0”写入位单元BC11中。当时钟CKD的脉冲到达时，通过与门125将全局写入信号GW1设置为“L”电平(因为WDT＝L)，如图5所示的时段M1b所示，并且通过与门126将全局写入信号GW2设置为“H”电平(因为WDTB＝H，BXEB＝H并且CKD＝H)，如图5所示的时段M1b所示。
在普通写入模式下(其中，WD＝“0”，GW1＝L并且GW2＝H)，参考图5所示的时段M1b，将写入使能信号WE设置为“H”电平，从而通过写入使能信号WE将PMOS晶体管P2和P4关断。通过由反相器INV4进行反相之后的全局写入信号GW1，将PMOS晶体管P3关断。通过由反相器INV3进行反相之后的全局写入信号GW2，将PMOS晶体管P1导通。头部电路142b将反相器INV2与正参考电压源VDD断开。可以通过反相器INV2中的内部晶体管(图中未示出)将本地写入信号LW2拉低(参考图4中的反相器INV1的NMOS N5)。同时，头部电路142a将反相器INV1连接到正参考电压源VDD，使得反相器INV1将全局写入信号GW1(GW1＝L)转换成本地写入信号LW1(LW1＝H)，如图5所示的时间段M1b所示。
在存储器器件100的位写入掩码模式中，参考图5中所示的时间段M2，将位写入掩码信号BWEB设置为“H”电平，并且将反向位写入掩码信号BXEB固定为“L”电平。因此，不管写入数据WD如何，全局写入信号GW1和GW2都被设置为“L”电平，如图5所示的时间段M2所示。在时间段M2期间，写入使能信号WE被设置为“H”电平，从而通过写入使能信号WE将PMOS晶体管P2和P4关断。通过由反相器INV3进行反相之后的全局写入信号GW2将PMOS晶体管P1关断。通过由反相器INV4进行反相之后的全局写入信号GW1将PMOS晶体管P3关断。在存储器器件100的位写入掩码模式下，头部电路142a将反相器INV1的电源端子与正参考电压源VDD断开，并且头部电路142b将反相器INV2的电源端子与正参考电压源VDD断开。进一步参考图4，全局写入信号GW1关断反相器INV1中的NMOS晶体管N5。在这种情况下，反相器INV1与正参考电压源VDD断开，并且本地写入信号LW1被配置为浮动状态或高阻抗状态(Hi-Z)，如图5的时间段M2所示。类似地，本地写入信号LW2配置为浮动状态或高阻抗状态(Hi-Z)，因为反相器INV2也与正参考电压源VDD断开。
基于上述实施例，在存储器器件100的位写入掩码模式下，主I/O电路120将全局写入信号GW1和GW2二者设置为“L”电平，并且写入驱动器142相应地将本地写入信号LW1和LW2二者设置为浮动状态或高阻抗状态(Hi-Z)。当通过选择电路144将本地写入信号LW1和LW2发送到一个补码位线BLB1和一个位线BL1时，处于浮动状态或高阻抗状态(Hi-Z)的本地写入信号LW1和LW2不会覆写或改变存储在与补码位线BLB1和位线BL1连接的一个位单元(例如，位单元BC11)中的位数据，使得存储器器件100能够提供用于保护位单元中的数据的位写入掩码功能。利用位写入掩码功能，存储在存储器器件100中的位单元中的位数据更加稳定且可靠。
在存储器器件100的读取模式或待机模式下，时钟信号CKD固定为“L”。因此，不管写入数据WD和位写入掩码信号BWEB如何，全局写入信号GW1和GW2二者都被设置为“L”电平，如图5所示的时间段M3所示。
在存储器器件100的读取模式或待机模式下，参考图5所示的时间段M3，将写入使能信号WE设置为“L”电平，因为存储器器件100当前不执行与写入相关的操作。通过写入使能信号WE(WE＝L)将PMOS晶体管P2和P4导通。头部电路142a将反相器INV1的电源端子连接到正参考电压源VDD，并且头部电路142b将反相器INV2的电源端子连接到正参考电压源VDD。在这种情况下，反相器INV1被激活，以将全局写入信号GW1(GW1＝L)转换为本地写入信号LW1(LW1＝H)，并且反相器INV2被激活，以将全局写入信号GW2(GW2＝L)转换为本地写入信号LW2(LW2＝H)。在存储器器件100的读取模式或待机模式期间，如图5的时间段M3所示，写入驱动器142能够将本地写入信号LW1和LW2的电压电平钳制为“H”电平。由于本地写入信号LW1和LW2的电压电平被钳制为“H”电平，因此在存储器器件100的读取模式或待机模式期间不消耗额外的开关功率。
要注意，图2中的实施例中的主I/O电路120根据相同的时钟信号CKD生成全局写入信号GW1和GW2。换句话说，全局写入信号GW1和GW2在与时钟信号CKD相关的同一时域中。在一些实施例中，写入使能信号WE也在与时钟信号CKD相关的同一时域中。在与时钟信号CKD相关的时域中，根据全局写入信号GW1/GW2和写入使能信号WE，在本地I/O电路140中切换上述实施例中的普通写入模式、位写入掩码模式、读取模式或待机模式。
在一些其他示例中，根据来自另一时域的另一控制信号(例如，位线均衡信号BLEQB)来执行位写入掩码功能，并且在本地时域中的控制信号(例如，全局写入信号GW1或GW2)与来自另一时域的控制信号(例如，BLEQB)之间可能出现信号竞赛问题。与来自其他时域的控制信号的这些示例相比，参考本地时域中的全局写入信号GW1/GW2和写入使能信号WE的主I/O电路120和本地I/O电路140可以避免信号竞赛问题，并且还可以避免由信号竞赛问题引起的瞬态开路电流(crowbar current)。
进一步参考图6。图6是示出根据本公开的各种实施例的控制方法200的流程图。在一些实施例中，图6中的控制方法200可以在如图1到图5中的实施例所示的存储器器件100上使用。如图6所示，执行操作S210以确定存储器器件100的操作模式。
如图1、图3和图6所示，当存储器器件100以普通写入模式操作时，执行操作S220以将反相器INV1或INV2的一个电源端子连接到正参考电压源VDD，并且将反相器INV1或INV2的另一电源端子与正参考电压源VDD断开。参考关于图5所示的时间段M1a或M1b的实施例，执行操作S221以通过反相器INV1将全局写入信号GW1转换为发送到补码位线BLB1～BLBn之一的本地写入信号LW1。参考关于图5所示的时间段M1a或M1b的实施例，执行操作S222以通过反相器INV2将全局写入信号GW2转换为发送到位线BL1～BLn之一的本地写入信号LW2。
如图1、图3和图6所示，当存储器器件100在位写入掩码模式下操作时，执行操作S230以将反相器INV1和INV2的电源端子都与正参考电压源VDD断开。参考关于图5所示的时间段M2的实施例，执行操作S231以将本地写入信号LW1和本地写入信号LW2设置为浮动状态或Hi-Z状态。
如图1、图3和图6所示，当存储器器件100在读取模式或待机模式下操作时，执行操作S240以将反相器INV1和INV2的电源端子都连接到正参考电压源VDD。参考关于图5所示的时间段M3的实施例，执行操作S241以通过反相器INV1将全局写入信号GW1转换为发送到补码位线BLB1～BLBn之一的本地写入信号LW1。参考关于图5所示的时间段M3的实施例，执行操作S242以通过反相器INV2将全局写入信号GW2转换为发送到位线BL1～BLn之一的本地写入信号LW2。
在上述实施例中，存储器器件100中的位写入掩码模式由耦合在写入驱动器142中的反相器INV1和正参考电压源VDD之间的头部电路142a、以及耦合在写入驱动器142中的反相器INV2和正参考电压源之间的头部电路142b来实现。
在一些其他实施例中，本公开不限于将头部电路实现于写入驱动器142中的反相器INV1/INV2，并且可以在用于控制选择电路144的解码器中实现类似的头部电路，以便实现包括普通写入模式、位写入掩码模式和读取/待机模式的操作模式。
图7是示出根据本公开的各种实施例的另一存储器器件300的示意图。在一些实施例中，存储器器件300用于将数字数据写入存储器阵列CA1中的位单元BC11～BCn3中。这些数字数据可以存储在位单元BC11～BCn3中，并且可以由存储器器件300从存储器阵列CA1中的位单元BC11～BCn3读取或访问。
如图7所示，在一些实施例中，存储器阵列CA1可以包括沿n列和3行布置的若干位单元BC11～BCn3。同一列上的位单元连接到同一位线和同一补码位线。例如，同一列上的位单元BC11、BC12和BC13连接到位线BL1和补码位线BLB1；同一列上的位单元BCn1、BCn2和BCn3连接到位线BLm和补码位线BLBm。同一行上的位单元连接到同一字线。例如，同一行上的位单元BC11和BCn1连接到字线WL1。为了说明目的，示出了图7所示的位单元BC11～BCn3沿着n列和3行布置的实施例。在一些其他实施例中，存储器阵列CA1可以包括不同的配置，例如不同数量的列和行。关于位单元的列和行的其他配置在本公开的范围内。
如图7所示，存储器器件300包括主输入/输出(I/O)电路320和本地I/O电路340。在一些实施例中，主I/O电路320被配置为根据写入数据WD、位写入掩码信号BWEB和时钟信号CKD生成全局写入信号GW1和另一全局写入信号GW2。图7中的主I/O电路320的表现和功能类似于图1和图2所示的上述实施例中的主I/O电路120。参考图1和图2所示的上述实施例中的主I/O电路120来理解关于主I/O电路320如何根据写入数据WD、位写入掩码信号BWEB和时钟信号CKD生成全局写入信号GW1和另一全局写入信号GW2的详细内容，并且这里不再重复。
如图7所示，本地I/O电路340包括写入驱动器342、选择电路344和解码器346。
在一些实施例中，本地I/O电路340的写入驱动器342被配置为根据全局写入信号GW1生成本地写入信号LW1，并且根据全局写入信号GW2生成另一本地写入信号LW2。选择电路344被配置为从存储器阵列CA1中选择一个目标列，将本地写入信号LW1发送到补码位线(BLB1～BLBn)，并且将本地写入信号LW2发送到目标列上的位线(BL1～BLn)。选择电路344由来自解码器346的选择信号YSEL1～YSELn控制。
在一些实施例中，解码器346被配置成根据解码信号YDEC[n-1:0]、本地写入信号LW1和本地写入信号LW2来生成选择信号YSEL1～YSELn。
例如，解码信号YDEC[n-1:0]可以是N位信号。解码器346可以根据来自解码信号YDEC[n-1:0]的一个位来生成选择信号YSEL1。例如，解码器346可以参考N位解码信号YDEC[n-1:0]的最低有效位(LSB)来生成选择信号YSEL1，并且解码器346可以参考N位解码信号YDEC[N-1:0]的最高有效位(MSB)来生成选择信号YSELn。在一些实施例中，解码器346生成选择信号YSEL1～YSELn还受本地写入信号LW1和本地写入信号LW2的电压电平的影响。
图8是示出根据本公开的各种实施例的图7中的本地I/O电路340的示意图。图9是示出根据本公开的各种实施例的在图7中的存储器器件300中生成的相关信号的信号波形。相对于图7的实施例而言，为了便于理解，图8和图9中的相同元素被指定相同的附图标记。
如图8所示，本地I/O电路140中的写入驱动器342包括反相器INV1和另一反相器INV2。反相器INV1被配置为将全局写入信号GW1转换为本地写入信号LW1。反相器INV2被配置为将全局写入信号GW2转换为本地写入信号LW2。如图8所示，选择电路344包括NMOS晶体管N3和NMOS晶体管N4。
注意，为了简洁起见，图8所示的选择电路344仅示出用于将本地写入信号LW1发送到补码位线BLB1的NMOS晶体管N3，以及用于将本地写入信号LW2发送到位线BL1的NMOS晶体管N4。然而，选择电路344包括用于将本地写入信号LW1发送到存储器阵列CA1中的不同补码位线(例如，BLBn)的另外的NMOS晶体管，以及用于将本地写入信号LW2发送到存储器阵列CA1中的不同位线(例如BLn)的另外的NMOS晶体管。本领域技术人员已知选择电路344的结构。为了简洁和清晰，在图8中示出了选择电路344相对于位线BL1和补码位线BLB1的部分结构。出于同样的原因，图8中所示的解码器346仅示出用于在选择电路344中生成与NMOS晶体管N3和N4(对于BL1、BLB1)有关的一个选择信号YSEL1的部分结构。在一些实施例中，解码器346包括如图8所示的用于向选择电路344生成其他选择信号(例如，YSELn)的重复结构。
如图8所示，在一些实施例中，解码器346根据本地写入信号LW1、本地写入信号LW2和一位解码信号YDEC[0]生成选择信号YSEL1。在一些实施例中，一位解码信号YDEC[0]是来自N位解码信号YDEC[N-1:0]的最低有效位。
如图8所示，解码器电路包括反相器INV3、另一反相器INV4、头部电路346a和拉低电路346b。反相器INV4接收一位解码信号YDEC[0]。反相器INV3的输入耦合到反相器INV4的输出。在一些实施例中，头部电路346a响应于本地写入信号LW1和本地写入信号LW2将反相器INV3的电源端子与正参考电压源VDD连接或断开。在如图8说明性地示出的一些实施例中，头部电路346a包括PMOS晶体管P1和另一PMOS晶体管P2。PMOS晶体管P1耦合在正参考电压源VDD和反相器INV3的电源端子之间。PMOS晶体管P1的栅极端子由本地写入信号LW1控制。PMOS晶体管P2耦合在正参考电压供应VDD和反相器INV3的电源端子之间。PMOS晶体管P2与晶体管P3并联连接。
在一些实施例中，拉低电路346b耦合在解码器电路346的输出端子和接地端子之间。解码器电路346的输出端子连接到选择电路344，以用于向选择电路344提供选择信号YSEL1。拉低电路346b被配置为响应于本地写入信号LW1和本地写入信号LW2而拉低选择信号YSEL1的电压电平。在如图8说明性地示出的一些实施例中，拉低电路346b包括NMOS晶体管N1和另一NMOS晶体管N2。NMOS晶体管N1耦合在解码器电路346的输出端子和接地端子之间。NMOS晶体管N1的栅极端子由本地写入信号LW1控制。NMOS晶体管N2也耦合在解码器电路346的输出端子和接地端子之间。NMOS晶体管N2在解码器电路346的输出端子和接地端子之间以级联结构与NMOS晶体管N1串联连接。NMOS晶体管N2的栅极端子由本地写入信号LW2控制。
为了说明，在存储器器件300的普通写入模式下，当写入数据是将被写入位单元BC11的逻辑“1”时(一位解码信号YDEC[0]＝1)，参考图9所示的时间段M1，主I/O电路320参考WD＝1、BWEB＝0并且CKD＝1，将全局写入信号GW1设置“H”电平并且将全局写入信号GW2设置为“L”电平。参考在图1和图2中的实施例中讨论的上述主I/O电路120来理解关于主I/O电路320的细节。在这种情况下，反相器INV1在将全局写入信号GW1转换为处于“L”电平的本地写入信号LW1，并且反相器INV2将全局写入信号GW2转换为处于“H”电平的本地写入信号LW2。由于本地写入信号LW1处于“L”电平，拉低电路346b中的NMOS晶体管N1被关断，使得拉低电路346b不会拉低选择信号YSEL1的电压电平。同时，由于本地写入信号LW1处于“L”电平，头部电路346a中的PMOS晶体管P1被导通，使得头部电路346a将反相器INV3的电源端子与正参考电压源VDD连接。在这种情况下，反相器INV4和反相器INV3正常工作，以根据一位解码信号YDEC[0]生成处于“H”电平的选择信号YSEL1。在这种情况下，在如图9所示的时间段M1所示的普通写入模式中，通过处于“H”电平的选择信号YSEL1将选择电路344中的晶体管N3和N4导通，使得处于“L”电平的本地写入信号LW1被发送到补码位线BLB1并且处于“H”电平的本地写入信号LW2被发送到位线BL1。
类似地，当写入数据是要写入位单元BC11的逻辑“0”时(一位解码信号YDEC[0]＝1)，具有相反电平的本地写入信号LW1和LW2(图9中未示出)和选择信号YSEL1也将被设置为“H”电平以完成普通写入模式的功能。
在存储器器件300的位写入掩码模式下，参考图9所示的时间段M2，不管写入数据WD如何，位写入掩码信号BWEB将被设置为“H”电平，并且全局写入信号GW1和GW2二者都将被主I/O电路320设置为“L”电平，如图5所示的时间段M2所示。在这种情况下，反相器INV1将全局写入信号GW1转换为处于“H”电平的本地写入信号LW1，并且反相器INV2将全局写入信号GW2转换为处于“H”电平的本地写入信号LW2。由于本地写入信号LW1和LW2二者都处于“H”电平，拉低电路346b中的NMOS晶体管N1和N2导通以拉低选择信号YSEL1的电压电平。同时，由于本地写入信号LW1和LW2二者都处于“H”电平，因此，头部电路346a中的PMOS晶体管P1和P2被关断，从而将反相器INV3的电源端子与正参考电压源VDD断开。在这种情况下，在如图9所示的时间段M2所示的位写入掩码模式下，将选择信号YSEL1固定为地电平，并且通过处于“L”电平的选择信号YSEL1将选择电路344中的晶体管N3和N4关断，使得本地写入信号LW1将不会被发送到补码位线BLB1，并且本地写入信号LW2将不会被发送到位线BL1。
基于上述实施例，在存储器器件300的位写入掩码模式下，将补码位线BLB1和位线BL1的电压电平设置为浮动状态或高阻抗状态(Hi-Z)。处于浮动状态或高阻抗状态(Hi-Z)的补码位线BLB1和位线BL1不会覆写或改变存储在一个位单元(例如，位单元BC11)中的位数据，使得存储器器件300能够提供用于保护位单元中的数据的位写入掩码功能。利用位写入掩码功能，存储在存储器器件300中的位单元中的位数据将更加稳定且可靠。
在存储器器件300的读取模式或待机模式下，时钟信号CKD将被固定在“L”。因此，不管写入数据WD和位写入掩码信号BWEB如何，全局写入信号GW1和GW2二者都将设置为“L”电平，如图9所示的时段M3所示。在这种情况下，反相器INV1将全局写入信号GW1转换为处于“H”电平的本地写入信号LW1，并且反相器INV2将全局写入信号GW2转换为处于“H”电平的本地写入信号LW2。由于本地写入信号LW1和LW2二者都处于“H”电平，拉低电路346b中的NMOS晶体管N1和N2导通以拉低选择信号YSEL1的电压电平。同时，由于本地写入信号LW1和LW2二者都处于“H”电平，因此，头部电路346a中的PMOS晶体管P1和P2被关断，从而将反相器INV3的电源端子与正参考电压源VDD断开。在这种情况下，在如图9所示的时间段M3所示的读取模式或待机模式下，将选择信号YSEL1固定为地电平，并且通过处于“L”电平的选择信号YSEL1将选择电路344中的晶体管N3和N4关断，使得本地写入信号LW1将不会被发送到补码位线BLB1，并且本地写入信号LW2将不会被发送到位线BL1。
基于上述实施例，解码器346是数据感知解码器，其参考与写入数据WD相关的本地写入信号LW1和本地写入信号LW2生成选择信号YSEL1～YSELn。
与关于存储器器件100的上述实施例类似，注意，存储器器件300的主I/O电路320、本地I/O电路340根据相同的时钟信号CKD生成全局写入信号GW1/GW2、本地写入信号LW1/LW2和选择信号YSEL1～YSELn。根据与时钟信号CKD相关的时域中的信号，在主I/O电路320、本地I/O电路340中切换上述实施例中的普通写入模式、位写入掩码模式、读取模式或待机模式。
在一些其他示例中，根据来自另一时域的另一控制信号(例如，位线均衡信号BLEQB)来执行位写入掩码功能，并且在本地时域中的控制信号(例如，全局写入信号GW1或GW2)与来自另一时域的控制信号(例如，BLEQB)之间可能出现信号竞赛问题。与来自其他时域的控制信号的这些示例相比，参考本地时域中的全局写入信号GW1/GW2的存储器器件300的本地I/O电路340可以避免信号竞赛问题，并且还可以避免由信号竞赛问题引起的瞬态开路电流。
在一些实施例中，一种电路包括：第一反相器、第二反相器、第一头部电路和第二头部电路。所述第一反相器被配置为将第一全局写入信号转换成发送到补码位线的第一本地写入信号。所述第二反相器被配置为将第二全局写入信号转换为发送到位线的第二本地写入信号。所述第一头部电路响应于写入使能信号和所述第二全局写入信号将所述第一反相器的电源端子与正参考电压源连接或断开。第二头部电路响应于写入使能信号和所述第一全局写入信号将所述第二反相器的电源端子与所述正参考电压源连接或断开。
在一些实施例中，所述第一头部电路包括第一晶体管和第二晶体管。所述第一晶体管耦合在所述正参考电压源和所述第一反相器的电源端子之间。所述第一晶体管的栅极端子由经反相后的所述第二全局写入信号控制。所述第二晶体管耦合在所述正参考电压源和所述第一反相器的电源端子之间并且与所述第一晶体管并联。所述第二晶体管的栅极端子由所述写入使能信号控制。所述第二头部电路包括第三晶体管和第四晶体管。所述第三晶体管耦合在所述正参考电压源和所述第二反相器的电源端子之间。所述第三晶体管的栅极端子由经反相后的所述第一全局写入信号控制。所述第四晶体管耦合在所述正参考电压源和所述第二反相器的电源端子之间并且与所述第三晶体管并联。所述第四晶体管的栅极端子由所述写入使能信号控制。
在一些实施例中，在位写入掩码模式中，所述第一头部电路中的所述第一晶体管和所述第二晶体管被关断，并且所述第二头部电路中的所述第三晶体管和所述第四晶体管被关断。
在一些实施例中，在所述位写入掩码模式中，所述第一本地写入信号和所述第二本地写入信号被配置为浮动状态或高阻抗状态。
在一些实施例中，在普通写入模式中，所述第一晶体管或所述第三晶体管中的一者被导通，并且所述第一晶体管或所述第三晶体管中的另一者被关断，所述第二晶体管和所述第四晶体管被关断。
在一些实施例中，在读取模式或待机模式中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管被导通。
在一些实施例中，在第一模式中，所述第一头部电路或所述第二头部电路中的一者被配置为将所述第一反相器或所述第二反相器的一个电源端子连接到所述正参考电压源，并且所述第一头部电路或所述第二头部电路中的另一者被配置为将所述第一反相器或所述第二反相器的另一电源端子与所述正参考电压源断开。在第二模式中，所述第一头部电路被配置为将所述第一反相器的电源端子与所述正参考电压源断开，并且所述第二头部电路被配置为将所述第二反相器的电源端子与所述正参考电压源断开。在第三模式中，所述第一头部电路被配置为将所述第一反相器的电源端子连接到所述正参考电压源，并且所述第二头部电路被配置为将所述第二反相器的电源端子连接到所述正参考电压源。
在一些实施例中，所述第一模式为普通写入模式，所述第二模式为位写入掩码模式，并且所述第三模式为读取模式或待机模式。
在一些实施例中，所述电路还包括主输入/输出电路。所述主输入/输出电路被配置为参考时钟信号生成所述第一全局写入信号和所述第二全局写入信号。所述第一全局写入信号和所述第二全局写入信号在参考所述时钟信号的同一时域中。
在一些实施例中，一种电路包括第一反相器、第二反相器、选择电路和解码器电路。所述第一反相器被配置为将第一全局写入信号转换为第一本地写入信号。所述第二反相器被配置为将第二全局写入信号转换为第二本地写入信号。所述选择电路与所述第一反相器和所述第二反相器耦合。所述选择电路被配置为响应于选择信号将所述第一本地写入信号发送到补码位线并将所述第二本地写入信号发送到位线。所述解码器电路与所述第一反相器、所述第二反相器和所述选择电路耦合。所述解码器电路被配置为生成所述选择信号，并且所述解码器电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
在一些实施例中，所述解码器电路包括拉低电路，所述拉低电路耦合在解码器电路的输出端子和接地端子之间。所述拉低电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
在一些实施例中，所述拉低电路包括第一晶体管和第二晶体管。所述第一晶体管耦合在所述解码器电路的所述输出端子和所述接地端子之间。所述第一晶体管的栅极端子由所述第一本地写入信号控制。所述第二晶体管耦合在所述解码器电路的所述输出端子和所述接地端子之间。所述第二晶体管与所述第一晶体管串联连接。所述第二晶体管的栅极端子由所述第二本地写入信号控制。
在一些实施例中，在位写入掩码模式中，所述第一晶体管和所述第二晶体管被配置为导通以将所述选择信号的电压电平拉低到所述接地端子。
在一些实施例中，所述解码器电路包括第三反相器和头部电路。所述第三反相器被配置为响应于解码位信号生成选择信号。所述头部电路被配置成响应于所述第一本地写入信号和所述第二本地写入信号来将所述第三反相器的电源端子与正参考电压源连接或断开。
在一些实施例中，所述头部电路包括第三晶体管和第四晶体管。所述第三晶体管耦合在所述正参考电压源和所述第三反相器的电源端子之间。所述第三晶体管的栅极端子由所述第一本地写入信号控制。所述第四晶体管耦合在所述正参考电压源和所述第三反相器的电源端子之间并与所述第三晶体管并联。所述第四晶体管的栅极端子由所述第二本地写入信号控制。
在一些实施例中，在位写入掩码模式中，所述第三晶体管和所述第四晶体管被关断，以将所述第三反相器的电源端子与正参考电压源断开。
在一些实施例中，一种方法包括：通过第一反相器将第一全局写入信号转换为发送到补码位线的第一本地写入信号；通过第二反相器将第二全局写入信号转换为发送到位线的第二本地写入信号；以及在位写入掩码模式中，将所述第一反相器的电源端子与正参考电压源断开，并且将所述第二反相器的电源端子与所述正参考电压源断开。
在一些实施例中，在所述位写入掩码模式中，所述第一本地写入信号和所述第二本地写入信号被配置为浮动状态或高阻抗状态。
在一些实施例中，所述方法还包括：在普通写入模式下，将所述第一反相器或所述第二反相器的一个电源端子连接到所述正参考电压源，并且将所述第一反相器或所述第二反相器的另一电源端子与所述正参考电压源断开。
在一些实施例中，所述方法还包括：在读取模式或待机模式中，将所述第一反相器的电源端子连接到所述正参考电压源，并且将所述第二反相器的电源端子连接到所述正参考电压源。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本公开的精神和范围，并且他们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换和更改。
示例1.一种用于控制存储器器件的电路，包括：第一反相器，被配置为将第一全局写入信号转换成发送到补码位线的第一本地写入信号；第二反相器，被配置为将第二全局写入信号转换为发送到位线的第二本地写入信号；第一头部电路，被配置为响应于写入使能信号和所述第二全局写入信号将所述第一反相器的电源端子与正参考电压源连接或断开；以及第二头部电路，被配置为响应于所述写入使能信号和所述第一全局写入信号将所述第二反相器的电源端子与所述正参考电压源连接或断开。
示例2.根据示例1所述的电路，其中，所述第一头部电路包括：第一晶体管，耦合在所述正参考电压源和所述第一反相器的电源端子之间，所述第一晶体管的栅极端子由经反相后的所述第二全局写入信号控制；以及第二晶体管，耦合在所述正参考电压源和所述第一反相器的电源端子之间并且与所述第一晶体管并联，所述第二晶体管的栅极端子由所述写入使能信号控制；其中，所述第二头部电路包括：第三晶体管，耦合在所述正参考电压源和所述第二反相器的电源端子之间，所述第三晶体管的栅极端子由经反相后的所述第一全局写入信号控制；以及第四晶体管，耦合在所述正参考电压源和所述第二反相器的电源端子之间并且与所述第三晶体管并联，所述第四晶体管的栅极端子由所述写入使能信号控制。
示例3.根据示例2所述的电路，其中，在位写入掩码模式中，所述第一头部电路中的所述第一晶体管和所述第二晶体管被关断，并且所述第二头部电路中的所述第三晶体管和所述第四晶体管被关断。
示例4.根据示例3所述的电路，其中，在所述位写入掩码模式中，所述第一本地写入信号和所述第二本地写入信号被配置为浮动状态或高阻抗状态。
示例5.根据示例2所述的电路，其中，在普通写入模式中，所述第一晶体管或所述第三晶体管中的一者被导通，并且所述第一晶体管或所述第三晶体管中的另一者被关断，所述第二晶体管和所述第四晶体管被关断。
示例6.根据示例2所述的电路，其中，在读取模式或待机模式中，所述第二晶体管和所述第四晶体管被导通。
示例7.根据示例1所述的电路，其中，在第一模式中，所述第一头部电路或所述第二头部电路中的一者被配置为将所述第一反相器或所述第二反相器的一个电源端子连接到所述正参考电压源，并且所述第一头部电路或所述第二头部电路中的另一者被配置为将所述第一反相器或所述第二反相器的另一电源端子与所述正参考电压源断开；在第二模式中，所述第一头部电路被配置为将所述第一反相器的电源端子与所述正参考电压源断开，并且所述第二头部电路被配置为将所述第二反相器的电源端子与所述正参考电压源断开；并且在第三模式中，所述第一头部电路被配置为将所述第一反相器的电源端子连接到所述正参考电压源，并且所述第二头部电路被配置为将所述第二反相器的电源端子连接到所述正参考电压源。
示例8.根据示例7所述的电路，其中，所述第一模式为普通写入模式，所述第二模式为位写入掩码模式，并且所述第三模式为读取模式或待机模式。
示例9.根据示例1所述的电路，还包括：主输入/输出电路，被配置为参考时钟信号生成所述第一全局写入信号和所述第二全局写入信号，其中，所述第一全局写入信号和所述第二全局写入信号在参考所述时钟信号的同一时域中。
示例10.一种用于控制存储器器件的电路，包括：第一反相器，被配置为将第一全局写入信号转换为第一本地写入信号；第二反相器，被配置为将第二全局写入信号转换为第二本地写入信号；选择电路，与所述第一反相器和所述第二反相器耦合，并且所述选择电路被配置为响应于选择信号将所述第一本地写入信号发送到补码位线并将所述第二本地写入信号发送到位线；以及解码器电路，与所述第一反相器、所述第二反相器和所述选择电路耦合，并且所述解码器电路被配置为生成所述选择信号，并且所述解码器电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
示例11.根据示例10所述的电路，其中，所述解码器电路包括：拉低电路，耦合在解码器电路的输出端子和接地端子之间，其中，所述拉低电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
示例12.根据示例11所述的电路，其中，所述拉低电路包括：第一晶体管，耦合在所述解码器电路的所述输出端子和所述接地端子之间，其中，所述第一晶体管的栅极端子由所述第一本地写入信号控制；以及第二晶体管，耦合在所述解码器电路的所述输出端子和所述接地端子之间，其中，所述第二晶体管与所述第一晶体管串联连接，所述第二晶体管的栅极端子由所述第二本地写入信号控制。
示例13.根据示例12所述的电路，其中，在位写入掩码模式中，所述第一晶体管和所述第二晶体管被配置为导通以将所述选择信号的电压电平拉低到所述接地端子。
示例14.根据示例10所述的电路，其中，所述解码器电路包括：第三反相器，被配置为响应于解码位信号生成所述选择信号；以及头部电路，被配置成响应于所述第一本地写入信号和所述第二本地写入信号来将所述第三反相器的电源端子与正参考电压源连接或断开。
示例15.根据示例14所述的电路，其中，所述头部电路包括：第三晶体管，耦合在所述正参考电压源和所述第三反相器的电源端子之间，所述第三晶体管的栅极端子由所述第一本地写入信号控制；以及第四晶体管，耦合在所述正参考电压源和所述第三反相器的电源端子之间并与所述第三晶体管并联，所述第四晶体管的栅极端子由所述第二本地写入信号控制。
示例16.根据示例15所述的电路，其中，在位写入掩码模式中，所述第三晶体管和所述第四晶体管被关断，以将所述第三反相器的电源端子与正参考电压源断开。
示例17.一种用于控制存储器器件的方法，包括：通过第一反相器将第一全局写入信号转换为发送到补码位线的第一本地写入信号；通过第二反相器将第二全局写入信号转换为发送到位线的第二本地写入信号；以及在位写入掩码模式中，将所述第一反相器的电源端子与正参考电压源断开，并且将所述第二反相器的电源端子与所述正参考电压源断开。
示例18.根据示例17所述的方法，其中，在所述位写入掩码模式中，所述第一本地写入信号和所述第二本地写入信号被配置为浮动状态或高阻抗状态。
示例19.根据示例17所述的方法，还包括：在普通写入模式下，将所述第一反相器或所述第二反相器的一个电源端子连接到所述正参考电压源，并且将所述第一反相器或所述第二反相器的另一电源端子与所述正参考电压源断开。
示例20.根据示例17所述的方法，还包括：在读取模式或待机模式中，将所述第一反相器的电源端子连接到所述正参考电压源，并且将所述第二反相器的电源端子连接到所述正参考电压源。

Claims (10)

1.一种用于控制存储器器件的电路，包括：
第一反相器，被配置为将第一全局写入信号转换成发送到补码位线的第一本地写入信号；
第二反相器，被配置为将第二全局写入信号转换为发送到位线的第二本地写入信号；
第一头部电路，被配置为响应于写入使能信号和所述第二全局写入信号将所述第一反相器的电源端子与正参考电压源连接或断开；以及
第二头部电路，被配置为响应于所述写入使能信号和所述第一全局写入信号将所述第二反相器的电源端子与所述正参考电压源连接或断开。
2.根据权利要求1所述的电路，其中，所述第一头部电路包括：
第一晶体管，耦合在所述正参考电压源和所述第一反相器的电源端子之间，所述第一晶体管的栅极端子由经反相后的所述第二全局写入信号控制；以及
第二晶体管，耦合在所述正参考电压源和所述第一反相器的电源端子之间并且与所述第一晶体管并联，所述第二晶体管的栅极端子由所述写入使能信号控制；
其中，所述第二头部电路包括：
第三晶体管，耦合在所述正参考电压源和所述第二反相器的电源端子之间，所述第三晶体管的栅极端子由经反相后的所述第一全局写入信号控制；以及
第四晶体管，耦合在所述正参考电压源和所述第二反相器的电源端子之间并且与所述第三晶体管并联，所述第四晶体管的栅极端子由所述写入使能信号控制。
3.根据权利要求2所述的电路，其中，在位写入掩码模式中，所述第一头部电路中的所述第一晶体管和所述第二晶体管被关断，并且所述第二头部电路中的所述第三晶体管和所述第四晶体管被关断。
4.根据权利要求3所述的电路，其中，在所述位写入掩码模式中，所述第一本地写入信号和所述第二本地写入信号被配置为浮动状态或高阻抗状态。
5.根据权利要求2所述的电路，其中，在普通写入模式中，所述第一晶体管或所述第三晶体管中的一者被导通，并且所述第一晶体管或所述第三晶体管中的另一者被关断，所述第二晶体管和所述第四晶体管被关断。
6.根据权利要求2所述的电路，其中，在读取模式或待机模式中，所述第二晶体管和所述第四晶体管被导通。
7.根据权利要求1所述的电路，其中，
在第一模式中，所述第一头部电路或所述第二头部电路中的一者被配置为将所述第一反相器或所述第二反相器的一个电源端子连接到所述正参考电压源，并且所述第一头部电路或所述第二头部电路中的另一者被配置为将所述第一反相器或所述第二反相器的另一电源端子与所述正参考电压源断开；
在第二模式中，所述第一头部电路被配置为将所述第一反相器的电源端子与所述正参考电压源断开，并且所述第二头部电路被配置为将所述第二反相器的电源端子与所述正参考电压源断开；并且
在第三模式中，所述第一头部电路被配置为将所述第一反相器的电源端子连接到所述正参考电压源，并且所述第二头部电路被配置为将所述第二反相器的电源端子连接到所述正参考电压源。
8.根据权利要求7所述的电路，其中，所述第一模式为普通写入模式，所述第二模式为位写入掩码模式，并且所述第三模式为读取模式或待机模式。
9.一种用于控制存储器器件的电路，包括：
第一反相器，被配置为将第一全局写入信号转换为第一本地写入信号；
第二反相器，被配置为将第二全局写入信号转换为第二本地写入信号；
选择电路，与所述第一反相器和所述第二反相器耦合，并且所述选择电路被配置为响应于选择信号将所述第一本地写入信号发送到补码位线并将所述第二本地写入信号发送到位线；以及
解码器电路，与所述第一反相器、所述第二反相器和所述选择电路耦合，并且所述解码器电路被配置为生成所述选择信号，并且所述解码器电路被配置为响应于所述第一本地写入信号和所述第二本地写入信号来拉低所述选择信号的电压电平。
10.一种用于控制存储器器件的方法，包括：
通过第一反相器将第一全局写入信号转换为发送到补码位线的第一本地写入信号；
通过第二反相器将第二全局写入信号转换为发送到位线的第二本地写入信号；以及
在位写入掩码模式中，将所述第一反相器的电源端子与正参考电压源断开，并且将所述第二反相器的电源端子与所述正参考电压源断开。
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