JP4452529B2 - タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法 - Google Patents
タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法 Download PDFInfo
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Description
さらに、上記のように構成して本発明による不揮発性強誘電体メモリ装置において、前記リード/ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で共通データバス部をプルアップさせるバスプルアップ部、リードロック制御信号に応答しリードデータを選択的に出力するリードバススイッチ部、ライトロック制御信号に応答しデータバッファバス部から印加される入力データを選択的に出力するデータ入力スイッチ部、リードデータ及び入力データを格納するデータラッチ部、ライトイネーブル信号に応答しデータラッチ部に格納されたリードデータ又は入力データを共通データバス部に出力するライトバススイッチ部、及び出力イネーブル信号に応答し、データラッチ部に格納されたリードデータをデータバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする。
示している。
200 データバッファバス部
300 リード/ライトデータレジスタアレイ部
310 バスプルアップ部
320 リードバススイッチ部
330 データラッチ部
340 データ入力スイッチ部
350 ライトバススイッチ部
360 データ出力スイッチ部
400 上部セルアレイブロック
402 下部セルアレイブロック
410 メインビットラインプルアップ制御部
420 複数のサブセルアレイ
430 ライトスイッチ部
440 センスアンプアレイ部
441 レベルセンシング部
442 センシングバッファ部
443 センシング出力部
500 共通データバス部
Claims (19)
- 不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でセルデータのセンシング電圧をロジックしきい値電圧を基準に増幅して出力する複数のセルアレイブロック、
リードロック制御信号の活性化時に前記複数のセルアレイブロックから印加されるリードデータを格納し、ライトロック制御信号の活性化時に前記複数のセルアレイブロックにライトされる前記リードデータ又は入力データを格納するリード/ライトデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記リード/ライトデータレジスタアレイ部との間で前記リードデータ又は前記入力データを互いに交換する共通データバス部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数のセルアレイブロックは、前記共通データバス部と共通に連結され、前記共通データバス部の上部に配置された複数の上部セルアレイブロック、及び 前記共通データバス部と共通に連結され、前記共通データバス部の下部に配置された複数の下部セルアレイブロックを備えることを特徴とする請求項1に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数のセルアレイブロックのそれぞれは、メインビットラインプルアップ制御信号の状態に従いメインビットラインをプルアップさせるメインビットラインプルアップ制御部、
前記不揮発性強誘電体メモリを備える複数のサブセルアレイ、
ライトスイッチ制御信号の状態に従い前記メインビットラインと前記共通データバス部を選択的に連結するライトスイッチ部、及び
一定時間軸上で前記ロジックしきい値電圧の臨界値を利用して前記セルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とする請求項1に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記ライトスイッチ部は、前記メインビットラインと接地電圧端との間に直列連結され、それぞれ前記共通データバス部の出力信号及び前記ライトスイッチ制御信号の状態に従い選択的にスイッチングされる第1及び第2のNMOSトランジスタを備えることを特徴とする請求項3に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
- 前記センスアンプアレイ部は、センシングイネーブル信号のイネーブル時に前記メインビットラインのセンシング電圧と前記臨界値を比べ、前記メインビットラインのセルデータのセンシング電圧レベルを増幅するレベルセンシング部、
前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に、前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項3に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記レベルセンシング部は、前記センシングイネーブル信号のイネーブル時に第1のノードにグラウンド電圧を出力する第1の駆動素子、
前記メインビットラインの電圧により前記第1のノードに印加される電流の量を制御する第2の駆動素子、
前記第1のノードの電圧レベルに従い前記メインビットラインに供給される電流の量を制御する第3の駆動素子、及び
前記第1のノードに一定の電流を供給する第4の駆動素子を備えることを特徴とする請求項5に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記センシングバッファ部は、前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングする複数のインバータチェーンを備えることを特徴とする請求項5に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。
- 前記センシング出力部は、前記センシング出力イネーブル信号のイネーブル時にグラウンド電圧を出力する第5の駆動素子、及び
前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決める第6の駆動素子を備えることを特徴とする請求項5に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記リード/ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
前記リードロック制御信号に応答し前記共通データバス部から印加される前記リードデータを選択的に出力するリードバススイッチ部、
前記ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする請求項1に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記リードバススイッチ部は、前記リードロック制御信号の状態に従い前記リードデータを選択的に出力する第1の伝送ゲート、及び
前記リードロック制御信号の状態に従い、前記データラッチ部に前記リードデータを選択的に出力する第2の伝送ゲートを備えることを特徴とする請求項9に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記データ入力スイッチ部は、前記ライトロック制御信号の状態に従い前記入力データを選択的に出力する第3の伝送ゲート、及び
前記ライトロック制御信号の状態に従い、前記データラッチ部に前記入力データを選択的に出力する第4の伝送ゲートを備えることを特徴とする請求項9に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記ライトバススイッチ部は、前記データラッチ部の出力信号を一定時間のあいだ遅延する遅延部、及び
前記ライトイネーブル信号の状態に従い、前記遅延部の出力信号を前記共通データバス部に選択的に出力する第5の伝送ゲートを備えることを特徴とする請求項9に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 複数のセルアレイブロック、
前記複数のセルアレイブロックと共通に連結された共通データバス部、及び
前記共通データバス部を介し前記複数のセルアレイブロックから印加されるリードデータを格納し、複数のセルアレイブロックにライトされる入力データを格納するリード/ライトデータレジスタアレイ部を備え、
前記複数のセルアレイブロックは、レファレンスタイミングストローブ区間にて一定時間軸上でセルデータのセルフセンシング電圧を変換し、ロジックしきい値電圧の臨界値を利用して前記セルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記センスアンプアレイ部は、センシングイネーブル信号のイネーブル時にメインビットラインのセンシング電圧が前記臨界値以下の場合、前記セルデータハイのセンシング電圧レベルを増幅するレベルセンシング部、
前記ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に、前記センシングバッファ部の出力電圧に従い前記共通データバス部の電圧レベルを決めるセンシング出力部を備えることを特徴とする請求項13に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 前記リード/ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
リードロック制御信号に応答し前記共通データバス部から印加される前記リードデータを選択的に出力するリードバススイッチ部、
ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備えることを特徴とする請求項13に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 複数のセルアレイブロック、
前記複数のセルアレイブロックと共通に連結された共通データバス部、及び
前記共通データバス部を介し前記複数のセルアレイブロックから印加されるリードデータを格納し、前記複数のセルアレイブロックにライトされる入力データを格納するリード/ライトデータレジスタアレイ部を備え、
前記リード/ライトデータレジスタアレイ部は、バスプルアップ制御信号に応答し初期状態で前記共通データバス部をプルアップさせるバスプルアップ部、
リードロック制御信号に応答し前記リードデータを選択的に出力するリードバススイッチ部、
ライトロック制御信号に応答しデータバッファバス部から印加される前記入力データを選択的に出力するデータ入力スイッチ部、
前記リードデータ及び前記入力データを格納するデータラッチ部、
ライトイネーブル信号に応答し前記データラッチ部に格納された前記リードデータ又は入力データを前記共通データバス部に出力するライトバススイッチ部、及び
出力イネーブル信号に応答し、前記データラッチ部に格納されたリードデータを前記データバッファバス部に出力するデータ出力スイッチ部を備え、
前記複数のセルアレイブロックは、それぞれレファレンスタイミングストローブ区間でセルデータのセルフセンシング電圧を変換し、ロジックしきい値電圧の臨界値を利用してセルデータの電圧レベルを増幅するセンスアンプアレイ部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - 複数のセルアレイブロックを共通に連結する共通データバス部を介し、前記セルアレイブロックにリード/ライトされるデータを格納するリード/ライトレジスタアレイ部を備える不揮発性強誘電体メモリ装置において、
センシングイネーブル信号のイネーブル時にメインビットラインのセンシング電圧がロジックしきい値電圧の臨界値以下の場合、前記メインビットラインのセルデータハイのセンシング電圧レベルを増幅するレベルセンシング部、
ロジックしきい値電圧を基準に前記レベルセンシング部の出力電圧をバッファリングするセンシングバッファ部、及び
センシング出力イネーブル信号のイネーブル時に前記センシングバッファ部の出力電圧に従い、前記共通データバス部を介して前記セルアレイブロックの各不揮発性強誘電体メモリからリードされたリードデータの電圧レベルを決めるセンシング出力部を備えることを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置。 - サブビットラインとメインビットラインを含む複数のセルアレイブロックと、前記複数のセルアレイブロックと共通に連結された共通データバス部を介し、前記複数のセルアレイブロックにリード/ライトされるデータを格納するリード/ライトデータレジスタアレイ部を備えるタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法において、
前記複数のセルアレイブロックのメインビットラインから印加されるセルデータの電圧レベルをセンシングする段階、
前記セルデータの電圧レベルがセンシング感知臨界電圧以下に達すると、ロジックしきい値電圧の臨界値を利用して前記セルデータの電圧レベルを増幅して前記共通データバス部に増幅電圧を出力する段階、及び
レファレンスタイミングストローブ区間のあいだ一定時間軸上で前記増幅電圧の電圧レベルをセンシングし、センシングされたレベルに従い有効なセルデータの値を格納する段階を含むことを特徴とするタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法。 - 前記セルデータがハイデータの場合、ローデータより一定時間先に前記センシング感知臨界電圧に達することを特徴とする請求項18に記載のタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ制御方法。
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Cited By (2)
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