KR100259577B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 워드 라인과 비트 라인을 갖는 다수개의 메모리 셀이 배열되어 이루어진 메모리 셀 어레이와, 로우 어드레스를 디코딩한 다음 이를 통하여 상기 메모리 셀 어레이의 임의의 워드 라인을 선택적으로 활성화 시키는 로우 디코더와, 상기 활성화된 워드 라인에 연결되어 있는 메모리 셀의 데이타가 비트 라인에 인가되면 이를 검출하여 증폭하는 센스 앰프와, 선행 워드 라인에 연결된 메모리 셀에서 인출된 데이타가 상기 센스 앰프를 통하여 저장되는 제1래치와, 후속 워드 라인에 연결된 메모리 셀에서 인출된 데이타가 상기 센스 앰프를 통하여 저장되는 제2래치와, 상기 센스 앰프와 상기 제1래치 또는 상기 센스 앰프와 상기 제2래치 사이의 데이타 경로를 제어하는 스위칭 블록과, 상기 제1래치 또는 상기 제2래치에 저장된 데이타를 선택적으로 출력하여 데이타 버스에 인가되도록 하는 컬럼 디코더와, 데이타 버스에 인가된 데이타를 증폭한 다음 데이타 출력 버퍼로 전달하는 데이타 버스 센스 앰프를 포함하여 이루어져서, 선행 워드 라인으로부터의 데이타 출력 동작과 후속 워드 라인으로부터의 데이타 출력 동작 사이에 발생하는 시간차를 감소시켜서 전체적인 데이타 출력 속도를 크게 향상시키는 효과를 제공한다.

Description

반도체 메모리
본 발명은 반도체 메모리에 관한 것으로, 특히 데이타 출력 속도를 향상시킨 반도체 메모리에 관한 것이다.
일반적으로 컴퓨터 시스템이나 기타 프로그램 구동 방식의 시스템에서 필수적으로 사용되는 반도체 메모리는 그 종류가 다양하다. 그 중에서 디램(DRAM)이나 에스램(SRAM)은 가장 일반화된 기억 장치인데, 에스램은 속도가 빠른 대신 집적도가 낮고 가격이 비싸기 때문에 일반 퍼스널 컴퓨터 등에서는 비교적 속도가 느리고 저가인 디램을 채용하고 있다
도1은 종래의 반도체 메모리 셀 어레이와 그 주변 회로의 구성을 나타낸 블록도이며, 특히 디램(DRAM)의 경우를 나타낸 것이다.
로우 디코더(11)에서는 로우 어드레스를 디코딩한 다음 이를 통하여 메모리 셀 어레이(12)의 워드 라인들을 선택적으로 활성화시킨다.
메모리 셀 어레이(12)의 임의의 워드 라인이 활성화되면, 컬럼 디코더(14)에서는 컬럼 어드레스를 디코딩한 다음 이를 통하여 소정의 비트 라인을 선택하여 활성화 된 워드 라인에 연결되어 있는 메모리 셀의 데이타를 센스 앰프(sense amplifier ; 13)를 통하여 순차적으로 센싱 및 증폭한 다음 데이타 버스 센스 앰프(15)를 통하여 데이타 출력 버퍼로 전달된다.
도2는 위에 언급한 메모리 셀 어레이(12)를 구성하는 단위 메모리 셀을 나타낸 회로도로서, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 가장 일반적인 구성을 나타내었다.
도2에 나타낸 바와 같이, 단위 메모리 셀(MC1)은 엔모스 트랜지스터(Q1)의 드레인과 접지(VSS) 사이에는 캐패시터(C1)가 연결되며, 또 엔모스 트랜지스터(Q1)의 소스는 비트 라인(BIT)에 연결되며 게이트는 워드 라인(WLn)에 연결된다.
또한 이와 같은 단위 메모리 셀(MC1)과 더불어 엔모스 트랜지스터(Q2)와 캐패시터(C2)로 구성된 또 다른 단위 메모리 셀(MC2)이 워드 라인(WLn+1)과 비트 라인(/BIT)에 연결된다.
따라서 전술한 바와 같이 워드 라인(WLn)이 활성화되면 엔모스 트랜지스터(Q1)가 턴 온 되고, 워드 라인(WLn+1)이 활성화되면 엔모스 트랜지스터(Q2)가 턴온 된다.
캐패시터(C1)(C2)는 데이타의 논리 값에 따라 전하가 층전되거나, 아니면 방전된 상태로 되며, 읽기 모드에서 워드 라인(WLn)(WLn+1)이 활성화되면 충전되어 있는 데이타가 턴 온된 엔모스 트랜지스터(Q1)(Q2)를 통하여 방전되어 비트 라인(BIT)(/BIT)에 인가되며, 따라서 비트 라인(BIT)(/BIT)의 전압은 변화된다.
이와 같은 두 개의 비트 라인(BIT)(/BIT)은 모두 VCC/2의 전압으로 프리차지(precharge)되어 있으며, 메모리 셀(MC1)(MC2)의 엔모스 트랜지스터(Q1)(Q2)가 턴 온 되어 캐패시터(C1)(C2)의 데이타가 각각의 비트 라인(BIT)(/BIT)에 인가되면, 센스 앰프는 이와 같은 두 개의 비트 라인(BIT)(/BIT)의 전압차를 비교하여 증폭하는 것이다.
이와 같은 종래의 반도체 메모리의 데이타 읽기 동작을 도1 내지 도3을 참조하여 상세히 설명하면 다음과 같다.
도1과 도2는 전술한 바와 같고, 도3은 종래의 반도체 메모리의 읽기 동작을 나타낸 타이밍 차트로서 메모리 셀에 "0"의 데이타가 저장되어 있는 경우를 예로 들었다.
먼저 도3(1)은 로우 어드레스 스트로브 신호(row address strobe, 이하 /RAS라 칭함), 도3(2)는 컬럼 어드레스 스트로브 신호(column address strobe, 이하/CAS라 칭함), 도3(3)은 쓰기 인에이블 신호(write enable, 이하 /WE라 칭함), 도3(4)는 워드 라인의 전압, 도3(5)는 비트 라인 쌍(BIT, /BIT)의 전압, 도3(6)은 컬럼 디코더에서 출력되는 비트 라인 선택 신호(CD)이다.
로우 어드레스 스트로브 신호(/RAS)는 로우 어드레스가 입력되었음을 알리는 신호이며, 컬럼 어드레스 스트로브 신호(/CAS)는 컬럼 어드레스가 입력되었음을 알리는 신호이다.
쓰기 동작 인에이블 신호(/WE)는 메모리의 읽기 동작과 쓰기 동작을 결정하는 신호로서 쓰기 동작 인에이블 신호(/WE)가 로우 레벨인 경우에는 쓰기 동작이 이루어지고 하이 레벨인 경우에는 읽기 동작이 이루어진다.
도3에서 시점(t0)은 대기 상태로서, 워드 라인의 전압은 로우 레벨이고, 도 2의 메모리 셀 구조에 나타낸 두 개의 비트 라인(BIT)(/BIT)이 전술한 바와 같이 전원 전압(VCC)의 절반(즉, VCC/2)에 해당하는 전위로 프리차지 되어 있다.
다음으로 시점(t1)에서는 도2의 두 개의 비트 라인(BIT)(/BIT)이 프리차지 전위(VCC/2)를 유지한 채 외부의 영향올 받지 않는 플로팅(f1oating) 상태로 된다·
시점(t2)에서는 로우 디코더(11)가 외부에서 입력된 로우 어드레스를 디코딩하여 하나의 워드 라인(일례로 WLn)을 선택한 다음 전원 전압(VCC)과 모스 트랜지스터 임계 전압(Vt)의 합, 즉 워드 라인 활성화 전위(VCC+Vt)의 레벨로 상승시켜서 워드라인을 활성학시킨다.
따라서 도2의 워드 라인(WLn)에 게이트가 연결된 엔모스 트랜지스터(Q1)가 턴 온되어 캐패시터(C1)에 저장된 데이타가 비트 라인(BIT)에 인가되고, 비트 라인(BIT)은 캐패시터의 데이타에 따라 층전 전하가 인가되므로 프리차지 전압(VCC/2)보다 조금 낮거나 조금 높은 전위로 변화하게 된다. 이때에도 비트/라인(/BIT)은 프리차지 전압(VCC/2)을 그대로 유지하므로 즉 읽고자 하는 셀이 연결된 비트라인은 전위가 변하게 되고 셀이 연결되지 아니한 비트/라인은 그대로 1/2Vcc로 유지되므로 두개의 비트 라인(BIT)(/BIT) 사이에는 소정의 전위차가 발생한다.
시점(t3)에서 시점(t4) 사이에는 센스 앰프(13)가 활성화되어 비트 라인(BIT)과 또 다른 비트/라인(/BIT)의 전위차를 증폭한다.
시점(t5)에서 시점(t6) 사이에는 센스 앰프(13)의 증폭 동작이 어느 정도 이루어진 상태에서 비트 라인(BIT)에는 접지 전압을 인가하고 또 다른 비트/라인(/BIT)에는 전원 전압(VCC)을 인가함으로써 하이 레벨의 워드 라인(WLn) 전압에 의해 턴 온된 엔모스 트랜지스터(Q1)를 통하여 캐패시터(C1)에 저장된 접지전압(VSS)의 전위를 출력하므로써 "0"의 데이터를 읽어내게 되며 동시에 리프레쉬(refresh) 동작도 이루어진다.
이와 같은 동작은 캐패시터(C1)에 저장되어 있던 데이타가 "0"일 때의 예이며, 만약 캐패시터(C1)의 데이타가 "1"일 때에는 상술한 동작의 반대 동작이 이루어진다.
센스 앰프(13)의 증폭 동작이 어느 정도 이루어져서 두 개의 비트 라인(BIT)(/BIT)사이의 전위차가 통상적인 피모스 트랜지스터와 엔모스 트랜지스터의 각각의 임계 전압의 합, 즉 "｜ Vtn｜+｜Vtp｜" 이상으로 되면 컬럼 디코더(14)에서 출력되는 비트 라인 선택 신호(CD)에 대응하는 비트 라인(BIT)의 신호가 데이타 버스 센스 앰프(15)를 통하여 데이타 출력 버퍼로 전달된다.
데이타 버스는 비트 라인과 연결되어 있어 비트 라인에 실린 데이타가 데이타 버스를 통하여 데이타 출력 버퍼로 전달되는데, 이때 각각의 데이타 버스는 컬럼 디코더(14)에서 출력되는 컬럼 어드레스에 따라 온·오프 동작한다.
따라서 데이타 버스 센스 앰프(15)는 비트 라인으로부터 전달되어 데이타 버스에 실린 데이타를 증폭한 다음 데이타 출력 버퍼에 전달하고, 데이타의 전달이 완료되면 데이타 버스를 프리차지 시킨다.
시점(t7)에서는 워드 라인(WLn)을 비활성화시켜서 전술한 리프레쉬 동작에 의해 캐패시터(C1)에 다시 저장된 데이타가 계속 유지되도록 한다.
시점(t8)에서는 다음 데이타 출력 동작을 위하여 두 개의 비트 라인(BIT)(/BIT)을 프리차지 전압(VCC/2)으로 균등화(equalize)하여 대기 상태를 유지한다.
그러나 이와 같은 종래의 반도체 메모리에서 이루어지는 일련의 데이타 출력 동작은 데이타 출력이 완료된 워드 라인의 비활성화 동작과 새로운 데이타가 출력될 또다른 워드 라인의 활성화 동작이 시리얼하게 이루어진다.
즉, 활성화된 하나의 워드 라인으로부터 데이타의 출력이 완료된 다음 각각의 비트라인에 프리차지 전압이 인가되도록 하고 또 워드 라인을 접지 전위로 낮추기 전에는 다른 워드 라인이 활성화될 수 없는 구성으로 이루어진 반도체 메모리, 특히 디램(DRAM)의 데이타 출력 속도가 느려지는 주된 원인이 되는 것이다.
따라서, 본 발명은 선행 워드 라인으로부터의 데이타 출력 등작과 후속 워드 라인으로부터의 데이타 출력 동작 사이에 발생하는 시간차를 감소시켜서 전체적인 데이타 출력 속도를 크게 향상시키는 것을 목적으로 한다.
도1은 종래의 반도체 메모리 셀 어레이 및 주변 회로의 구성을 나타낸 블록도.
도2는 종래의 메모리 셀 어레이를 구성하는 단위 메모리 셀을 나타낸 회로도.
도3은 종래의 반도체 메모리의 읽기 동작을 나타낸 타이밍 차트.
도4는 본 발명의 반도체 메모리 셀 어레이 및 주변 회로의 구성을 나타낸 블록도.
도5는 본 발명의 동작 특성을 나타낸 타이밍 차트.
* 도면의 주요부분예 대한 부호의 설명
11,21 : 로우 디코더 12,22 : 메모리 셀 어레이
13,23 : 센스 앰프 14,24 : 컬럼 디코더
15,25 : 데이타 버스 센스 앰프 BIT, /BIT : 비트라인
WLn, WLn+i : 워드 라인 Q1, Q2 : 엔모스 트랜지스터
C1, C2 : 캐패시터 MC1, MC2 : 메모리 셀
26 : 래치부 27 : 스위칭부
SWC : 스위칭 제어 신호
이와 같은 목적의 본 발명은 워드 라인과 비트 라인에 연결된 다수개의 메모리 셀이 배열되어 이루어진 메모리 셀 어레이와; 로우 어드레스를 디코딩한 다음 이를 통하여 메모리 셀 어레이의 해당 워드 라인을 활성화시키는 로우 디코더와; 활성화 된 워드 라인에 언결되어 있는 메모리 셀의 데이타가 비트 라인에 인가되면 이를 검출하여 증폭하는 센스 앰프와; 이 센스 앰프의 출력단을 소정의 제어 신호에 따라 제1래치 또는 제2래치의 입력단과 선택적으로 연결시키는 스위칭부와; 선행하여 활성화된 워드라인에 연결된 메모리 셀의 데이터를 상기 센스 앰프와 상기 스위칭부를 거처 입력받아 저장하는 제1레치와; 후속하여 활성화된 워드라인에 연결된 메모리 셀의 데이터를 상기 센스 엠프와 상기 스위칭부를 거처 입력받아 저장하는 제2레치와; 이 제1래치 또는 제2래치에 저장된 데이타를 선택적으로 출력하여 데이타 버스에 인가되도록 하는 컬럼 디코더와; 데이타 버스에 인가된 데이타를 증폭하여 데이타 출력 버퍼로 전달하는 데이타 버스 센스 앰프를 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도4 내지 도5를 참조하여 설명하면 다음과 같다.
도4는 본 발명의 메모리 셀 어레이와 주변 회로의 구성을 나타낸 블록도이다.
로우 디코더(21)에서는 로우 어드레스를 디코딩한 다음 이를 통하여 메모리 셀 어레이(22)의 워드 라인 가운데 하나의 워드 라인을 선택적으로 활성화시킨다.
활성화된 워드 라인에 연결되어 있는 메모리 셀의 데이타가 비트 라인에 인가되면 센스 앰프(23)는 이를 검출하여 증폭한다.
센스 앰프(23)에 의해 증폭된 데이터는 스위칭부(27)로 입력된다. 이 스위칭부(27)는 센스 앰프(23)의 출력을 래치부(26)의 입력으로 연결시키며, 이 때 센스 앰프(23)의 출력이 래치(26') 또는 래치(26")에 저장되도록 선택적으로 연결시킨다.
즉, 두 개의 독립된 래치(26', 26")에 메모리 셀에 저장된 데이터를 저장시킴에 있어서, 선행하여 선택된 워드라인에 의해 활성화된 메모리 셀에 저장된 데이터는 임의의 한 래치(예를 들면 26')에 저장시키고, 이어 후속하여 선택된 워드라인에 의해 활성화된 메모리 셀에 저장된 데이터는 다른 한 래치(예를 들면 26")에 저장시키도록 센스 앰프(23)의 출력을 두 개의 독립된 래치(26')(26")에 선택적으로 연결시킨다.
이와 같은 선택적 연결 동작은, 스위칭부(27)를 제어신호에 의해 온·오프 동작하는 스위칭 소자들로 구성하고, 이 스위칭 소자들을 이하 상세히 설명할 동작 타이밍에 부합하여 온·오프 동작하도록 하는 소정의 스위칭 제어신호(SWC)를 인가하므로써 가능하다.
이후, 컬럼 디코더(24)는 컬럼 어드레스를 디코딩한 다음 이를 통하여 두 개의 래치(26')(26") 가운데 하나의 레치를 선택하여 저장되어 있는 데이타가 출력되도록 하여 데이타 버스에 인가한다.
데이타 버스 센스 앰프(25)는 데이타 버스에 인가된 데이타를 증폭한 다음 데이타 출력 버퍼로 전달한다.
이와 같이 구성된 본 발명의 동작을 상세히 설명하면 다음과 같다.
먼저 로우 디코더(21)에서 디코딩된 로우 어드레스에 의하여 하나의 워드 라인(WLn)이 활성화되어 워드 라인(WLn)에 구비된 각각의 메모리 셀의 데이타가 비트라인에 인가된다.
비트 라인에 인가된 데이타는 각각의 비트 라인의 종단에 구비된 센스 앰프(23)에 의하여 검출(sensing)된 다음 다소 큰 신호로 증폭(amplifying)되어 센스 앰프(23)에 일시적으로 머물게된다.
이 때, 스위칭 제어 신호(SWC)는 현재 활성화되어 있는 센스 앰프(23)와 래치(26')를 연결하고있는 스위칭부(27)의 스위칭 소자를 턴 온(turn on)시키는 신호를 발생하여 센스 앰프(23)의 데이타를 래치(26')에 저장한다.
래치(26')에 데이타가 저장된 후에는 스위칭 제어 신호(SWC)는 센스 앰프(23)와 래치(26')의 연결을 단절시키도록 스위칭부(27)의 스위칭 소자를 턴 오프(turn off)시키도록 신호를 발생한다. 이때 센스 앰프(23)의 출력은 또다른 래치(26")와도 물론 단절된 상태이다. 즉, 센스 엠프(23)의 출력과 래치(26")를 연결하고 있는 스위칭부(27)의 스위칭 소자는 펀 오프 상태이다.
래치(26')와 단절된 센스 앰프(23)는 현재 활성화되어 있는 워드 라인(WLn)의 각각의 메모리 셀에 데이타를 리프레쉬한다.
리프레쉬가 완료되면 워드 라인(WLn)의 전압이 로우 레벨로 낮아져서 비활성화되고, 따라서 메모리 셀의 엔모스 트랜지스터가 턴 오프됨으로써 캐패시터에 리프레쉬된 데이타가 보존되며, 또 각각의 비트 라인에도 프리차지 전압(WC/2)이 인가되어 다음 데이타의 출력 대기 상태로 된다.
다음으로 컬럼 디코더(24)에서 출력되는 비트 라인 선택 신호에 의해 래치(26')에 저장되어 있는 데이타가 데이타 버스에 인가되는데, 이때 두 개의 래치(26')(26") 가운데 어느 래치를 선택할 것인가는 컬럼 디코더(24)에서 출력되는 비트 라인 선택 신호에 의해 결정된다.
이와 같이 데이타 버스에 인가된 데이타는 데이타 버스 센스 앰프(25)에 의해 증폭되어 데이타 출력 버퍼로 전달된다.
워드 라인(WLn)과 각각의 비트 라인이 데이타 출력 대기 상태로 전환되면, 곧바로 다음 데이타를 출력하게 될 워드 라인(WLn+i)이 활성화되어 워드 라인(WLn+i)에 연결된 각각의 메모리 셀에 저장되어 있는 데이타가 각각의 비트 라인에 인가된다.
비트 라인에 인가된 데이타는 각각의 비트 라인의 종단에 구비된 센스 앰프(23)에 의하여 검출(sensing)된 다음 다소 큰 신호로 증폭(amplifying)되어 센스 앰프(23)에 일시적으로 머물게된다.
이때 스위칭부(27)은 현재 활성화되어 있는 센스 앰프(23)와 래치(26')를 연결하여 센스 앰프(23)의 데이타를 래치(26")에 저장한다.
래치(26")에 데이타가 저장되면 스위칭부(27)은 센스 앰프(23)와 래치(26")를 단절시키도록 동작한다. 이때 센스 앰프(23)는 또 다른 래치(26')와도 단절된 상태이다.
래치(26")와 단절된 센스 앰프(23)는 현재 활성화되어 있는 워드 라인(WLn+i)의 각각의 메모리 셀에 데이타를 리프레쉬한다.
리프레쉬가 완료되면 워드 라인(WLn+i)의 전압이 로우 레벨로 낮아져서 비활성화되고, 따라서 메모리 셀의 엔모스 트랜지스터가 턴 오프되어 캐패시터에 리프레쉬된 데이타가 보존되며, 또 각각의 비트 라인에도 프리차지 전압(VCC/2)이 인가되어 다음 데이타의 출력 대기 상태로 된다.
다음으로 컬럼 디코더(24)에서 출력되는 비트 라인 선택 신호에 의해 래치(26")에 저장되어 있는 데이타가 데이타 버스에 인가되는데, 이때 두 개의 래치(26')(26") 가운데 어느 래치를 선택할 것인가는 컬럼 디코더(24)에서 출력되는 비트 라인 선택 신호에 의해 결정된다.
이와 같이 데이타 버스에 인가된 데이타는 데이타 버스 센스 앰프(25)에 의해 증폭되어 데이타 출력 버퍼로 전달된다.
도5는 상술한 바와 같은 본 발명의 동작 특성을 나타낸 타이밍 차트이다.
도5에서 (1)은 선행 워드 라인(WLn)의 활성화 타이밍을 나타낸 것이고, (2)는 선행 워드 라인(WLn)이 활성화됨으로써 출력되는 데이타(Dn)의 출력 타이밍을 나타낸 것이며, (3)은 후속 워드 라인(WLn+i) 워드 라인의 활성화 타이밍을 나타낸 것이고, (4)는 후속 워드 라인(WLn+i)이 활성화됨으로써 출력되는 데이타의 출력 타이밍올 나타낸 것이다.
도5에 나타낸 바와 같이, 하나의 워드 라인(1)이 활성화되어 메모리 셀의 데이타가 래치에 저장된 다음 선행 워드 라인(1)이 비활성화되면(t1), 이와 동시에 또 다른 워드 라인(3)이 활성화되어 메모리 셀의 데이타가 또 다른 래치에 저장되는 것이다.
따라서 도5의 시점(t2)에서 이루어져야 하는 후속 워드 라인의 활성화 동작이 실제로 훨씬 앞선 시점(t1)에서 이루어지므로 두 개의 시점(tl)(t2)의 차에 해당하는 시간(△t) 동안의 데이타 출력시간 단축 효과를 기대할 수 있다.
따라서 본 발명은 선행 워드 라인으로부터의 데이타 출력 동작과 후속 워드 라인으로부터의 데이타 출력 동작 사이에 발생하는 시간차를 감소시켜서 반도체 메모리의 전체적인 데이타 출력 속도를 크게 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 메모리에 있어서, 워드 라인과 비트 라인에 연결된 다수개의 메모리 셀이 배열되이 이루어진 메모리 셀 어레이와; 로우 어드레스를 디코딩한 다음 이를 통하여 상기 메모리 셀 어레이의 해당 워드 라인을 활성화시키는 로우 디코터와; 상기 활성화된 워드 라인에 연걸되어 있는 메모리 셀의 데이타가 비트 라인에 인가되면 이를 검출하여 증폭하는 센스 앰프와; 상기 센스 앰프의 출력단을 소정의 제어 신호에 따라 제1래치 또는 제2래치의 입력단과 선택적으로 연결시키는 스위칭부와; 선행하여 활성화된 워드라인에 연결된 메모리 셀의 데이터를 상기 센스 앰프와 상기 스위칭부를 거처 입력받아 저장하는 제1래치와; 후속하여 활성화된 워드라인에 연결된 메모리 셀의 데이터를 상기 센스 엠프와 상기 스위칭부를 거처 입력받아 저장하는 제2래치와; 상기 제1래치 또는 상기 제2래치에 저장된 데이타를 선택적으로 출력하여 데이타 버스에 인가되도록 하는 컬럼 디코더와; 데이타 버스에 인가된 데이타를 증폭하여 데이타 출력 버퍼로 전달하는 데이타 버스 센스 앰프를 포함하여 이루어진 것이 특징인 반도체 메모리.
  2. 청구항 1에 있이서, 상기 제1래치에 지장된 데이타가 상기 데이타 버스 센스 앰프에 의해 증폭되어 출력되는 동안에 후속하여 활성화된 워드 라인에 연결된 메모리 셀의 데이터가 상기 제2래치에 저장되는 것이 특징인 반도체 메모리.
  3. 청구항 1에 있어서, 상기 제2래치에 저장된 데이타가 상기 데이타 버스 센스 앰프에 의해 증폭되어 출력되는 동안에 또 다시 후속하여 활성화된 워드 라인에 연결된 메모리 셀의 데이터가 상기 제1래치에 저장되는 것이 특징인 반도체 메모리
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