KR100527538B1

KR100527538B1 - 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치

Info

Publication number: KR100527538B1
Application number: KR10-2003-0095302A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-23
Filing date: 2003-12-23
Publication date: 2005-11-09
Also published as: US20050135141A1; KR20050064033A; US7009907B2

Abstract

본 발명은 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치를 개시한다.

본 발명의 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치는 메인 비트라인과 서브 비트라인을 구비하며, 상기 서브 비트라인에 선택적으로 연결되는 단위 셀에 데이터를 저장하는 복수개의 셀 어레이 블럭; 상기 셀 어레이 블럭과 일대일 대응되며, 센싱감지 임계전압에 따라 상기 메인 비트라인의 센싱전압을 센싱하고, 온도 변화에 따라 상기 센싱감지 임계전압의 레벨을 조정하는 복수개의 센스앰프부들; 상기 센스앰프부에서 센싱된 리드 데이터와 상기 센스앰프부로 전송될 라이트 데이터를 전송하는 데이터버스부; 및 상기 데이터버스부로부터 인가받은 상기 리드 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부를 구비함으로써, 온도 변화에 따른 메인 비트라인의 신호 전달 특성을 센스앰프를 통해 보상하여 데이터 센싱이 안정적으로 이루어질 수 있도록 해준다.

Description

센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치{FeRAM having sensing voltage control circuit}

본 발명은 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로서, 보다 상세하게는 센스앰프에서 온도 변화에 따른 메인 비트라인의 센싱전압 변화를 보상하여 데이터 센싱이 안정적으로 이루어질 수 있도록 하는 불휘발성 강유전체 메모리 장치에 관한 것이다.

일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖으면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.

상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 출원번호 제 1998-14400호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 동작원리에 관한 자세한 설명은 생략한다.

FeRAM의 칩 동작 전압이 저 전압화되면서, 셀 센싱 전압이 감소하여 1T1C(1-Transistor 1-Capacitor)의 회로 구성에서 빠른 동작 속도 구현에 어려움을 초래하고 있다.

특히 셀 데이터 센싱 전압이 작을 경우, 타이밍 감지를 위한 전압 마진이 작기 때문에 온도 변화가 큰 경우 비트라인의 센신전압 변동도 심하게 변동하게 된다. 이로 인해, 온도 변화가 크게 발생하는 경우, 고정된 센싱 임계전압을 이용하여 비트라인의 센싱전압을 감지한 후 증폭하는 것은 매우 어렵게 된다.

따라서, 상술된 문제를 해결하기 위한 본 발명의 목적은 온도 변화에 따른 메인 비트라인의 센싱전압 변화를 센스앰프에서 보상하여 데이터 센싱이 안정되게 이루어질 수 있도록 하는데 있다.

위와 같은 목적을 달성하기 위한 본 발명의 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치는 메인 비트라인과 서브 비트라인을 구비하며, 상기 서브 비트라인에 선택적으로 연결되는 단위 셀에 데이터를 저장하는 복수개의 셀 어레이 블럭; 상기 셀 어레이 블럭과 일대일 대응되며, 센싱감지 임계전압에 따라 상기 메인 비트라인의 센싱전압을 센싱하고, 온도 변화에 따라 상기 센싱감지 임계전압의 레벨을 조정하는 복수개의 센스앰프부들; 상기 센스앰프부에서 센싱된 리드 데이터와 상기 센스앰프부로 전송될 라이트 데이터를 전송하는 데이터버스부; 및 상기 데이터버스부로부터 인가받은 상기 리드 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부를 구비한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.

본 발명의 강유전체 메모리 장치는 복수개의 셀 어레이 블럭들(100), 복수개의 센스앰프부들(200), 복수개의 로컬 데이터버스들(300), 글로벌 데이터버스(400), 복수개의 데이터버스 스위치들(500), 메인앰프(600) 및 데이터 버퍼(700)를 구비한다.

셀 어레이 블럭(100)은 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(n)을 구비한다. 각 서브 셀 어레이 SCA(0) ∼ SCA(n)는 데이터 저장을 위한 셀 어레이를 구비한다. 특히, 본 발명의 셀 어레이 블럭(100)은 서브 비트라인과 메인 비트라인을 구비하는 멀티 비트라인 구조를 갖는다. 메인 비트라인의 센싱전압은 서브 비트라인의 센싱전압에 의해 메인 비트라인에서 누출되는 전류량에 따라 결정된다. 이때, 서브 비트라인은 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에 대응되게 구비되고, 메인 비트라인은 전체 서브 셀 어레이SCA(0) ∼ SCA(n)에 공유된다. 이러한 셀 어레이 블럭(100)의 구조는 상세하게 후술된다.

센스앰프부(200)는 메인 비트라인의 센싱전압을 센싱하여 선택적으로 로컬 데이터버스(300)로 출력하고, 로컬 데이터버스(300)를 통해 인가되는 라이트 데이터를 셀 어레이 블럭(100)의 메인 비트라인으로 전송한다 이러한, 센스앰프부(200)는 셀 어레이 블럭(100)에 일대일 대응되게 셀 어레이 블럭(100)과 로컬 데이터버스(300) 사이에 설치되며, 그 일측 입출력 단자가 메인 비트라인과 직접 연결된다. 즉, 종래의 센스앰프는 공통 데이터버스를 통해 인가되는 셀 데이터를 센싱하였으나, 본 발명의 센스앰프부(200)는 공통 데이터버스를 통하지 않고 메인 비트라인의 센싱전압을 직접 센싱한다. 특히, 본 발명의 센스앰프부(200)는 온도 변화에 따라 비트라인의 센싱전압 레벨이 변화하면 센싱감지 임계전압을 조정하여 안정된 데이터 센싱이 이루어지도록 해준다.

로컬 데이터버스(300)는 센스앰프부(200)에서 센싱된 리드 데이터를 글로벌 데이터버스(400)로 전송하고, 글로벌 데이터버스(400)를 통해 인가되는 라이트 데이터를 센스앰프부(200)로 전송한다. 이러한, 로컬 데이터버스(300)는 셀 어레이 블럭(100)과 일대일 대응되게 센스앰프부(200)의 일측에 설치된다. 그리고, 로컬 데이터버스(300)는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터 수에 대응되는 일정수의 버스선을 구비한다.

각 로컬 데이터버스들(300)은 데이터버스 스위치(500)의 온/오프 동작에 따라 글로벌 데이터버스(400)와 선택적으로 연결되어 글로벌 데이터버스(400)를 공유한다.

글로벌 데이터버스(400)는 로컬 데이터버스(300)로부터 인가되는 리드 데이터를 메인앰프(600)로 전송하고, 메인앰프(600)로부터 인가되는 라이트 데이터를 로컬 데이터버스(300)로 전송한다. 글로벌 데이터버스(400)는 데이터버스 스위치(500)의 온/오프 동작에 따라 복수개의 로컬 데이터버스들(300) 중 어느 하나와 선택으로 연결된다.

메인앰프(600)는 글로벌 데이터버스(400)로부터 인가되는 리드 데이터를 증폭하여 데이터 버퍼(700)로 전송하고, 데이터 버퍼(700)를 통해 인가되는 라이트 데이터를 증폭하여 글로벌 데이터버스(400)로 전송한다.

데이터 버퍼(700)는 외부로 출력될 리드 데이터를 버퍼링한 후 I/O 포트(800)로 전송하고, I/O 포트(800)를 통해 외부에서 입력되는 라이트 데이터를 버퍼링한 후 메인앰프(600)로 전송한다.

도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도이다.

도 2의 구성에서는 셀 어레이 블럭들(100)이 글로벌 데이터버스(400)를 중심으로 상·하 대칭되게 배치되며, 각 셀 어레이 블럭(100)에는 도 1에서와 같이 센스앰프부(200)와 로컬 데이터버스(300)가 일대일 대응되게 구비된다.

글로벌 데이터버스(400)는 데이터버스 스위치(500)를 통해 상·하에 있는 로컬 데이터버스들(300)에 공유된다.

이외, 각 구성요소들의 구조 및 기능은 도 1의 그것들과 동일하다.

도 3은 도 1 및 도 2의 셀 어레이 블럭(100)에서 서브 셀 어레이들 SCA(0)∼ SCA(n) 중 어느 하나 SCA(0)의 구성을 보다 상세하게 나타낸 회로도이다.

하나의 메인 비트라인 MBL은 복수개의 서브 비트라인들 SBL과 대응되며, 한 번 동작에 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 도 3은 메인 비트라인 MBL<0>과 서브 셀 어레이 SCA(0)의 서브 비트라인 SBL<0>과의 연결관계를 나타낸다.

여기에서, 복수개의 서브 비트라인 선택신호 SBSW1 중 어느 하나만이 활성화되면 해당 NMOS 트랜지스터 N5가 턴온 된다. 그러므로, 메인 비트라인 MBL<0>의 로드가 한개의 서브 비트라인 수준으로 부담된다. 또한, 서브 비트라인 SBL<0>은 서브 비트라인 풀다운 신호 SBPD가 활성화됨으로써 NMOS 트랜지스터 N3가 턴온 되면 접지전압 레벨로 조정된다.

서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL<0>에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 SBL<0>에 서브 비트라인 풀업 신호 SBPU가 인가되도록 조정하는 신호이다. 예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 전원전압 VCC 보다 높은 전압을 서브 비트라인 풀업 신호 SBPU로서 공급하고 서브 비트라인 선택신호 SBSW2를 활성화시킨다. 서브 비트라인 선택신호 SBSW2의 활성화로 NMOS 트랜지스터 N4가 턴온되면 서브 비트라인 SBL<0>에 높은 전압이 공급된다.

그리고, 서브 비트라인 SBL(0)에는 복수개의 단위 셀들이 연결된다.

NMOS 트랜지스터 N1은 접지전압단과 NMOS 트랜지스터 N2 사이에 연결되고 게이트 단자로 메인 비트라인 풀다운 신호 MBPD를 인가받는다. NMOS 트랜지스터 N2는 NMOS 트랜지스터 N1과 메인 비트라인 MBL<0> 사이에 연결되고 게이트 단자는 서브 비트라인 SBL<0>과 연결된다. NMOS 트랜지스터 N2는 메인 비트라인 풀다운 신호 MBPD가 활성화시 서브 비트라인 SBL<0>의 센싱전압에 따라 메인 비트라인 MBL<0>으로부터 누출되는 전류량을 조절하여 메인 비트라인 MBL<0>의 센싱전압을 유도한다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL<0>의 전압이 높아지게 되고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL<0>의 전압 레벨을 많이 다운시킨다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL<0>의 전압이 낮아지고, 이로인해 NMOS 트랜지스터 N2를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL<0>의 전압 레벨이 조금만 다운된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에서 센싱전압의 레벨 차이가 발생하게 되고 이를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.

도 4는 셀 어레이 블럭(100)에 구비된 메인 비트라인들 MBL<0> ∼ MBL<m> 과 센스앰프부(200)의 연결관계를 나타내는 구성도이다.

각 셀 어레이 블럭(100)에는 복수개의 메인 비트라인들 MBL<0> ∼ MBL<m>이 수직방향으로 평행하게 구비된다.

센스앰프부(200)는 메인 비트라인들 MBL<0> ∼ MBL<m>과 일대일 대응되게 직접 연결되는 복수개의 센스앰프들 S/A<0> ∼ S/A<m>을 구비한다.

각 센스앰프 S/A<0> ∼ S/A<m>는 메인 비트라인 MBL의 센싱전압을 센싱하고 센싱된 리드 데이터를 컬럼선택신호에 따라 로컬 데이터버스(300)로 전송한다. 또한, 센싱된 리드 데이터는 다시 메인 비트라인 MBL로 전송되어 셀 어레이 블럭(100)에 재저장된다. 그리고, 각 센스앰프 S/A<0> ∼ S/A<m>는 로컬 데이터버스(300)를 통해 입력된 라이트 데이터를 메인 비트라인 MBL로 전송한다.

도 5는 센스앰프부(200) 및 데이터 버스(300, 400)의 관계를 보다 상세하게 나타낸 구성도이다.

각 센스앰프 S/A<0> ∼ S/A<m>는 일측 입출력 단자가 메인 비트라인 MBL<0> ∼ MBL<m>과 연결되고 다른 일측 입출력 단자가 로컬 데이터버스(300)와 연결된다.

리드 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 메인 비트라인 MBL<0> ∼ MBL<m>의 센싱전압을 센싱한 후 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 센싱된 리드 데이터를 로컬 데이터버스(300)로 출력한다. 또한, 센스앰프 S/A<0> ∼ S/A<m>는 센싱된 리드 데이터를 라이트 구동부 W/D를 통해 다시 메인 비트라인 MBL로 전송하여 재저장한다.

라이트 모드시, 각 센스앰프 S/A<0> ∼ S/A<m>는 컬럼선택신호 Yi<0> ∼ Yi<k>에 따라 로컬 데이터버스(300)로부터 인가되는 라이트 데이터를 메인 비트라인 MBL<0> ∼ MBL<m>로 전송하여 셀 어레이 블럭(100)에 기록되도록 한다. 이때, 하나의 컬럼선택신호 Yi<0> ∼ Yi<k>에 연결되는 센스앰프의 수는 한번의 컬럼선택으로 동시에 입력 또는 출력되는 데이터수에 대응된다.

로컬 데이터버스(300)는 데이터버스 스위치(500)를 통해 글로벌 데이터버스(400)와 선택적으로 연결된다.

도 6은 본 발명의 제 1 실시예에 따른 각 센스앰프 S/A<0> ∼ S/A<m>의 구성을 보다 상세하게 나타낸 회로도이다.

각 센스앰프 S/A<0> ∼ S/A<m>는 센싱 로드부(210), 센싱 증폭부(220), 데이터 전송부(230), 데이터 래치부(240), 라이트 구동부(250), 컬럼 스위치부(260)를 구비한다.

센싱 로드부(210)는 센싱로드신호 LOAD에 따라 메인 비트라인 MBL의 센싱 로드를 제어한다.

이러한 센싱 로드부(210)는 전원전압 VCC와 메인 비트라인 MBL 사이에 연결되고 게이트 단자로 센싱로드신호 LOAD를 인가받는 PMOS 트랜지스터 P1을 구비한다.

센싱 증폭부(220)는 센싱제어신호 SEN1에 따라 활성화되어 메인 비트라인 MBL의 센싱전압을 센싱하여 증폭한다. 이때, 센싱 증폭부(220)는 메인 비트라인 MBL의 센싱전압을 단일 입력으로 입력받아, 센싱전압이 센싱감지 임계전압 Vt보다 크면 로우 레벨의 신호를 출력하고 센싱전압이 센싱감지 임계전압 Vt보다 작으면 하이 레벨의 신호를 출력한다. 즉, 센싱 증폭부(220)의 로직 판정 전압은 CMOS 트랜지스터 P3 및 N6의 로직 임계전압(센싱감지 임계전압) Vt과 같도록 구성된다. 특히, 센싱 증폭부(220)는 온도 변화에 의해 메인 비트라인 MBL의 센싱전압이 변화하면 이에 따라 센싱감지 임계전압의 크기를 조정한다. 이에 따라, 센싱 증폭부(220)는 온도 변화에 영향을 받지 않고 안정되게 메인 비트라인 MBL의 센싱전압을 센싱할 수 있게 된다. 이러한 센싱 증폭부(220)는 입력센싱부(222), 센싱로드 조절부(224) 및 인버터 IV를 구비한다.

입력센싱부(222)는 CMOS 트랜지스터 P3 및 N6의 로직 임계전압(센싱감지 임계전압) Vt에 따라 메인 비트라인 MBL의 센싱전압을 센싱하여 증폭한다. 센싱로드 조절부(224)는 온도 변화에 따라 입력센싱부(222)의 출력단의 로드를 가변적으로 조절하여 입력센싱부(222)의 센싱감지 임계전압을 변화시킴으로써, 온도변화에 따른 메인 비트라인의 신호 전달 특성을 보상해준다. 인버터 IV1는 입력센싱부(222)의 출력을 반전시킨다.

입력센싱부(222)는 전원전압단 VCC와 노드 SL1 사이에 연결되며 게이트가 메인 비트라인 MBL과 연결되는 PMOS 트랜지스터 P3, 노드 SL1과 접지전압 VSS 사이에 직렬 연결되면 게이트로 메인 비트라인 MBL의 센싱전압 및 센싱제어신호 SEN1을 각각 인가받는 NMOS 트랜지스터 N6 및 N7을 구비한다. 센싱로드 조절부(224)는 전원전압단 VCC와 노드 SL1 사이에 연결되고 게이트가 접지되어 항상 온 상태를 유지하는 PMOS 트랜지스터 P2를 구비한다. 액티브 구간에서 센싱제어신호 SEN1은 하이레벨이 된다.

상술된 구성에 따라, 센싱 증폭부(220)는 메인 비트라인 MBL의 센싱전압을 CMOS 트랜지스터 P3 및 N6의 로직 임계전압(센싱감지 임계전압) Vt와 비교하여 셀 데이터를 센싱한 후 이를 증폭하여 출력한다. 따라서, 본 발명에서는 데이터 센싱을 위해 별도의 기준전압을 발생시킬 필요가 없게 된다. 더욱이, 센싱로드 조절부(224)의 PMOS 트랜지스터 P2는 항상 온 상태를 유지하며 온도 변화에 따라 가변적으로 노드 SL1로 전원전압을 공급하여 입력센싱부(222)의 센싱감지 임계전압 Vt을 조절한다. 이러한 PMOS 트랜지스터 P2에 의해 온도 변화에 따른 메인 비트라인 MBL의 센싱전압 특성 변화가 보상된다.

데이터 전송부(230)는 노드 SL1, SLB1의 데이터를 선택적으로 데이터 래치부(240)로 전송한다.

이러한 데이터 전송부(230)는 제어신호 STGN에 따라 온/오프 되어 두 출력노드 SL1, SLB1의 데이터를 각각 데이터 래치부(230)로 전송하는 전송게이트 T1, T2를 구비한다.

데이터 래치부(240)는 센싱제어신호 SEN2에 따라 활성화되어 데이터 전송부(230)를 통해 전송된 리드 데이터 또는 컬럼 스위치부(260)를 통해 전송된 라이트 데이터를 저장한다.

이러한 데이터 래치부(240)는 크로스 커플된(Cross-Coupled) 래치회로를 구조를 갖는 PMOS 트랜지스터 P4, P5와 NMOS 트랜지스터 N8, N9, 및 센싱제어신호 SEN2가 활성화시 래치회로를 활성화시키는 NMOS 트랜지스터 N10를 구비한다.

라이트 구동부(250)는 데이터 라이트시 또는 재저장시 라이트 제어신호 WDN 및 WDP에 따라 활성화되어 데이터 래치부(240)에 저장된 데이터를 메인 비트라인 MBL로 전송한다.

이러한 라이트 구동부(250)는 전원전압 VCC와 메인 비트라인 MBL 사이에 직렬 연결되는 PMOS 트랜지스터 P6, P7 및 메인 비트라인 MBL과 접지전압 VSS 사이에 연결되는 NMOS 트랜지스터 N11, N12를 구비한다. 여기에서, PMOS 트랜지스터 P6 및 NMOS 트랜지스터 N12의 게이트에는 각각 라이트 제어신호 WDP 및 WDN이 인가되고, PMOS 트랜지스터 P7 및 NMOS 트랜지스터 N11의 게이트는 노드 SLB2에 공통 연결된다.

컬럼 스위치부(260)는 컬럼선택신호 Yi<k>에 따라 데이터 래치부(240)의 두 노드 SL2, SLB2와 로컬 데이터버스(300)를 선택적으로 연결시켜준다.

이러한 컬럼 스위치부(260)는 노드 SL2와 로컬 데이터버스 D 사이에 연결되고 게이트 단자로 컬럼선택신호 Yi<k>를 인가받는 NMOS 트랜지스터 N13 및 노드 SLB2와 로컬 데이터버스 D 사이에 연결되고 게이트 단자로 컬럼선택신호 Yi<k>를 인가받는 NMOS 트랜지스터 N14를 구비한다.

도 7은 본 발명의 제 2 실시예에 따른 각 센스앰프 S/A<0> ∼ S/A<m>의 구성을 보다 상세하게 나타낸 회로도이다.

도 7에서의 센스앰프는 센싱 증폭부(270)의 구성이 도 6의 센싱 증폭부(220)와 다르며, 다른 구성요소들의 구성 및 동작은 도 6과 동일하다. 도 7에서는 도 6과의 비교를 위해 도 6과 동일한 소자에는 동일한 참조번호를 부여하였다.

도 7에서, 센싱 증폭부(270)의 입력센싱부(272)는 노드 SL3와 접지전압 사이에 직렬 연결되는 NMOS 트랜지스터들 N6 및 N7로만 이루어진다. 입력센싱부(272)는 메인 비트라인 MBL의 센싱전압이 NMOS 트랜지스터 N15의 임계전압보다 큰 경우에만 로우 레벨의 신호를 출력한다. 즉, 센싱 증폭부(270)의 로직 판정 전압은 NMOS 트랜지스터 N15의 로직 임계전압(센싱감지 임계전압) Vt과 같도록 구성된다.

도 8은 본 발명의 제 3 실시예에 따른 각 센스앰프 S/A<0> ∼ S/A<m>의 구성을 보다 상세하게 나타낸 회로도이다.

도 8에서의 센스앰프는 컬럼 스위치부(280)의 구성이 도 6의 컬럼 스위치부(260)와 다르며, 다른 구성요소들의 구성 및 동작은 도 6과 동일하다. 도 8에서는 도 6과의 비교를 위해 도 6과 동일한 소자에는 동일한 참조번호를 부여하였다.

도 8에서, 컬럼 스위치부(280)는 라이트 스위치부(282)와 리드 스위치부(284)를 구비한다.

라이트 스위치부(282)는 쓰기 컬럼선택신호 W_Yi<k>에 따라 로컬 데이터버스(300)로부터 인가된 라이트 데이터를 데이터 래치부(240)로 전송한다. 이러한 라이트 스위치부(282)는 노드 SL2와 로컬 데이터버스 D 사이에 연결되고 게이트가 쓰기 컬럼선택신호 W_Yi<k>를 인가받는 NMOS 트랜지스터 N15 및 노드 SLB2와 로컬 데이터버스 /D 사이에 연결되고 게이트가 쓰기 컬럼선택신호 W_Yi<k>를 인가받는 NMOS 트랜지스터 N16을 구비한다.

리드 스위치부(249)는 읽기 컬럼선택신호 R_Yi<k>에 따라 데이터 래치부(240)에 저장된 데이터를 로컬 데이터버스(300)로 전송한다. 이러한 리드 스위치부(284)는 로컬 데이터버스 D와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N17, N18 및 로컬 데이터버스 /D와 접지전압 VSS 사이에 직렬 연결되는 NMOS 트랜지스터 N19, N20를 구비한다. 여기에서, NMOS 트랜지스터 N17, N19의 게이트는 읽기 컬럼선택신호 R_Yi<n>를 인가받으며, NMOS 트랜지스터 N18 및 N20의 게이트는 각각 노드 SLB2 및 노드 SL2와 연결된다.

도 9는 본 발명의 제 4 실시예에 따른 각 센스앰프 S/A<0> ∼ S/A<m>의 구성을 보다 상세하게 나타낸 회로도이다.

도 9에서의 센스앰프는 컬럼 스위치부(280)의 구성이 도 7과 다를 뿐 다른 구성요소들의 구성 및 동작은 도 7과 동일하다. 도 9의 컬럼 스위치부(280)는 도 8의 컬럼 스위치부(280)와 동일하다. 따라서, 도 9의 센스앰프에 대한 설명은 생략한다.

도 10은 도 6 내지 도 9의 센스앰프의 동작을 설명하기 위한 타이밍도이다.

특정 단위 셀이 선택되어 서브 비트라인 SBL에 특정 데이터값이 인가되면, 서브 비트라인 SBL의 전압이 셀 데이터에 따라 서로 다른 크기로 상승하게 된다. 서브 비트라인 SBL의 전압이 증가하면, NMOS 트랜지스터 N2가 온 되어 메인 비트라인 MBL로부터의 전류 누출이 발생된다. NMOS 트랜지스터 N2에 의한 전류 누출로 하이 레벨로 프리차지된 메인 비트라인 MBL의 전압이 하강하게 된다. 이때, 서브 비트라인 SBL의 전압 크기 즉 셀 데이터에 따라 NMOS 트랜지스터 N2에 의해 누출되는 전류량이 달라진다. 따라서, 메인 비트라인 MBL의 센싱전압은 셀 데이터에 따라 달라지게 된다(T1).

메인 비트라인 MBL의 센싱전압은 센싱 증폭부(220, 270)의 센싱입력으로 사용된다.

메인 비트라인 MBL의 센싱전압이 입력센싱부(222, 272)의 임계전압(센싱감지 임계전압)과 비교되어 데이터 센싱이 가능할 만큼 충분히 변화되면 센싱제어신호 SEN1이 활성화된다. 센싱제어신호 SEN1가 활성화되면, 입력센싱부(222, 272)는 메인 비트라인 MBL의 센싱전압을 센싱 및 증폭하며 센싱된 리드 데이터는 노드 SL1, SLB1 또는 SL3, SLB3로 출력된다(T2).

다음에, 센싱제어신호 SEN2가 활성화되고 제어신호 STGN이 로우로 비활성화되면, 노드 SL1, SLB1 또는 SL3, SLB3의 리드 데이터는 데이터 래치부(240)에 래치된다(T3).

데이터 래치부(240)에 래치된 데이터는 컬럼 선택신호 Yi<k>의 활성화로 로컬 데이터버스(300)로 전송되어 리드되고, 또한 라이트 제어신호 WDN의 활성화로 메인 비트라인 MBL로 전송되어 재저장된다(T4).

이때, 불휘발성 메모리 장치의 온도가 변화하면 메인 비트라인 MBL의 신호 전달 특성도 변화하게 된다. 즉, 온도가 높아지면 메인 비트라인 MBL의 센싱전압 레벨도 높아진다. 따라서, 온도 변화에 따른 메인 비트라인 MBL의 특성 변화를 보상해주어야 한다. 이를 위해, 본 발명에서는 온도가 높아져 메인 비트라인 MBL의 센싱전압 레벨이 올라가면, 노드 SL1 또는 SL3의 전압 레벨도 같이 상승하여 센싱 증폭부(222, 272)의 센싱감지 임계전압이 변경되도록 한다. 즉, 센싱로드 조절부(224)는 항상 온 된 상태에서 온도가 상승하면 노드 SL1 또는 SL3의 전압 레벨을 상승시킨다.

도 11은 도 6 및 도 8에서 온도 변화에 의한 센스앰프의 온도 특성을 나타내는 도면으로, 일정한 서브 비트라인 전압 레벨에서 온도 변화에 의한 메인 비트라인 MBL 및 노드 SL1, SLB1의 신호 전달 특성을 보여준다.

그리고, 도 12는 도 7 및 도 9에서 온도 변화에 의한 센스앰프의 온도 특성을 나타내는 도면으로, 일정한 서브 비트라인 전압 레벨에서 온도 변화에 의한 메인 비트라인 MBL 및 노드 SL3, SLB3의 신호 전달 특성을 보여준다.

도 13 및 도 14는 센싱로드 조절부에 대한 다른 실시예를 나타내는 회로도이다.

도 13 및 도 14의 센싱로드 조절부(226)는 전원전압 VCC와 로드 SL1 사이에 병렬 연결되며 게이트로 스위칭 제어신호 CON_1 ∼ CON_n을 인가받아 선택적으로 온/오프 되는 다수의 PMOS 트랜지스터들 P8 ∼ P9, 및 다수의 PMOS 트랜지스터들 P8 ∼ P9과 일대일 대응되며 프로그래밍된 상태에 따라 스위칭 제어신호를 CON_1 ∼ CON_n을 출력하여 PMOS 트랜지스터들 P8 ∼ P9의 온/오프 상태를 조정하는 다수의 불휘발성 코딩셀들을 구비한다.

도 13 및 도 14에서와 같이 다수의 PMOS 트랜지스터들 P8 ∼ P9을 선택적으로 온/오프 시킴으로써 노드 SL1 또는 SL3의 센싱로드를 프로그래머블하게 조정할 수 있게 된다. 이때, 각 PMOS 트랜지스터들 P8 ∼ P9의 크기를 서로 다르게 구비하여 노드 SL1 또는 SL3의 센싱로드를 보다 미세하게 조정할 수도 있다.

상술된 실시예에서와 같이 하나의 단위 셀에 1비트의 데이터를 저장하는 강유전체 메모리 장치에서는 하나의 센싱감지 임계전압만을 필요로 하므로, 각 센스앰프 S/A<0> ∼ S/A<m>에는 하나의 센싱 증폭부(220)만이 필요했다. 그러나, 메인 비트라인 MBL의 센싱전압을 멀티 레벨로 구분함으로써 하나의 단위 셀에 복수개의 비트값을 저장하는 멀티비트 제어기능을 갖는 불휘발성 강유전체 메모리 장치에서는 복수개의 센싱감지 임계전압을 필요로 한다. 멀티비트 제어기능은 본 발명자가 기 출원(출원번호 : 2003-62759)한 내용에 개시되어 있어 이에 대한 자세한 설명은 생략한다.

도 15는 멀티비트 제어기능을 갖는 불휘발성 강유전체 메모리 장치에서의 센싱 증폭부의 구성을 나타내는 회로도이며, 도 16은 도 15에서 멀티 레벨로 데이터를 센싱하는 원리를 나타내는 도면이다.

도 15의 센싱 증폭부 어레이(290)는 서로 다른 레벨의 센싱감지 임계전압을 이용하여 동일한 메인 비트라인 MBL에서 센싱전압을 센싱 및 증폭하는 복수개의 센싱 증폭부들(290_0 ∼ 290_n)을 구비한다. 즉, 복수개의 센싱 증폭부들(290_0 ∼ 290_n)은 도 16에서와 같이 서로 다른 레벨의 센싱감지 임계전압으로 메인 비트라인 MBL의 센싱전압을 센싱하여 멀티비트의 데이터를 센싱한다. 도 16에서 데이터 DATA(0) ∼ DATA(3)은 멀티비트를 갖는 데이터이다.

각 센싱 증폭부(290_0 ∼ 290_n)의 센싱로드 조절부(224_0 ∼ 224_n 또는 226_0 ∼ 226_n)는 대응되는 입력센싱부(222_0 ∼ 222_n)에 서로 다른 크기의 센싱로드를 인가하여 각 센싱 증폭부(290_0 ∼ 290_n)의 센싱감지 임계전압을 서로 다르게 조정한다. 이를 위해, 도 15에서와 같이, 각 센싱로드 조절부(224_0 ∼ 224_n 또는 226_0 ∼ 226_n)는 전원전압 VCC와 노드 SL(0) ∼ SL(n) 사이에 연결되는 PMOS 트랜지스터들의 수를 달리한다.

도 15에서는 입력센싱부(222_0 ∼ 222_n)를 상술된 제 1 및 제 3 실시예에서와 같은 구조로 구성하고 있으나, 이를 제 2 및 제 4 실시예에서와 같은 구조로 구성할 수도 있다. 또한, 도 15의 각 센싱로드 조절부(224_0 ∼ 224_n 또는 226_0 ∼ 226_n)의 PMOS 트랜지스터들은 그 게이트가 접지되거나 불휘발성 코딩셀과 연결된 형태로 구성될 수 있다.

센싱 증폭부 어레이(290)를 구비하는 경우, 각 노드 SL(0) ∼ SL(n), SLB(0) ∼ SLB(n)에 대응되는 복수개의 데이터 래치부(미도시)를 구비하게 된다.

도 17은 도 13 및 도 14의 불휘발성 코딩셀의 구성을 나타내는 회로도이다.

불휘발성 코딩셀은 풀업 스위치 P10, 풀업 구동부(332), 데이터 입출력부(334), 강유전체 캐패시터부(336), 풀다운 구동부(338), 및 풀다운 스위치 N25를 구비한다.

풀업 스위치 P10는 전원전압 VCC과 풀업 구동부(332) 사이에 연결되며 게이트로 풀업 인에이블 신호 ENP를 수신하는 PMOS 트랜지스터로 이루어져, 풀업 인에이블 신호 ENP가 활성화시 전원전압 VCC을 풀업 구동부(332)로 인가한다.

풀업 구동부(332)는 풀업 스위치 P10로부터 인가되는 전원전압 VCC을 구동시킨다. 이러한 풀업 구동부(332)는 풀업 스위치 P10와 강유전체 데이터 입출력부(334) 사이에 위치하며, 래치구조로 연결된 PMOS 트랜지스터 P11, P12를 구비한다.

데이터 입출력부(334)는 라이트 인에이블 신호 ENW에 따라 코딩데이터 COD, /COD를 입력받고, 셀 플레이트 신호 CPL가 활성화시 스위칭 제어신호 CON_n를 출력한다.

강유전체 캐패시터부(336)는 셀 플레이트 신호 CPL에 따라 양 출력단에 전압차를 발생시켜 인가되는 데이터 COD, /COD를 저장한다.

풀다운 구동부(338)는 양 출력단 사이에 래치구조로 연결되어 풀다운 스위치 N25로부터 인가되는 접지전압을 구동시킨다. 이러한 풀다운 구동부(338)는 강유전체 캐패시터부(336)와 풀다운 스위치 N25 사이에 위치하며, 양 출력단 사이에 래치구조로 연결된 NMOS 트랜지스터 N23, N24를 구비한다.

풀다운 스위치 N25는 풀다운 구동부(338)와 접지전압 VSS 사이에 연결되며 게이트를 통해 풀다운 인에이블 신호 ENN를 인가받는 NMOS 트랜지스터로 이루어져, 풀다운 인에이블 신호 ENN가 활성화시 접지전압 VSS을 풀다운 구동부(338)로 인가한다.

셀 플레이트 신호 CPL는 전원이 안정된 레벨에 도달하면 발생되는 파워 업 감지펄스(Power-up Detection Pulse)에 의해 하이로 천이된다. 강유전체 캐패시터 FC1, FC2에 저장되었던 전하는 셀 플레이트 신호 CPL가 하이로 인가시 강유전체 캐패시터 FC3, FC4의 캐패시턴스 로드에 의해 양 출력단에 전압차를 발생시킨다. 레지스터의 양 출력단에 충분한 전압차가 발생하면, 풀업 인에이블 신호 ENP와 풀다운 인에이블 신호 ENN를 각각 로우와 하이로 활성화시킴으로써, 양 출력단의 데이터가 증폭된다. 증폭이 완료되면 셀 플레이트 신호 CPL를 다시 로우로 천이 시켜 파괴되었던 강유전체 캐패시터 FC1 또는 FC2의 하이 데이터를 다시 복구한다.

도 18은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도이다.

먼저, t0 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다.

t0, t1 구간에서 워드라인 WL 및 플레이트 라인 PL이 활성화되기 이전에 서브 비트라인 풀다운신호 SBPD가 활성화되어 서브 비트라인이 풀다운된다.

t2 구간에서 워드라인 WL이 인에이블 되고 서브 비트라인 풀다운 신호 SBPD가 로우로 디스에이블되도록 하여 셀의 저장 노드가 접지레벨로 초기화 되도록 한다. 이때, 워드라인 WL을 플레이트 라인 PL보다 일정시간 먼저 활성화시키는 것은 초기 동작시 셀 저장 노드의 상태를 안정시켜 센싱 마진을 향상시키기 위함이다.

t3, t4 구간은 센싱구간이다. t3 구간에서 플레이트 라인 PL이 활성화되면 셀 데이터가 서브 비트라인 SBL에 인가된다. 이에 따라, 서브 비트라인의 센싱전압이 셀 데이터에 따라 서로 다른 레벨로 상승한다. 메인 비트라인 풀다운 신호 MBPD가 활성화된 상태에서 서브 비트라인 SBL의 전압 상승으로 NMOS 트랜지스터 N2가 온되어 하이레벨로 프리차지된 메인 비트라인 MBL의 센싱전압이 하강하게 된다.

이때, 센싱제어신호 SEN1이 활성화되어, 센싱 증폭부(222, 272)에서 메인 비트라인 MBL의 센싱전압을 센싱한다.

센싱된 데이터는 t5 구간에서 제어신호 SEN2의 활성화로 데이터 래치부(240)에 저장된다.

이어서, t5 구간 진입시 플레이트 라인 PL의 전압 레벨이 로오로 비활성화되고 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 활성화된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되어 서브 비트라인 SBL의 전압레벨이 접지레벨이 되어 메인 비트라인 MBL이 하이로 활성화된다.

다음에, t6 구간 진입시 워드라인 WL의 전압 레벨이 펌핑레벨로 증가하면 선택된 워드라인 WL과 플레이트 라인 PL의 모든 단위 셀에 히든 데이터 "1"이 기록된다. 그리고, 서브 비트라인 풀업신호 SBPU가 하이로 활성화되고 서브 비트라인 선택신호 SBSW2의 레벨이 상승하여, 서브 비트라인 SBL의 전압 레벨은 펌핑전압 VPP 레벨로 상승하게 된다. 또한, 쓰기 컬럼선택신호 W_Yi<k>가 활성화되어 로컬 데이터버스(300)를 통해 인가되는 데이터가 데이터 래치부(240)에 래치된다.

t7 구간에서 라이트 인에이블 신호 /WE 및 라이트 제어신호 WDN, WDP가 활성화되면, 데이터 래치부(245)에 저장된 데이터는 메인 비트라인 MBL로 전달된다. 그리고, 메인 비트라인 MBL의 데이터는 서브 비트라인 선택신호 SBSW1의 활성화로 인해 서브 비트라인 SBL로 전달된다. 따라서, 새로운 데이터를 라이트하기 위해 서브 비트라인 선택신호 SBSW1이 활성화되어 있는 동안에 로컬 데이터버스(300)를 통해 인가되는 데이터를 메인 비트라인 MBL 및 서브 비트라인 SBL에 각각 인가함으로써 데이터가 "0" 레벨인 경우 메모리 셀에 "0" 레벨의 데이터가 저장된다.

도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도이다.

리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 레벨을 유지한다.

t6 구간에서, 리드 컬럼선택신호 R_Yi<k>가 활성화되어 센싱되어 데이터 래치부(240)에 저장된 데이터가 로컬 데이터버스(300)로 전송된다.

센싱이 완료된 후, t7 구간에서 라이트 제어신호 WDN을 활성화시켜 데이터 래치부(240)에 저장된 데이터를 메인 비트라인 MBL로 전송한다. 이때, 라이트 컬럼선택신호 W_Yi<n>는 로우 레벨 상태로 유지시켜, 로컬 데이터버스(300)를 통해 입력되는 데이터를 차단시킴으로써 데이터 래치부(240)에 저장된 리드 데이터가 다시 셀에 저장되도록 하는 재저장(restore)이 이루어진다.

또한, t6 ∼ t8 구간에서 리드 컬럼선택신호 R_Yi<n>을 활성화시켜 데이터 래치부(240)에 저장된 리드 데이터가 로컬 데이터버스(300)로 전송되도록 한다.

재저장이 완료된 후에는, 워드라인 WL을 플레이트라인 PL 보다 일정시간 먼저 비활성화시킨다.

상술한 바와 같이, 본 발명의 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치는 온도 변화에 따른 메인 비트라인의 신호 전달 특성을 센스앰프에서 보상해줌으로써 데이터 센싱이 안정적으로 이루어질 수 있도록 해준다.

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.

도 2는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 메모리 장치의 구성을 나타내는 구성도.

도 3은 도 1 및 도 2의 셀 어레이 블럭에서 서브 셀 어레이들 중 어느 하나의 구성을 보다 상세하게 나타낸 회로도.

도 4는 셀 어레이 블럭에 구비된 메인 비트라인들과 센스앰프부의 연결관계를 나타내는 구성도.

도 5는 센스앰프부 및 데이터 버스의 관계를 보다 상세하게 나타낸 구성도.

도 6은 본 발명의 제 1 실시예에 따른 각 센스앰프의 구성을 보다 상세하게 나타낸 회로도.

도 7은 본 발명의 제 2 실시예에 따른 각 센스앰프의 구성을 보다 상세하게 나타낸 회로도.

도 8은 본 발명의 제 3 실시예에 따른 각 센스앰프의 구성을 보다 상세하게 나타낸 회로도.

도 9는 본 발명의 제 4 실시예에 따른 각 센스앰프의 구성을 보다 상세하게 나타낸 회로도.

도 10은 도 6 내지 도 9의 센스앰프의 동작을 설명하기 위한 타이밍도.

도 11은 도 6 및 도 8에서 온도 변화에 의한 센스앰프의 온도 특성을 나타내는 도면.

도 12는 도 7 및 도 9에서 온도 변화에 의한 센스앰프의 온도 특성을 나타내는 도면.

도 13은 도 6 및 도 8에서 센싱로드 조절부에 대한 다른 실시예를 나타내는 회로도.

도 14는 도 7 및 도 9에서 센싱로드 조절부에 대한 다른 실시예를 나타내는 회로도.

도 15는 멀티비트 제어기능을 갖는 불휘발성 강유전체 메모리 장치에서의 센싱 증폭부의 구성을 나타내는 회로도.

도 16은 도 15에서 멀티 레벨로 데이터를 센싱하는 원리를 나타내는 도면.

도 17은 도 13 및 도 14의 불휘발성 코딩셀의 구성을 나타내는 회로도.

도 18은 본 발명에 따른 불휘발성 강유전체 메모리 장치의 라이트 동작을 설명하기 위한 타이밍도.

도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 리드 동작을 설명하기 위한 타이밍도.

Claims

메인 비트라인과 서브 비트라인을 구비하며, 상기 서브 비트라인에 선택적으로 연결되는 단위 셀에 데이터를 저장하는 복수개의 셀 어레이 블럭;

상기 셀 어레이 블럭과 일대일 대응되며, 센싱감지 임계전압에 따라 상기 메인 비트라인의 센싱전압을 센싱하고, 온도 변화에 따라 상기 센싱감지 임계전압의 레벨을 조정하는 복수개의 센스앰프부들;

상기 센스앰프부에서 센싱된 리드 데이터와 상기 센스앰프부로 전송될 라이트 데이터를 전송하는 데이터버스부; 및

상기 데이터버스부로부터 인가받은 상기 리드 데이터를 증폭하여 데이터 버퍼로 출력하는 메인앰프부를 구비하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 1항에 있어서, 상기 센스앰프부는

상기 메인 비트라인과 일대일 대응되게 직접 연결되며, 상기 센싱감지 임계전압을 로직 임계전압으로 하여 상기 메인 비트라인의 센싱전압을 반전 증폭하여 센싱하고, 온도 변화에 따라 상기 메인 비트라인의 센싱전압을 반전 증폭시키는 수단의 출력노드의 전압 레벨을 조정하여 상기 센싱감지 임계전압의 레벨을 조정하는 복수개의 센스앰프를 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 2항에 있어서, 상기 데이터버스부는

상기 센스앰프부와 일대일 대응되며, 상기 센스앰프부에서 센싱된 리드 데이터와 상기 센스앰프부로 전송될 라이트 데이터를 전송하는 복수개의 로컬 데이터버스부;

상기 복수개의 로컬 데이터버스부에 공유되어 상기 리드 데이터 및 라이트 데이터를 전송하는 글로벌 데이터버스부; 및

상기 로컬 데이터버스와 상기 글로벌 데이터버스를 선택적으로 연결시키는 복수개의 데이터 버스 스위치 어레이들을 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 2항 또는 제 3항에 있어서, 상기 센스앰프는

센싱로드신호에 따라 상기 메인 비트라인에 선택적으로 로드를 인가하는 센싱 로드부;

제 1 센싱제어신호에 따라 활성화되어, 상기 센싱감지 임계전압에 따라 상기 메인 비트라인의 센싱전압을 반전 증폭하고, 온도 변화에 따라 상기 센싱감지 임계전압의 레벨을 조정하는 적어도 하나의 센싱 증폭부;

상기 센싱 증폭부에서 센싱된 상기 리드 데이터를 선택적으로 전송하는 데이터 전송부;

제 2 센싱제어신호에 따라 상기 데이터 전송부를 통해 전송된 상기 리드 데이터 또는 상기 데이터버스를 통해 전송된 상기 라이트 데이터를 저장하는 데이터 래치부;

라이트 제어신호에 따라 상기 데이터 래치부에 저장된 데이터를 상기 메인 비트라인으로 전송하는 라이트 구동부; 및

컬럼선택신호에 따라 상기 데이터버스와 상기 데이터 래치부를 선택적으로 연결시키는 컬럼 스위치부를 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 4항에 있어서, 상기 센싱 증폭부는

상기 센싱감지 임계전압에 따라 상기 메인 비트라인 센싱전압을 반전 증폭하여 출력하는 입력센싱부; 및

온도 변화에 따라 상기 입력센싱부의 출력노드의 전압 레벨을 변화시켜 상기 센싱감지 임계전압의 레벨을 조정하는 센싱로드 조절부를 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 5항에 있어서, 상기 컬럼 스위치부는

쓰기 컬럼선택신호에 따라 상기 데이터버스로부터 인가되는 데이터를 상기 데이터 래치부로 전송하는 라이트 선택부; 및

읽기 컬럼선택신호에 따라 상기 데이터 래치부에 저장된 데이터를 상기 데이터버스로 전송하는 리드 선택부를 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 5항 또는 제 6항에 있어서, 상기 센싱로드 조절부는

전원전압단과 상기 입력센싱부의 출력노드 사이에 연결되며 게이트가 접지되는 PMOS 트랜지스터인 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 5항 또는 제 6항에 있어서, 상기 센싱로드 조절부는

스위칭 제어신호에 따라 온/오프 되어 상기 입력센싱부의 출력노드의 전압레벨을 가변적으로 조절하는 적어도 하나의 스위칭소자들; 및

상기 스위칭소자들과 일대일 대응되며, 프로그래머블하게 프로그래밍되어 프로그래밍된 상태에 따라 상기 스위칭 제어신호를 선택적으로 활성화시키는 적어도 하나의 불휘발성 코딩셀들을 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 8항에 있어서, 상기 스위칭소자들은

서로 다른 크기의 채널 저항을 갖는 PMOS 트랜지스터들인 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 4항에 있어서, 상기 적어도 하나의 센싱 증폭부

제 1 센싱제어신호에 따라 상기 메인 비트라인의 센싱전압을 서로 다른 크기를 갖는 복수개의 센싱감지 임계전압들과 비교하여 멀티비트의 리드 데이터를 센싱 및 증폭하는 센싱 증폭부 어레이인 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 10항에 있어서, 상기 센싱 증폭부 어레이는

서로 다른 크기의 센싱감지 임계전압에 따라 상기 메인 비트라인 센싱전압을 반전 증폭하여 출력하는 복수개의 입력센싱부; 및

상기 입력센싱부의 각 출력전압을 가변적으로 변화시켜 상기 센싱감지 임계전압의 레벨을 조정하는 복수개의 센싱로드 조절부를 구비하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 11항에 있어서, 상기 복수개의 센싱로드 조절부는

전원전압단과 상기 입력센싱부의 출력노드 사이에 연결되며 게이트가 접지되는 PMOS 트랜지스터들을 서로 다른 수 만큼 구비하여 상기 복수개의 입력센싱부의 센싱감지 임계전압을 서로 다르게 조정하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.
제 11항에 있어서, 상기 복수개의 센싱로드 조절부는

스위칭 제어신호에 따라 온/오프 되어 상기 입력센싱부의 출력노드의 전압레벨을 가변적으로 상승시키는 적어도 하나의 스위칭소자들; 및

상기 스위칭소자들과 일대일 대응되며, 프로그래머블하게 프로그래밍되어 프로그래밍된 상태에 따라 상기 스위칭 제어신호를 선택적으로 활성화시키는 적어도 하나의 불휘발성 코딩셀들을 구비하며,

각 센싱로드 조절부는 상기 스위칭소자들 및 상기 불휘발성 코딩셀을 서로 다른 수 만큼 구비하여 상기 복수개의 입력센싱부의 센싱감지 임계전압을 서로 다르게 조정하는 것을 특징으로 하는 센싱전압 조정기능을 갖는 불휘발성 강유전체 메모리 장치.