JP4673566B2 - マルチビット制御機能を有する不揮発性強誘電体メモリ装置 - Google Patents
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Description
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、前記タイミングデータレジスタアレイ部は、第1のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される複数のセルデータセンシング電圧を前記複数のセンシング感知臨界電圧と比べて複数のセンシングデータレベルを出力するセンスアンプ部、前記共通データバス部に印加されたセルデータの電圧レベルがセンシング感知臨界電圧レベルになる時間に従って発生するロック信号の活性化時に、第2のセンシング制御信号のイネーブルに従い、前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、前記複数の各データレジスタは、前記ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、前記第2のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び再格納のための制御信号の活性化時にデータレジスタ信号をD/A変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えることを特徴とする。
100 タイミングデータバッファ部
200 データバッファバス部
300 タイミングデータレジスタアレイ部
301 バスプルアップ部
302 センスアンプ部
303 センスアンプアレイ部
310 データレジスタ
311 ロックスイッチング部
313 データ入力調整部
314 データ出力調整部
320 データレジスタアレイ部
330、370 ディコーダ
340 インコーダ
350 D/A変換器
351 レファレンスレベル発生部
352 スイッチング部
353 キャパシタ調整部
354 プリチャージ制御部
355、385 共通データバス駆動部
356 バッファ
357 駆動部
400、402 セルアレイブロック
410 メインビットラインプルアップ制御部
420 メインビットラインセンシングロード部
430 サブセルアレイ
440 カラム選択スイッチ部
500、600 共通データバス部
Claims (18)
- 不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、
前記複数のセルデータセンシング電圧を予め設定された複数のセンシング感知臨界電圧と比べて対応する複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセルデータセンシング電圧をアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、
前記タイミングデータレジスタアレイ部は、
第1のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される複数のセルデータセンシング電圧を前記複数のセンシング感知臨界電圧と比べて複数のセンシングデータレベルを出力するセンスアンプ部、
前記共通データバス部に印加されたセルデータの電圧レベルがセンシング感知臨界電圧レベルになる時間に従って発生するロック信号の活性化時に、第2のセンシング制御信号のイネーブルに従い、前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、
前記複数の各データレジスタは、
前記ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、
前記第2のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、
ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び
再格納のための制御信号の活性化時にデータレジスタ信号をD/A変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えること
を特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数の各セルアレイブロックは、
メインビットラインプルアップ制御信号の状態に従い前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットライン制御信号の状態に従い前記メインビットラインのセンシングロードを制御するメインビットラインセンシングロード部、
前記不揮発性強誘電体メモリをそれぞれ備える複数のサブセルアレイ、及び
カラム選択信号の状態に従い、前記メインビットラインと前記共通データバス部を選択的に連結するカラム選択スイッチ部を備えること
を特徴とする請求項1に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記タイミングデータレジスタアレイ部は、
データバッファバス部を介しタイミングデータバッファ部から印加される入力データをディコーディングして複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、及び
前記複数のデータレジスタ信号をアナログレファレンスレベル信号に変換して前記共通データバス部に出力するD/A変換器を備えることを特徴とする請求項1に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記タイミングデータレジスタアレイ部は、データバスプルアップ制御信号に応答して前記共通データバス部を電源電圧にプルアップさせるバスプルアップ部をさらに備えることを特徴とする請求項1に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記センスアンプアレイ部は、前記複数のセンシング感知臨界電圧がそれぞれ設けられ、ロジックしきい値電圧のレベルに従い前記複数のセルデータセンシング電圧を比べる複数のセンスアンプ部を備えることを特徴とする請求項1に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記複数の各センスアンプ部は、
前記第1のセンシング制御信号の活性化時に接地電圧を供給する第1の駆動素子、
前記複数のセルデータセンシング電圧を予め設定された前記ロジックしきい値電圧のレベルと比べて前記接地電圧又は電源電圧を第1のノードに選択的に出力する第2及び第3の駆動素子、及び
前記第1のセンシング制御信号の非活性化時に、センシングプルアップ制御信号がイネーブル時に前記第1のノードを電源電圧にプリチャージさせる第4の駆動素子を備えることを特徴とする請求項5に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記D/A変換器は、前記複数のデータレジスタ信号の電圧レベル状態に従って不揮発性強誘電体キャパシタのサイズを調整し、前記レファレンスレベル信号の電圧レベルを制御するレファレンスレベル発生部、及び
ライトモード時に前記レファレンスレベル信号をバッファリング及び駆動して前記共通データバス部に出力する共通データバス駆動部を備えることを特徴とする請求項3に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記レファレンスレベル発生部は、前記複数のデータレジスタ信号の電圧レベル状態に従いプレートライン制御信号を選択的に出力するスイッチング部、
複数の不揮発性強誘電体キャパシタを備え、前記プレートライン制御信号に応答してキャパシタのサイズを選択的に調整し、前記レファレンスレベル信号のデータ電圧レベルを制御するキャパシタ調整部、及び
プリチャージ区間の間にイコライジング信号がハイにイネーブルされる場合、前記レファレンスレベル信号をローレベルにプリチャージさせるプリチャージ制御部を備えることを特徴とする請求項7に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記スイッチング部は、前記複数のデータレジスタ信号がハイレベルで入力される場合前記プレートライン制御信号を出力し、前記複数のデータレジスタ信号の個数と対応する複数の伝送ゲートを備えることを特徴とする請求項8に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記共通データバス駆動部は、前記レファレンスレベル信号の電流を増幅及び駆動して出力するバッファ、及び
ライト区間の間に活性化される駆動イネーブル信号のイネーブル時に、前記バッファの出力を前記共通データバス部に出力する駆動部を備えることを特徴とする請求項7に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 不揮発性強誘電体メモリをそれぞれ備え、レファレンスタイミングストローブ区間でメインビットラインに誘導された互いに異なる複数のセルデータセンシング電圧を出力する複数のセルアレイブロック、
前記複数のセルデータセンシング電圧が予め設定された1つのセンシング感知臨界電圧に達する時点に検出される複数のセンシングデータレベルに対応して複数のビットのデータをラッチして格納後に出力し、入力される前記複数のビットのデータ又は前記複数のセンシングデータレベルをアナログレファレンスレベル信号に変換して出力するタイミングデータレジスタアレイ部、及び
前記複数のセルアレイブロックと共通に連結され、前記複数のセルアレイブロックと前記タイミングデータレジスタアレイ部との間の互いのデータ交換を制御する共通データバス部を備え、
前記タイミングデータレジスタアレイ部は、
前記1つのセンシング感知臨界電圧が予め設定され、ロジックしきい値電圧のレベルに従い第1のセンシング制御信号のイネーブル区間の間に前記共通データバス部から印加される前記複数のセルデータセンシング電圧を互いに異なるタイミングでセンシングして複数のセンシングデータレベルを出力するセンスアンプ部、
前記共通データバス部に印加されたセルデータの電圧レベルが前記センシング感知臨界電圧レベルになる時間に従って発生し、一定の時間差を有する複数
のロック信号の活性化時に、第2のセンシング制御信号のイネーブルに従い前記センスアンプ部から印加される前記複数のセンシングデータレベルを格納して複数のデータレジスタ信号を出力する複数のデータレジスタを備え、
前記複数の各データレジスタは、
ロック信号の活性化時に前記センスアンプ部から印加されるセンシングデータレベルを出力するロックスイッチング部、
前記第2のセンシング制御信号の活性化時に前記ロックスイッチング部から印加される前記センシングデータレベルを格納するデータラッチ部、
ライト制御信号の活性化時にデータバッファバス部から印加されるコーデイング信号を前記データラッチ部に出力するデータ入力調整部、及び
再格納のための制御信号の活性化時にデータレジスタ信号をD/A変換器に出力し、リード制御信号の活性化時に前記コーディング信号をインコーダに出力するデータ出力調整部を備えること
を特徴とするマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記複数の各セルアレイブロックは、メインビットラインプルアップ制御信号の状態に従い前記メインビットラインをプルアップさせるメインビットラインプルアップ制御部、
メインビットライン制御信号の状態に従い前記メインビットラインのセンシングロードを制御するメインビットラインセンシングロード部、
前記不揮発性強誘電体メモリをそれぞれ備える複数のサブセルアレイ、及び
カラム選択信号の状態に従い、前記メインビットラインと前記共通データバス部を選択的に連結するカラム選択スイッチ部を備えることを特徴とする請求項11に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記タイミングデータレジスタアレイ部は、
データバッファバス部を介しタイミングデータバッファ部から印加される入力データをディコーディングして複数のコーディング信号を前記データレジスタアレイ部に出力するディコーダ、
前記データレジスタアレイ部から印加される前記複数のコーディング信号をインコーディングして前記データバッファバス部に出力するインコーダ、
前記複数のデータレジスタ信号をアナログレファレンスレベル信号に変換して前記共通データバス部に出力するD/A変換器、及び
データバスプルアップ制御信号に応答して前記共通データバス部を電源電圧にプルアップさせるバスプルアップ部を備えることを特徴とする請求項11に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記センスアンプ部は、
前記第1のセンシング制御信号の活性化時に接地電圧を供給する第1の駆動素子、
前記複数のセルデータセンシング電圧を予め設定された前記ロジックしきい値電圧のレベルと比べ、前記接地電圧又は電源電圧を第1のノードに選択的に出力する第2及び第3の駆動素子、及び
前記第1のセンシング制御信号の非活性化時に、センシングプルアップ制御信号がイネーブル時に前記第1のノードを電源電圧にプリチャージさせる第4の駆動素子を備えることを特徴とする請求項11に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記D/A変換器は、前記複数のデータレジスタ信号の電圧レベル状態に従って不揮発性強誘電体キャパシタのサイズを調整し、前記レファレンスレベル信号の電圧レベルを制御するレファレンスレベル発生部、及び
ライトモード時に前記レファレンスレベル信号をバッファリング及び駆動して前記共通データバス部に出力する共通データバス駆動部を備えることを特徴とする請求項13に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記レファレンスレベル発生部は、前記複数のデータレジスタ信号の電圧レベル状態に従いプレートライン制御信号を選択的に出力する前記スイッチング部、
複数の不揮発性強誘電体キャパシタを備え、前記プレートライン制御信号に応答してキャパシタのサイズを選択的に調整し、前記レファレンスレベル信号のデータ電圧レベルを制御するキャパシタ調整部、及び
プリチャージ区間の間にイコライジング信号がハイにイネーブルされる場合、前記レファレンスレベル信号をローレベルにプリチャージさせるプリチャージ制御部を備えること
を特徴とする請求項15に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。 - 前記スイッチング部は、前記複数のデータレジスタ信号がハイレベルで入力される場合前記プレートライン制御信号を出力し、前記複数のデータレジスタ信号の個数と対応する複数の伝送ゲートを備えることを特徴とする請求項16に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
- 前記共通データバス駆動部は、前記レファレンスレベル信号の電流を増幅及び駆動して出力するバッファ、及び
ライト区間の間に活性化される駆動イネーブル信号のイネーブル時に、前記バッファの出力を前記共通データバス部に出力する駆動部を備えることを特徴とする請求項15に記載のマルチビット制御機能を有する不揮発性強誘電体メモリ装置。
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