KR100546100B1

KR100546100B1 - 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이회로

Info

Publication number: KR100546100B1
Application number: KR1020040031389A
Authority: KR
Inventors: 강희복
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-04
Filing date: 2004-05-04
Publication date: 2006-01-24
Also published as: US7054181B2; KR20050106222A; US20050248974A1

Abstract

본 발명은 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이 회로를 개시한다.

본 발명의 셀 어레이 회로는 복수개의 셀이 서브 비트라인에 연결되어 데이터를 저장하며, 하나의 메인 비트라인을 중심으로 좌우로 이웃하는 복수개의 상기 서브 비트라인들이 상기 하나의 메인 비트라인과 선택적으로 연결되어 셀 데이터를 전달하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는 복수개의 서브 셀 어레이들; 상기 서브 셀 어레이에 일대일 대응되며 센싱 제어신호에 따라 대응되는 서브 셀 어레이의 서브 비트라인에 전달된 셀 데이터를 센싱하여 해당 서브 비트라인의 전압을 증폭하는 복수개의 서브 비트라인 센스앰프; 상기 서브 비트라인 센스앰프에 의해 증폭된 상기 서브 비트라인으로부터 상기 하나의 메인 비트라인으로 전달된 셀 데이터를 센싱하여 상기 메인 비트라인의 전압을 증폭하는 메인 비트라인 센스앰프; 및 셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트라인 구동부를 구비하여, 서브 비트라인의 캐피시턴스가 메인 비트라인과 독립된 캐패시턴스로 존재할 수 있도록 함으로써 작은 셀 사이즈로도 안정적으로 데이터를 리드 및 라이트 할 수 있도록 해준다.

Description

계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이 회로{Non-volatile ferroelectric cell array circuit having hierarchy transfer sensing architecture}

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 셀 어레이 회로의 구성을 나타내는 구성도.

도 2는 도 1의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도.

도 3은 도 2의 구조를 갖는 서브 셀 어레이에서 선택된 셀 데이터가 하이인 경우의 동작을 설명하기 위한 타이밍도.

도 4는 도 2의 구조를 갖는 서브 셀 어레이에서 선택된 셀 데이터가 로우인 경우의 동작을 설명하기 위한 타이밍도.

도 5는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 셀 어레이 블럭의 구성을 나타내는 구성도.

도 6은 본 발명의 제 1 실시예에 따른 도 5의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도.

도 7은 도 6의 셀 어레이에서의 동작 파형을 나타내는 파형도.

도 8은 도 6의 서브 셀 어레이의 라이트 모드 동작을 설명하기 위한 타이밍 도.

도 9는 도 6의 서브 셀 어레이의 리드 모드 동작을 설명하기 위한 타이밍도.

도 10은 본 발명의 제 2 실시예에 따른 도 5의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도.

도 11은 도 10의 서브 셀 어레이의 라이트 모드 동작을 설명하기 위한 타이밍도.

도 12는 도 10의 서브 셀 어레이의 리드 모드 동작을 설명하기 위한 타이밍도.

본 발명은 계층적 비트라인(hierarchy bit-line) 구조를 갖는 불휘발성 강유전체 셀 어레이 회로에 관한 것으로서, 보다 상세하게는 셀 데이터 센싱시 각 서브 비트라인의 캐피시턴스가 메인 비트라인과 독립된 캐패시턴스로 존재할 수 있도록 하여 셀 센싱 캐패시턴스가 서브 비트라인의 캐패시턴스로 한정될 수 있도록 하는 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이 회로에 관한 것이다.

불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM:Dynamic Random Access Memory) 정도의 데이터 처리 속도를 가지면서 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써, 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않게 된다.

최근 불휘발성 강유전체 메모리의 용량이 메가 바이트(Mb) 또는 기가 바이트(Gb)로 증가하는데 이렇게 메모리 용량이 증가할 수 록 셀 사이즈가 작아져 셀 캐패시턴스 용량이 점점 작아지고 있다. 이처럼 셀 캐패시턴스 용량이 작은 메모리가 안정적으로 동작하기 위해서는 비트라인의 캐패시턴스 용량이 작아져야 하는데 고집적 메모리에서 이를 실현하기는 용이하지 않다.

따라서 본 발명의 목적은 불휘발성 강유전체 메모리의 셀 어레이 블럭의 회로 구조를 개선하여 작은 셀 캐패시턴스 용량으로도 셀 데이터를 안정적으로 리드 및 라이트 할 수 있으며 레이아웃 면적을 줄일 수 있도록 하는데 있다.

위와 같은 목적을 달성하기 위한 본 발명의 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로는 복수개의 셀이 서브 비트라인에 연결되어 데이터를 저장하며, 하나의 메인 비트라인을 중심으로 좌우로 이웃하는 복수개의 상기 서브 비트라인들이 상기 하나의 메인 비트라인과 선택적으로 연결되어 셀 데이터를 전달하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는 복수개의 서브 셀 어레이들; 상기 서브 셀 어레이에 일대일 대응되며 센싱 제어신호에 따 라 대응되는 서브 셀 어레이의 서브 비트라인에 전달된 셀 데이터를 센싱하여 해당 서브 비트라인의 전압을 증폭하는 복수개의 서브 비트라인 센스앰프; 상기 서브 비트라인 센스앰프에 의해 증폭된 상기 서브 비트라인으로부터 상기 하나의 메인 비트라인으로 전달된 셀 데이터를 센싱하여 상기 메인 비트라인의 전압을 증폭하는 메인 비트라인 센스앰프; 및 셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트라인 구동부를 구비한다.

본 발명의 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로는 복수개의 셀이 서브 비트라인에 연결되어 데이터를 저장하며, 셀 데이터가 인가된 상기 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들; 상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및 셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트라인 구동부를 구비한다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하 게 설명한다.

도 1은 본 발명의 제 1 실시예에 따른 불휘발성 강유전체 셀 어레이 회로의 구성을 나타내는 구성도이다.

도 1의 셀 어레이 회로는 복수개의 서브 셀 어레이들 SCA(0) ∼ SCA(n)로 구분되며 비트라인은 메인 비트라인 MBL과 서브 비트라인 SBL으로 분리되는 계층적 비트라인 구조(hierarchy bit line architecture)를 가진다. 이때, 서브 비트라인 SBL은 각 서브 셀 어레이 SCA(0) ∼ SCA(n) 마다 구비되며, 메인 비트라인 MBL은 서브 셀 어레이 SCA(0) ∼ SCA(n)에 공유되어 서브 비트라인들 SBL과 선택적으로 연결된다. 서브 비트라인 SBL이 메인 비트라인 MBL과 분리되므로, 서브 비트라인 SBL의 캐패시턴스는 메인 비트라인 MBL과 독립된 캐패시턴스로 존재하게 되어 셀 센싱 전하가 전달되는 비트라인의 캐패시턴스 용량을 줄일 수 있다. 각 서브 셀 어레이들 SCA(0) ∼ SCA(n)의 서브 비트라인 SBL의 센싱전압은 메인 비트라인 MBL과 오프된 상태에서 증폭된 후 선택적으로 메인 비트라인 MBL으로 전달된다.

이러한 도 1의 셀 어레이 회로는 서브 셀 어레이 SCA(0) ∼ SCA(n), 서브 비트라인 센스앰프 SBL_SA, 메인 비트라인 센스앰프 MBL_SA 및 워드라인/플레이트라인 구동부를 구비한다.

서브 셀 어레이 SCA(0) ∼ SCA(n)는 하나의 강유전체 캐패시터와 하나의 트랜지스터로 형성된 강유전체 메모리 셀들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 또한, 본 발명의 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에서 메인 비트라인 MBL은 메인 비트라인 MBL을 중심으로 좌우에 인접하는 복수개의 서브 비트 라인들 SBL에 공유된다. 그리고, 동일한 메인 비트라인 MBL에 대응되는 복수개의 서브 비트라인들에 연결된 셀들은 워드라인을 공유하지 않는 폴디드(folded) 비트라인 구조를 하고 있다.

서브 비트라인 센스앰프 SBL_SA는 각 서브 셀 어레이 SCA(0) ∼ SCA(n)에 일대일 대응되게 구비되어 서브 비트라인 SBL으로 전달된 셀 데이터를 센싱하여 증폭한다.

메인 비트라인 센스앰프 MBL_SA는 메인 비트라인 센스앰프 인에이블 신호 MBL_SA_EN(미도시)에 따라 활성화되어 서브 비트라인 SBL에서 증폭된 후 메인 비트라인 MBL으로 전달된 셀 데이터를 센싱 및 증폭한다.

워드라인/플레이트라인 구동부는 서브 셀 어레이 SCA(0) ∼ SCA(n)의 워드라인과 플레이트라인을 선택적으로 활성화시켜 셀 데이터의 리드/라이트를 제어한다.

도 2는 도 1의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도이다.

각 서브 셀 어레이 내에서 메인 비트라인 MBL은 메인 비트라인 MBL을 중심으로 좌우에 인접한 두 개의 서브 비트라인 SBL_L, SBL_R에 공유된다. 따라서, 종래에 각 서브 셀 어레이 내에서 하나의 서브 비트라인 SBL에 하나의 메인 비트라인 MBL이 대응되는 경우에 비해 메인 비트라인 MBL의 수가 반으로 줄어든다.

서브 셀 어레이 SCA(n)에서 동일한 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않는 구조(folded BL)를 갖는다. 즉, 두 서브 비트라인 SBL_L, SBL_R을 이용해 n비트의 데이터가 저장된다.

서브 비트라인 선택신호 SBSW1_L 또는 SBSW1_R가 활성화되면 NMOS 트랜지스터 N1 또는 N2가 각각 턴온되어 메인 비트라인 MBL의 로드는 서브 비트라인 SBL_L 또는 SBL_R 수준으로 부담된다. 서브 비트라인 풀다운업 신호 SBPDU는 서브 비트라인 SBL_L, SBL_R에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2_L, SBSW2_R는 각각 서브 비트라인 풀다운업 신호 SBPDU 라인과 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 조정하는 신호이다. 서브 비트라인 SBL_L, SBL_R에 하이 또는 로우 레벨의 전압을 발생시키고자 하는 경우, 하이 레벨 또는 로우 레벨의 전압을 서브 비트라인 풀다운업 신호 SBPDU로 공급하고 서브 비트라인 선택신호 SBSW2_L, SBSW2_R를 선택적으로 활성화시킨다. 그러면, NMOS 트랜지스터 N3, N4가 턴온되어 서브 비트라인 SBL_L, SBL_R에 해당 전압이 공급된다.

본 발명에서는 두 개의 서브 비트라인 SBL_L, SBL_R이 하나의 메인 비트라인 MBL을 공유하므로, 서로 다른 서브 비트라인 선택신호들 SBSW1_L, SBSW1_R, SBSW2_L, SBSW2_R을 사용하여 서브 비트라인 SBL_L, SBL_R을 구분하여 제어한다.

서브 비트라인 센스앰프 SBL_SA는 NMOS 트랜지스터 N1, N2가 오프되어 셀 데이터가 전달된 서브 비트라인 SBL_L 또는 SBL_R과 메인 비트라인 MBL이 전기적으로 오프된 상태에서 셀 데이터가 전달된 서브 비트라인 SBL_L 또는 SBL_R의 전압 크기를 센싱하고 이를 센싱 제어신호 SBL_VOL의 전압 크기와 비교하여 그 전압차에 따라 서브 비트라인 SBL_L 또는 SBL_R의 전압을 증폭한다. 이러한 서브 비트라인 센스앰프 SBL_SA는 두 NMOS 트랜지스터 N5, N6가 두 서브 비트라인 SBL_L, SBL_R에 크로스 커플된 형태로 연결된다. 즉, NMOS 트랜지스터 N5는 서브 비트라인 SBL_L과 센싱 제어신호 SBL_VOL 라인 사이에 연결되며 게이트가 서브 비트라인 SBL_R에 연결된다. 그리고, NMOS 트랜지스터 N6는 서브 비트라인 SBL_R과 센싱 제어신호 SBL_VOL 라인 사이에 연결되며 게이트가 서브 비트라인 SBL_L에 연결된다.

도 3은 도 2의 구조를 갖는 서브 셀 어레이에서 선택된 셀 데이터가 하이인 경우의 동작을 설명하기 위한 타이밍도이다.

t0 구간은 프리차지 구간이다. t0 구간에서 프리차지신호 PRE가 활성화되면 서브 비트라인 SBL_L, SBL_R, 센싱 제어신호 SBL_VOL, 메인 비트라인 MBL 및 서브 비트라인 풀다운업 신호 SBPDU는 전원전압의 절반 수준인 하프(Half) VCC 레벨로 프리차지된다. 이때, 서브 비트라인 선택신호 SBSW1_L, SBSW1_R, SBSW2_L, SBSW2_R는 하이 레벨이 된다.

t1 구간은 어드레스 디코딩 구간으로, 외부의 어드레스 입력 신호 선택 셀 어레이를 활성화하기 위해 필요한 시간이다. t1 구간에서 프리차지신호 PRE는 로우 레벨로 천이된다. 그리고, 서브 비트라인 선택신호 SBSW2_L가 하이 레벨을 유지한 상태에서 서브 비트라인 풀다운업 신호 SBPDU가 로우 레벨로 천이되면, 서브 비트라인 SBL_L이 로우 레벨로 다운된다.

다음에, t2 구간에서 워드라인 WL<0>이 선택되어 활성화되면, 해당 셀의 데이터(하이)가 서브 비트라인 SBL_L에 전달되어 서브 비트라인 SBL_L의 전압 레벨이 하프(Half) VCC 보다 상승하게 된다. 즉, 셀의 하이 데이터 전하(charge)가 서브 비트라인 SBL_L의 캐패시턴스와 공유(share)되어 서브 비트라인 SBL_L의 전압 레벨 이 상승하게 된다. 반면에 서브 비트라인 SBL_R은 선택된 셀이 없으므로 프리차지 전압인 하프 VCC로 유지된다.

다음에, t3 구간에서 센싱 제어신호 SBL_VOL가 로우 레벨로 다운되면 서브 비트라인 센스앰프 SBL_SA의 NMOS 트랜지스터 N6가 온되어 서브 비트라인 SBL_R은 로우 레벨로 다운된다. 반면에, 서브 비트라인 SBL_R이 로우 레벨로 다운됨으로써 NMOS 트랜지스터 N5가 오프 상태를 유지하게 되므로 서브 비트라인 SBL_L은 셀 데이터에 의한 전압 레벨을 계속 유지하게 된다.

다음에, t4 구간에서 서브 비트라인 선택신호 SBSW1_L가 하이로 활성화되면 NMOS 트랜지스터 N1가 온되어 서브 비트라인 SBL_L의 전압이 메인 비트라인 MBL으로 전달된다.

서브 비트라인 SBL_L의 신호가 메인 비트라인 MBL으로 충분히 전달되면, t5 구간에서 메인 비트라인 센스앰프 인에이블 신호 MBL_SA_EN가 하이로 활성화되어 메인 비트라인 센스앰프 MBL_SA는 메인 비트라인 MBL의 전압을 하이 레벨로 증폭시킨다.

증폭된 메인 비트라인 MBL의 신호는 NMOS 트랜지스터 N1을 통해 다시 서브 비트라인 SBL_L으로 전달되어 선택된 강유전체 셀의 파괴된 데이터를 복구할 수 있는 리스토어 신호로 사용된다.

도 4는 도 2의 구조를 갖는 서브 셀 어레이에서 선택된 셀 데이터가 로우인 경우의 동작을 설명하기 위한 타이밍도이다.

t0 구간은 프리차지 구간이며, t1 구간은 어드레스 디코딩 구간으로, 도 3에 서와 동일하다.

t2 구간에서 워드라인 WL<0>이 선택되어 활성화되면, 해당 셀의 데이터(로우)가 서브 비트라인 SBL_L에 전달되어 서브 비트라인 SBL_L의 전압 레벨이 조금 상승하나 하프(Half) VCC 보다는 낮게 된다. 즉, 셀의 로우 데이터 전하(charge)가 서브 비트라인 SBL_L의 캐패시턴스와 공유(share)되어 서브 비트라인 SBL_L의 전압 레벨이 조금 상승하나 하프(Half) VCC 보다는 낮게 된다. 반면에 서브 비트라인 SBL_R은 선택된 셀이 없으므로 프리차지 전압인 하프 VCC로 유지된다.

다음에, t3 구간에서 센싱 제어신호 SBL_VOL가 로우 레벨로 다운되면 서브 비트라인 센스앰프 SBL_SA의 NMOS 트랜지스터 N6가 오프되어 서브 비트라인 SBL_R은 하프 VCC 레벨로 유지된다. 반면에, NMOS 트랜지스터 N5는 온되어 서브 비트라인 SBL_L의 센싱전압은 로우 레벨로 다운된다.

다음에, t4 구간에서 서브 비트라인 선택신호 SBSW1_L가 하이로 활성화되면 NMOS 트랜지스터 N1가 온되어 서브 비트라인 SBL_L의 센싱전압이 메인 비트라인 MBL으로 전달된다.

서브 비트라인 SBL_L의 신호가 메인 비트라인 MBL으로 충분히 전달되면, t5 구간에서 메인 비트라인 센스앰프 인에이블 신호 MBL_SA_EN가 하이로 활성화되어 메인 비트라인 센스앰프 MBL_SA는 메인 비트라인 MBL의 전압을 로우 레벨로 증폭시킨다.

증폭된 메인 비트라인 MBL의 신호는 NMOS 트랜지스터 N1을 통해 다시 서브 비트라인 SBL_L으로 전달되어 리스토어 신호로 사용된다.

도 5는 본 발명의 제 2 실시예에 따른 불휘발성 강유전체 셀 어레이 회로의 구성을 나타내는 구성도이다.

도 5의 셀 어레이 회로는 복수개의 상부 서브 셀 어레이 SCA(0) ∼ SCA(n), 복수개의 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n), 메인 비트라인 센스앰프 MBL_SA 및 워드라인/플레이트라인 구동부를 구비한다.

상부 서브 셀 어레이 SCA(0) ∼ SCA(n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)는 메인 비트라인 센스앰프 MBL_SA를 중심으로 상하 대칭되게 구비된다. 서브 셀 어레이 SCA(0) ∼ SCA(n), SCA(10) ∼ SCA(1n)는 하나의 강유전체 캐패시터와 하나의 트랜지스터로 형성된 강유전체 메모리 셀들이 서브 비트라인 SBL에 연결되어 데이터를 저장한다. 서브 비트라인 SBL은 각 서브 셀 어레이 SCA(0) ∼ SCA(n), SCA(10) ∼ SCA(1n) 마다 구비되며, 메인 비트라인 MBL은 각 서브 셀 어레이 SCA(0) ∼ SCA(n), SCA(10) ∼ SCA(1n)에 공유된다. 각 서브 셀 어레이 SCA(0) ∼ SCA(n), SCA(10) ∼ SCA(1n) 내에서 서브 비트라인 SBL은 메인 비트라인 MBL과 일대일로 대응되어 셀 데이터에 따라 메인 비트라인 MBL의 센싱전압을 유도한다. 즉, 각 서브 셀 어레이 SCA(0) ∼ SCA(n), SCA(10) ∼ SCA(1n)는 서브 비트라인 SBL에 인가된 셀 데이터에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 인가되는 전류량이 조절되어 메인 비트라인 MBL에 센싱전압을 발생시키는 계층 전달(hierarchy transfer) 센싱 구조를 갖는다.

메인 비트라인 센스앰프 MBL_SA는 상부 서브 셀 어레이 SCA(0) ∼ SCA(n)의 메인 비트라인과 이에 대칭되는 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 메인 비트라인에 공유되어 센싱신호 SEN에 따라 두 메인 비트라인 MBL에 유도된 센싱전압을 증폭한다.

워드라인/플레이트라인 구동부는 상부 서브 셀 어레이 SCA(0) ∼ SCA(n)와 하부 서브 셀 어레이 SCA(10) ∼ SCA(1n)의 워드라인과 플레이트라인을 선택적으로 활성화시켜 셀 데이터의 리드/라이트를 제어한다.

도 6은 본 발명의 제 1 실시예에 따른 도 5의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도이다.

서브 비트라인 선택신호 SBSW1이 활성화되면 NMOS 트랜지스터 N9가 턴온 되어 메인 비트라인 MBL의 로드는 한개의 서브 비트라인 SBL 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N7가 턴온 되어 서브 비트라인 SBL은 접지전압 레벨로 풀다운된다.

서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급할 전원을 조정하는 신호이며, 서브 비트라인 선택신호 SBSW2는 서브 비트라인 SBL에 서브 비트라인 풀업 신호 SBPU가 인가되도록 조정하는 신호이다. 예컨대, 저 전압시 높은 전압을 발생시키고자 하는 경우, 서브 비트라인 풀업 신호 SBPU로서 전원전압 VCC 보다 높은 전압을 공급하고 서브 비트라인 선택신호 SBSW2를 활성화시킨다. 서브 비트라인 선택신호 SBSW2의 활성화로 NMOS 트랜지스터 N8가 턴온 되면 서브 비트라인 SBL에 높은 전압의 서브 비트라인 풀업 신호 SBPU가 공급된다. 그리고, 서브 비트라인 SBL에는 복수개의 불휘발성 강유전체 셀들이 연결된다.

NMOS 트랜지스터 N10는 전원전압 VCC과 NMOS 트랜지스터 N11 사이에 연결되 고 게이트 단자로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N11는 NMOS 트랜지스터 N11와 메인 비트라인 MBL 사이에 연결되고 게이트 단자는 서브 비트라인 SBL과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N11는 서브 비트라인 SBL의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도한다. 예컨대, 셀 데이터가 하이이면, 서브 비트라인 SBL에 높은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N11를 통해 흐르는 전류량이 많아져 메인 비트라인 MBL에 높은 센싱전압이 유도된다. 반대로, 셀 데이터가 로우이면, 서브 비트라인 SBL에 낮은 셀 전압이 인가되고, 이로인해 NMOS 트랜지스터 N11를 통해 흐르는 전류량이 적어져 메인 비트라인 MBL에 낮은 센싱전압이 유도된다. 이처럼, 셀 데이터에 따라 메인 비트라인 MBL에 유도되는 센싱전압의 레벨 차를 이용하여 선택된 셀의 데이터를 센싱할 수 있게 된다.

도 7은 도 6의 셀 어레이에서의 동작 파형을 나타내는 파형도이다.

워드라인 WL과 플레이트라인 PL의 신호가 펌핑 레벨 VPP로 활성화되면, 셀 데이터가 서브 비트라인 SBL에 전달되어 서브 비트라인 SBL의 전압이 상승한다. 서브 비트라인 SBL의 전압 상승으로 NMOS 트랜지스터 N11가 온되어 메인 비트라인 MBL으로 전류가 유입되어 메인 비트라인 MBL에 센싱전압이 유도된다. 즉, 서브 비트라인 SBL의 전압 레벨에 따라 메인 비트라인 MBL에 유입되는 전류량이 조절됨으로써 서브 비트라인 SBL의 신호가 메인 비트라인 MBL로 전달된다. 이때, 메인 비트라인 MBL의 전압은 서브 비트라인 SBL 보다 NMOS 트랜지스터 N11의 문턱전압(Vtn) 만큼 다운되어 전달된다. 그러나, 그 위상은 서브 비트라인 SBL과 동일하게 전달된다.

다음에, 센싱신호 SEN가 활성화되면, 메인 비트라인 MBL의 센싱전압은 메인 비트라인 센스앰프 MBL_SA에 의해 증폭된다.

도 8은 도 6의 서브 셀 어레이의 라이트 모드 동작을 설명하기 위한 타이밍도이다.

t0 구간은 프리차지 구간이다. 프리차지 구간에서 메인 비트라인 MBL과 서브 비트라인 SBL은 풀다운 된다.

t1 구간에서 어드레스가 천이되고 라이트 인에이블 신호 /WE가 로오로 비활성화되면, 라이트 모드 액티브 상태가 된다. t1 구간에서도 메인 비트라인 MBL과 서브 비트라인 SBL은 풀다운 상태를 유지한다.

이처럼, 워드라인 WL과 플레이트라인 PL이 활성화되기 전에 메인 비트라인 MBL과 서브 비트라인 SBL이 로우 레벨로 유지됨으로써 비트라인 MBL, SBL 자체에 연결된 NMOS 트랜지스터들 또는 쇼트(short)로 인한 전류누출을 막아 스탠바이(Standby) 전류를 줄일 수 있다.

t2 구간에서 워드라인 WL과 플레이트 라인 PL이 하이로 인에이블되면, 인에이블된 워드라인 WL에 의해 선택된 셀의 데이터가 서브 비트라인 SBL에 인가된다. 그리고, 메인 비트라인 풀업 신호 MBPU가 활성화된 상태에서 서브 비트라인 SBL에 셀 데이터가 인가되면, NMOS 트랜지스터 N11가 온되어 메인 비트라인 MBL에 센싱전압이 유도된다. 이때, 셀 데이터에 따라 NMOS 트랜지스터 N11를 통해 메인 비트라 인 MBL으로 유입되는 전류량이 달라지므로, 셀 데이터에 따라 서로 다른 레벨의 센싱전압이 메인 비트라인 MBL에 유도된다. 또한, 서브 비트라인 SBL의 전압과 메인 비트라인 MBL의 전압은 동일한 위상을 갖게 된다.

t3 구간에서, 메인 비트라인 MBL에 유도된 전압은 센싱신호 SEN의 활성화로 메인 비트라인 센스앰프 MBL_SA에 의해 센싱 및 증폭된다.

다음에 t4 구간에서, 플레이트 라인 PL의 전압이 로우로 비활성화되고 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되면 서브 비트라인 SBL은 접지레벨로 조정된다. 그리고, 메인 비트라인 풀업 신호 MBPU가 로우로 다운된다.

다음에, t5 구간에서 서브 비트라인 풀업 신호 SBPU로서 고전압이 인가되고 서브 비트라인 선택신호 SBSW2가 펌핑되면 고전압이 서브 비트라인 SBL으로 전달된다. 이에 따라, 구동된 워드라인 WL에 연결된 모든 셀에 외부 데이터와 상관없이 하이 데이터가 라이트된다(Hidden "1").

t6 구간에서, 라이트 인에이블 신호 /WE가 하이로 활성화되면 데이터 라이트가 수행된다. 이를 위해, 플레이트 라인 PL의 전압은 다시 펌핑 레벨 VPP로 활성화되고, 서브 비트라인 선택신호 SBSW2는 로우 레벨로 천이된다. 그리고, 서브 비트라인 선택신호 SBSW1가 하이로 활성화되어 데이터 버스(미도시)를 통해 메인 비트라인 MBL에 전달된 라이트 데이터가 서브 비트라인 SBL로 전달되어 셀에 라이트된다. 이때, 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터(Hidden '1')가 그대로 유지되며, 서브 비트라인 SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 즉, t6 구간은 외부의 로우 데이터("0")가 셀 에 라이트되는 구간이다.

데이터 라이트가 완료된 후, t7 구간에서 워드라인 WL이 플레이트라인 PL 보다 일정시간 먼저 비활성화된다.

도 9는 도 6의 서브 셀 어레이의 리드 모드 동작을 설명하기 위한 타이밍도이다.

리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다.

t0 ∼ t5 구간은 선택된 셀의 데이터를 센싱 및 증폭하여 출력하고 선택된 셀에 히든 데이터 "1" 을 기록하는 과정으로서 도 8에서의 t0 ∼ t5 구간과 동일하다.

t6 구간에서 플레이트 라인 PL의 전압이 다시 펌핑 레벨로 활성화되고 서브 비트라인 선택신호 SBSW1가 활성화되면, 메인 비트라인 MBL에 유도된 리드 데이터가 서브 비트라인 SBL으로 전달되어 셀에 리스토어된다. 서브 비트라인 SBL의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, SBL의 데이터가 로우이면 해당 셀에 로우 데이터가 리스토어된다. 따라서, t6 구간이 내부에서 센싱 증폭된 데이터가 다시 셀에 라이트되는 리스토어 구간이 된다. 이때, 메인 비트라인 MBL의 전압 위상과 서브 비트라인 SBL의 전압 위상이 동일하므로, 종래 계층적 비트라인 구조에서와 같이 메인 비트라인 MBL의 전압 레벨을 반전시킬 필요없이 바로 서브 비트라인에 전달할 수 있다.

리스토어가 완료된 후, t7 구간에서 워드라인 WL이 플레이트라인 PL 보다 일 정시간 먼저 비활성화된다.

도 10은 본 발명의 제 2 실시예에 따른 도 5의 어느 한 서브 셀 어레이의 구성을 보다 상세하게 나타낸 회로도이다.

각 서브 셀 어레이 내에서 메인 비트라인 MBL은 도 2에서와 같이 메인 비트라인 MBL을 중심으로 좌우에 인접한 두 개의 서브 비트라인 SBL_L, SBL_R에 공유된다. 또한, 서브 셀 어레이는 동일한 메인 비트라인 MBL에 대응되는 두 서브 비트라인 SBL_L, SBL_R에 연결된 셀들은 워드라인 WL<0> ∼ WL<n>을 공유하지 않는 형태(folded BL)를 갖는다.

서브 비트라인 선택신호 SBSW1_L 또는 SBSW1_R가 활성화되면 NMOS 트랜지스터 N12 또는 N13가 각각 턴온되어 메인 비트라인 MBL의 로드는 서브 비트라인 SBL_L 또는 SBL_R 수준으로 부담된다. 또한, 서브 비트라인 풀다운 신호 SBPD가 활성화되면 NMOS 트랜지스터 N16, N17가 턴온 되어 서브 비트라인 SBL_L, SBL_R은 접지전압 레벨로 풀다운된다. 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL_L, SBL_R에 공급할 전원을 조정하는 신호이다. 그리고, 서브 비트라인 선택신호 SBSW2_L, SBSW2_R는 각각 NMOS 트랜지스터 N14, N15를 선택적으로 온/오프시켜 서브 비트라인 풀업 신호 SBPU 라인과 서브 비트라인 SBL_L, SBL_R 사이의 신호 흐름을 조정하는 신호이다.

본 발명에서는 두 개의 서브 비트라인 SBL_L, SBL_R이 하나의 메인 비트라인 MBL을 공유하므로, 서로 다른 서브 비트라인 선택신호들 SBSW1_L, SBSW1_R, SBSW2_L, SBSW2_R을 이용해 서브 비트라인 SBL_L, SBL_R을 구분하여 제어한다.

NMOS 트랜지스터 N18, N20는 각각 전원전압 VCC과 NMOS 트랜지스터 N19, N21 사이에 연결되고 게이트 단자로 메인 비트라인 풀업 신호 MBPU를 인가받는다. NMOS 트랜지스터 N19, N21는 각각 NMOS 트랜지스터 N18, N20와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자는 각각 서브 비트라인 SBL_L, SBL_R과 연결된다. 메인 비트라인 풀업 신호 MBPU가 활성화시 NMOS 트랜지스터 N19, N21는 대응되는 서브 비트라인 SBL_L, SBL_R의 센싱전압에 따라 전원전압 VCC에 의해 메인 비트라인 MBL으로 공급되는 전류량을 조절하여 메인 비트라인 MBL의 센싱전압을 유도한다. 이러한 커런트 게인을 이용한 동작원리는 도 6에서와 동일하다.

도 11은 도 10의 서브 셀 어레이의 라이트 모드 동작을 설명하기 위한 타이밍도이다.

이하, 설명에서는 서브 비트라인 SBL_L에 연결된 셀이 선택된 경우에 대해 설명한다.

t2 구간에서 워드라인 WL과 플레이트 라인 PL이 하이로 인에이블되면, 인에이블된 워드라인 WL에 의해 선택된 셀의 데이터가 서브 비트라인 SBL_L에 인가된다. 그리고, 메인 비트라인 풀업 신호 MBPU가 활성화된 상태에서 서브 비트라인 SBL_L에 셀 데이터가 인가되면, NMOS 트랜지스터 N19가 온되어 메인 비트라인 MBL에 센싱전압이 유도된다. 이때, 셀 데이터에 따라 NMOS 트랜지스터 N19를 통해 메인 비트라인 MBL으로 유입되는 전류량이 달라지므로, 셀 데이터에 따라 서로 다른 레벨의 센싱전압이 메인 비트라인 MBL에 유도된다. 또한, 서브 비트라인 SBL_L의 전압과 메인 비트라인 MBL_L의 전압은 동일한 위상을 갖게 된다.

다음에 t4 구간에서, 플레이트 라인 PL의 전압이 로우로 비활성화되고 서브 비트라인 풀다운 신호 SBPD가 하이로 활성화되면 서브 비트라인 SBL_L은 접지레벨로 조정된다. 그리고, 메인 비트라인 풀업 신호 MBPU가 로우로 다운된다.

다음에, t5 구간에서 서브 비트라인 풀업 신호 SBPU로서 고전압이 인가되고 서브 비트라인 선택신호 SBSW2_L가 펌핑되면 고전압이 서브 비트라인 SBL_L로 전달된다. 이에 따라, 구동된 워드라인 WL에 연결된 모든 셀에 외부 데이터와 상관없이 하이 데이터가 라이트된다(Hidden "1").

t6 구간에서, 라이트 인에이블 신호 /WE가 하이로 활성화되면 데이터 라이트가 수행된다. 이를 위해, 플레이트 라인 PL의 전압은 다시 펌핑 레벨 VPP로 활성 화되고, 서브 비트라인 선택신호 SBSW2_L는 로우 레벨로 천이된다. 그리고, 서브 비트라인 선택신호 SBSW1_L가 하이로 활성화되어 데이터 버스(미도시)를 통해 메인 비트라인 MBL에 전달된 라이트 데이터가 서브 비트라인 SBL_L으로 전달되어 셀에 라이트된다. 이때, 서브 비트라인 SBL_L의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터(Hidden '1')가 그대로 유지되며, 서브 비트라인 SBL_L의 데이터가 로우이면 해당 셀에 로우 데이터가 라이트된다. 즉, t6 구간은 외부의 로우 데이터("0")가 셀에 라이트되는 구간이다.

도 12는 도 10의 서브 셀 어레이의 리드 모드 동작을 설명하기 위한 타이밍도이다.

t0 ∼ t5 구간은 선택된 셀의 데이터를 센싱 및 증폭하여 출력하고 선택된 셀에 히든 데이터 "1" 을 기록하는 과정으로서 도 11에서의 t0 ∼ t5 구간과 동일하다.

t6 구간에서 플레이트 라인 PL의 전압이 다시 펌핑 레벨로 활성화되고 서브 비트라인 선택신호 SBSW1_L가 활성화되면, 메인 비트라인 MBL에 유도된 리드 데이터가 서브 비트라인 SBL_L으로 전달되어 셀에 리스토어된다. 서브 비트라인 SBL_L의 데이터가 하이이면 t5 구간에 라이트 되었던 데이터가 그대로 유지되며, SBL_L 의 데이터가 로우이면 해당 셀에 로우 데이터가 리스토어된다. 따라서, t6 구간이 내부에서 센싱 증폭된 데이터가 다시 셀에 라이트되는 리스토어 구간이 된다.

리스토어가 완료된 후, t7 구간에서 워드라인 WL이 플레이트라인 PL 보다 일정시간 먼저 비활성화된다.

상술한 바와 같이, 본 발명의 계층 전달 센싱구조를 갖는 불휘발성 강유전체 셀 어레이 회로는 셀 데이터 센싱시 각 서브 비트라인의 캐피시턴스가 메인 비트라인과 독립된 캐패시턴스로 존재할 수 있도록 하여 셀 센싱 캐패시턴스가 서브 비트라인의 캐패시턴스로 한정될 수 있도록 함으로써 작은 셀 사이즈로도 안정적으로 데이터를 리드 및 라이트 할 수 있다. 또한, 하나의 메인 비트라인에 복수개의 서브 비트라인을 대응시킴으로써 레이 아웃 면적을 줄일 수 있다.

Claims

복수개의 셀이 서브 비트라인에 연결되어 데이터를 저장하며, 하나의 메인 비트라인을 중심으로 좌우로 이웃하는 복수개의 상기 서브 비트라인들이 상기 하나의 메인 비트라인과 선택적으로 연결되어 셀 데이터를 전달하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는 복수개의 서브 셀 어레이들;

상기 서브 셀 어레이에 일대일 대응되며 센싱 제어신호에 따라 대응되는 서브 셀 어레이의 서브 비트라인에 전달된 셀 데이터를 센싱하여 해당 서브 비트라인의 전압을 증폭하는 복수개의 서브 비트라인 센스앰프;

상기 서브 비트라인 센스앰프에 의해 증폭된 상기 서브 비트라인으로부터 상기 하나의 메인 비트라인으로 전달된 셀 데이터를 센싱하여 상기 메인 비트라인의 전압을 증폭하는 메인 비트라인 센스앰프; 및

셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트라인 구동부를 구비하는 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.
제 1항에 있어서, 상기 서브 셀 어레이는

상기 메인 비트라인을 중심으로 이웃하는 복수개의 상기 서브 비트라인들에 연결된 셀들이 상기 워드라인을 공유하지 않는 폴디드(folded) 비트라인 구조를 갖는 것을 특징으로 하는 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.
제 2항에 있어서, 상기 서브 비트라인 센스앰프는

셀 데이터가 전달된 서브 비트라인과 상기 메인 비트라인 사이가 오프된 상태에서 셀 데이터에 의한 상기 서브 비트라인의 전압 크기를 센싱하고 이를 상기 센싱 제어신호의 전압 크기와 비교하여 그 전압차에 따라 상기 서브 비트라인의 전압 레벨을 증폭하는 것을 특징으로 하는 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.
복수개의 셀이 서브 비트라인에 연결되어 데이터를 저장하며, 셀 데이터가 인가된 상기 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 계층적 비트라인 구조(hierarchy bit line architecture)를 갖는 복수개의 상부 서브 셀 어레이들과 복수개의 하부 서브 셀 어레이들;

상기 복수개의 상부 서브 셀 어레이들과 상기 복수개의 하부 서브 셀 어레이들 사이에 위치하며, 센싱신호에 따라 상기 복수개의 상부 서브 셀 어레이들에 공유되는 상부 메인 비트라인과 상기 복수개의 하부 서브 셀 어레이들에 공유되는 하부 메인 비트라인의 센싱전압을 센싱하여 증폭하는 메인 비트라인 센스앰프; 및

셀 데이터의 리드 및 라이트를 위해 상기 서브 셀 어레이의 워드라인과 플레이트라인을 선택적으로 활성화시키는 워드라인/플레이트라인 구동부를 구비하는 계 층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.
제 4항에 있어서, 상기 서브 셀 어레이는

하나의 상기 메인 비트라인을 중심으로 좌우에 이웃하는 복수개의 서브 비트라인들이 상기 하나의 메인 비트라인에 대응되며 상기 복수개의 서브 비트라인들 중 셀 데이터가 인가된 서브 비트라인의 센싱전압에 따라 전원전압으로부터 메인 비트라인으로 전달되는 전류량을 조절하여 상기 메인 비트라인의 센싱전압을 유도하는 것을 특징으로 하는 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.
제 4항 또는 제 5항에 있어서, 상기 메인 비트라인 및 상기 서브 비트라인은

셀 데이터를 리드 또는 라이트 하기 위해 워드라인과 플레이트라인이 활성화되기 전에는 접지전압 상태를 유지하는 것을 특징으로 하는 계층 전달 센싱 구조를 갖는 불휘발성 강유전체 셀 어레이 회로.