JP3905909B2 - 半導体装置 - Google Patents
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Description
(1)従来は電源投入時にラッチアップなどによって過大電流が流れ、CMOS LSIチップ内の配線が溶断したりする。あるいは電源の電流容量を越え、正常な電源電圧が印加できなかったりする。MOSFETの基板(ウエル)とソースが等電位とはならないレイアウトと結線になっていることに起因する。例えば、そのソースに正の電圧電源を与えるpチャネルMOSFET(PMOSFET)を例にとろう。ソース(p層)に正の電圧電源(例えば、1.8V)が印加されると、その直前まではウエル(nウエル)はフローティング0Vであるから、ソース・ウエル間のpn接合は順方向に過度にバイアスされてCMOSラッチアップの原因となる。従来までの2V以上のCMOS LSIの製品では、MOSFETのウエルとソースができるだけ等電位になるように両者を近くで結線しているから、電源投入過程でも、その後の通常動作時と同様に上記pn接合は順方向にバイアスされることはない。しかも、しきい値電圧VTは常に一定でありその値がほぼ0.5V以上に設定されているのでサブスレッショルド電流が問題になることもない。nチャネルMOSFET(NMOSFET)でも同様だがPMOSFETほどには深刻な問題とはならない。そのドレインに電源電圧が印加された場合、その直前まではNMOSFETの基板(pウエル)はフローティング0Vでソースも0Vのアース電位に固定されているので、ドレインとウエルで形成されるpn接合が順方向にバイアスされないためである。ただし、ドレイン・ソース間には、しきい値電圧VTが0.5V以下ではサブスレッショルド電流は流れる。ウエルとソースを分離・制御することを特長とした上記従来の技術に記載した文献には、このような電源投入時の問題は述べられておらず、CMOS LSIの低しきい値電圧VT化に伴う新たな課題である。
(2)通常動作モードからスタンバイモードへの切り換え時間、あるいはスタンバイモードから通常動作モードへの切り換え時間がμsオーダとなりきわめて長い。例えば、基板電圧を同じチップ内部で発生する場合を考えてみよう。基板電圧は、チップ内のキャパシタをポンピングするいわゆるチャージポンピング回路をもとに作られるから、その出力電流は低く限定される。一方、基板電源端子はチップ内のトランジスタで共通に結線されているために、合計の基板容量はきわめて大きな値(100pF以上)となる。したがって、上記のようにモード切り換え時には、電流駆動能力の低い基板電圧発生回路で大きな負荷(基板)容量を駆動することになり、その応答時間が長くなる。
(3)通常動作期間中に、入出力の電圧変化のない(いわゆる非活性状態にある)CMOS回路あるいは回路ブロック内のトランジスタのしきい値電圧VTは小さいので、CMOS回路といえどもサブスレッショルド電流がいたるところに流れ、チップ全体の動作電流を増大させる。
(1)半導体装置は、通常動作時には実質的に十分カットオフできないMOSFETから成るCMOS回路のウエルに該MOSFETがカットオフできるようにウエル電圧を印加した後に、該CMOS回路に電源電圧を印加する。
(2)半導体装置は、第1と第2の電源電圧から成り、第1の電源電圧で動作する電圧変換回路を含む回路によって発生された第3の電源電圧を、通常動作時には実質的に十分カットオフできないMOSFETから成るCMOS回路のウエルに該MOSFETがカットオフできるようにウエル電圧として印加した後に、該CMOS回路に第2の電源電圧を印加する。
(3)半導体装置は、通常動作時には実質的にカットオフできないMOSFETを含むCMOS回路のウエル電位を固定する回路と、該CMOS回路の入力信号の変化に応じて該MOSFETのウエル電位を容量結合によって変化させる回路を具備する。
(4)半導体装置は、1個のMOSFETとキャパシタから成るダイナミックメモリセルとCMOS回路を含み、通常動作中には、該CMOS回路を構成するMOSFETのウエル電位はパルス変化させられるものであり、該ダイナミックメモリセルの基板電圧は実質的に直流電源電圧である。
(5)半導体装置は、大きな電圧で動作し、かつ大きなしきい値電圧のMOSFETから成るスタティックメモリセルと小さな電圧で動作し、かつ小さなしきい値電圧のMOSFETから成るCMOS回路を含み、該CMOS回路内のMOSFETのウエル電位をパルス変化させる。
(6)半導体装置は、少なくとも一つのCMOS回路と、スタンバイ制御回路と、電圧変換回路を含み、該電圧変換回路よって発生された電圧を該スタンバイ制御回路に供給し、該スタンバイ制御回路は該電圧を用いて該CMOS回路のウエル電位を動作状態によって変化させ、該ウエル容量よりも大きな容量のキャパシタを該電圧変換回路の出力に接続している。
NW PMOSFETのウエル
PW NMOSFETのウエル
VBP PMOSFETのウエル用電源電圧
VBN NMOSFETのウエル用電源電圧
Claims (5)
- CMOS回路を有する半導体装置において、
上記CMOS回路と外部電源との間に電源電圧制御用MOSFETを有し、
上記CMOS回路は第1動作状態と第2動作状態とを有し、上記CMOS回路に含まれるMOSFETに印加されるウェル電圧は上記第1動作状態において上記第2動作状態におけるよりも浅く制御されることで、上記第1動作状態における上記CMOS回路に含まれるMOSFETのしきい値電圧の絶対値は上記第2動作状態における上記CMOS回路に含まれるMOSFETのしきい値電圧の絶対値が小さくなるよう制御され、
電源投入過程において、上記MOSFETのソース・ウェル間のpn接合が順方向にバイアスされることによるCMOSラッチアップを防止するための所定のウェル電位を上記MOSFETに印加した後に、上記電源電圧制御用MOSFETを導通させることを特徴とする半導体装置。 - 請求項1において、
上記CMOS回路に含まれるMOSFETはサブスレッショルド電流により、上記第1動作状態において実質的に十分カットオフできないMOSFETであり、
上記電源電圧制御用MOSFETは上記CMOS回路に含まれるMOSFETよりも高いしきい値電圧を有することを特徴とする半導体装置。 - ウェル電圧制御回路と、CMOS回路と、上記CMOS回路と外部電源との間に配置された電源電圧制御用MOSFETとを有し、
上記CMOS回路は第1動作状態と第2動作状態とを有し、上記CMOS回路に含まれるMOSFETに印加されるウェル電圧は、上記第1動作状態において上記第2動作状態におけるよりも浅く制御されることで、上記第1動作状態における上記CMOS回路に含まれるMOSFETのしきい値電圧の絶対値は、上記第2動作状態における上記CMOS回路に含まれるMOSFETのしきい値電圧の絶対値よりも小さくなるよう制御され、
電源投入過程において、上記ウェル電圧制御回路により上記MOSFETのウェル電位を駆動した後に、上記電源電圧制御用MOSFETを導通させることを特徴とする半導体装置。 - 請求項3において、
上記CMOS回路に含まれるMOSFETは、サブスレッショルド電流により、上記第1動作状態において実質的に十分カットオフできないMOSFETであり、
上記電源電圧制御用MOSFETは、上記CMOS回路に含まれるMOSFETよりも高いしきい値電圧を有することを特徴とする半導体装置。 - 請求項1乃至4のいずれかにおいて、
上記CMOS回路の電源電圧は2V以下であることを特徴とする半導体装置。
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