KR100426811B1 - 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 셀프얼라인 콘택시 접합손상을 방지하여 스태틱 리프레쉬특성을 향상시킬 수 있는 샐프얼라인 콘택을 구비한 반도체 소자 및 그의 제조방법에 관한 것이다.
본 발명의 셀프얼라인 콘택을 구비한 반도체소자는 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판과; 상기 셀프얼라인 콘택영역에 형성되어 상기 반도체 기판을 노출시키는 셀프얼라인 콘택과; 상기 셀프얼라인 콘택을 제외한 기판상에 형성된 제1절연막과; 상기 제1절연막상에 형성된 다수의 도전막패턴과; 상기 각 도전막 패턴의 측벽에 형성된 스페이서와; 상기 셀프얼라인 콘택영역에서는 상기 셀프얼라인 콘택을 제외한 제1절연막에 형성되고, 상기 비셀프얼라인 콘택영역에서는 상기 제1절연막의 전면상에 형성된 제2절연막과; 상기 스페이서 하부의 제2절연막상에 형성된 제3절연막과; 상기 비셀프얼라인 콘택영역의 전면상부 및 상기 셀프얼라인 콘택영역의 스페이서의 측벽에 형성된 제4절연막과; 상기 비셀프얼라인 콘택영역의 제4절연막상에 형성된 제5절연막을 포함한다.
Description
본 발명은 반도체 소자의 셀프얼라인 콘택에 관한 것으로서, 보다 구체적으로는 셀프얼라인 콘택형성시 접합손상을 방지하여 스태틱 리프레쉬 특성을 향상시킬 수 있는 셀프얼라인 콘택구조 및 그의 형성방법에 관한 것이다.
반도체 메모리소자의 집적도가 증가하고 크기가 축소되면서 디자인 룰이 계속하여 작아지고 있는 추세이다. 이와같이 디자인 룰이 작아짐에 따라 콘택을 셀프얼라인 방식으로 형성하였다.
이러한 셀프얼라인 방식은 게이트와 같은 도전막패턴의 측벽에 질화막으로 된 스페이서를 형성한 다음, 에치스톱퍼용 질화막을 이용하여 층간 절연막을 식각하여 셀프얼라인 콘택을 형성하였다. 이러한 셀프얼라인 콘택형성방법은 스페이서형성 및 셀프얼라인 콘택형성을 위한 식각공정시 기판이 노출되어 접합손상을 초래하게 되었다. 이를 도 1a 내지 도 1f를 참조하여 구체적으로 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 반도체 소자의 셀프얼라인 콘택을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 1a를 참조하면, 반도체 기판인 실리콘 기판(10)이 제공되는데, 상기 실리콘 기판(10)은 셀프얼라인 콘택이 형성될 영역인 셀프얼라인 콘택영역(self-aligned contact area, 11)과 셀프얼라인 콘택이 형성되지 않을 영역인 비셀프얼라인 콘택형역(non self-aligned area, 12)으로 구분된다.
상기 셀프얼라인 콘택영역(11)과 비셀프얼라인 콘택영역(12)을 구비한 실리콘 기판(10)상에 산화막으로된 게이트 절연막(13)을 형성한다. 상기 게이트 절연막(13)상에 그의 상부에 질화막으로 된 마스크층(15)을 구비하는 다수의 게이트(14)를 형성한다. 이때, 상기 게이트(14)는 폴리실리콘막을 구비한 단일의 도전막 또는 적층구조의 도전막으로 이루어진다.
도 1b를 참조하면, 상기 게이트용 폴리실리콘막(14)에 대한 산화공정을 수행하여 산화막(16)을 형성한 다음, 기판전면에 걸쳐 스페이서용 질화막(17)을 형성한다. 도 1c를 참조하면, 상기 질화막(17)을 이방성식각하여 스페이서(18)를 형성한다. 상기 스페이서(18)를 형성하기 위한 질화막(17)의 이방성식각시, 그하부의 산화막(16)도 식각되고, 이에 따라 게이트 산화막(13)의 일부분이 식각되거나 또는 게이트 산화막(13)이 모두 식각되어진다.
도 1d와 같이, 스페이서(18)가 형성된 기판전면상에 에치스톱퍼용 질화막(19)과 층간 절연막(20)을 증착한다. 도 1e와 같이 상기 질화막(19)을 에치스톱퍼로 하여 상기 셀프얼라인 콘택영역(11)의 층간 절연막(20)을 식각하고, 이어서 그하부의 질화막(19) 및 게이트 절연막(13)을 식각하여 도 1f와 같이 셀프얼라인 콘택(21)을 형성한다.
상기한 바와같은 종래의 셀프얼라인 콘택형성방법은 상기 스페이서(18)를 형성하기 위한 질화막(17)의 식각시 게이트 산화막(13)의 일부가 식각되거나 또는 전부 식각되어 기판이 노출되는 경우가 발생한다. 그러므로, 셀프얼라인 콘택을 형성하기 위한 층간 절연막(20)의 식각시 식각손상을 흡수할 버퍼층으로서의 역할을 충분히 수행할 수 없어 접합 손상을 초래하는 문제점이 있었다.
게다가, 상기 스페이서 형성을 위한 질화막의 식각공정다음에 진행되는 이온주입공정 및 세정공정이 추가로 진행되는데, 이러한 공정진행시에도 상기 게이트산화막(13)이 소모되므로, 접합손상이 더욱 더 심해지는 문제점이 있었다. 이에 따라 소자의 접합누설특성이 나빠지고, 스태틱 리프레쉬 특성이 저하되는 문제점이 있었다.
본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 셀프얼라인 콘택 형성시 접합손상을 방지할 수 있는 셀프얼라인 콘택을 구비한 반도체 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 접합누설특성을 향상시켜 스태틱 리프레쉬 특성을 향상시킬 수 있는 셀프얼라인 콘택을 구비한 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트용 폴리실리콘막에 대한 산화공정을 수행한 후 저온산화막을 형성하여 후속의 스페이서 및 셀프얼라인 콘택 형성시 식각손상을 방지하여 접합누설을 방지할 수 있는 셀프얼라인 콘택을 구비한 반도체소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 반도체 소자의 셀프얼라인 콘택을 형성하는 방법을 설명하기 위한 공정단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 셀프얼라인 콘택을 형성하는 방법을 설명하기 위한 공정단면도,
*도면의 주요부분에 대한 부호의 설명*
100 : 반도체 기판 101 : 셀프얼라인 콘택영역
102 : 비셀프얼라인 콘택영역 103 : 게이트 산화막
104 : 게이트 105 : 마스크층
106 : 고온 산화막 107 : 저온산화막
108, 110 : 질화막 109 : 스페이서
111 : 층간 절연막 112 : 셀프얼라인 콘택
이와 같은 목적을 달성하기 위한 본 발명은 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판과; 상기 셀프얼라인 콘택영역에 형성되어 상기 반도체 기판을 노출시키는 셀프얼라인 콘택과; 상기 셀프얼라인 콘택을 제외한 기판상에 형성된 제1절연막과; 상기 제1절연막상에 형성된 다수의 도전막패턴과; 상기 각 도전막 패턴의 측벽에 형성된 스페이서와; 상기 셀프얼라인 콘택영역에서는 상기 셀프얼라인 콘택을 제외한 제1절연막에 형성되고, 상기 비셀프얼라인 콘택영역에서는 상기 제1절연막의 전면상에 형성된 제2절연막과; 상기 스페이서 하부의 제2절연막상에 형성된 제3절연막과; 상기 비셀프얼라인 콘택영역의 전면상부 및 상기 셀프얼라인 콘택영역의 스페이서의 측벽에 형성된 제4절연막과; 상기 비셀프얼라인 콘택영역의 제4절연막상에 형성된 제5절연막을 포함하는 셀프얼라인 콘택을 구비한 반도체 소자를 제공하는 것을 특징으로 한다.
상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막이며; 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시킨 고온산화막이고, 상기 제3절연막은 상기 제2절연막에 비하여 상대적으로 저온에서 형성된 산화막으로서, 제2 및 제3절연막은 식각손상에 대한 버퍼층으로서의 작용하는 것을 특징으로 한다.
상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖으며; 상기 비셀프얼라인 콘택영역에서는 상기 제2절연막에 제3절연막이 일부 존재하며, 이때 제2 및 제2절연막의 두께의 합은 적어도 20Å이상인 것을 특징으로 한다.
상기 제4절연막은 상기 제2 및 제3절연막 및 제5절연막에 대한 식각선택비를 갖는 물질로 이루어지고, 상기 제4절연막은 에치스톱퍼용 질화막이고, 상기 제5절연막은 층간 절연용 산화막인 것을 특징으로 한다.
또한, 본 발명은 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판을 제공하는 단계와; 상기 반도체 기판상에 제1절연막을 형성하는 단계와; 상기 제1절연막상에 다수의 도전막패턴을 형성하는 단계와; 상기 도전막패턴을 포함한 제1절연막상에 제2절연막, 제3절연막 및 제4절연막을 순차 형성하는 단계와; 상기 제4절연막을 식각하여 상기 도전막패턴의 측벽에 스페이서를 형성하는 단계와; 상기 스페이서를 포함한 기판상에 에치스톱퍼용 절연막과 층간 절연막을 순차 형성하는 단계와; 상기 셀프얼라인 콘택영역의 에치스톱퍼용 절연막을 이용하여 상기 층간 절연막을 식각하고, 이어서 상기 제5절연막을 식각하여 셀프얼라인 콘택을 형성하는 단계를 포함하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법을 제공하는 것을 특징으로 한다.
상기 스페이서형성공정후 이온주입공정 및 세정공정이 더 추가되며, 상기 이온주입공정 및 세정공정후 남아있는 제2절연막의 두께 또는 제2 및 제3절연막의 두께의 합은 적어도 20Å이상인 것을 특징으로 한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명한다.
도 2a 내지 도 2f는 종래의 반도체 소자의 셀프얼라인 콘택형성방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 반도체 기판인 실리콘 기판(100)이 제공되는데, 상기 실리콘 기판(100)은 셀프얼라인 콘택이 형성될 영역인 셀프얼라인 콘택영역(101)과 셀프얼라인 콘택이 형성되지 않을 영역인 비셀프얼라인 콘택형역(102)으로 구분된다.
상기 셀프얼라인 콘택영역(101)과 비셀프얼라인 콘택영역(102)을 구비한 실리콘 기판(100)상에 제1절연막(103)을 형성한다. 이때, 상기 제1절연막(103)은 게이트 절연막으로서, 산화막을 50Å 정도의 두께로 형성한다.
상기 제1절연막(103)상에 그의 상부에 질화막으로 된 마스크층(105)을 구비하는 다수의 게이트(104)를 형성한다. 이때, 상기 게이트(104)는 폴리실리콘막을 구비한 단일의 도전막 또는 적층구조의 도전막으로 이루어진다.
도 2b를 참조하면, 상기 게이트(104)를 포함한 기판(100)상에 제2 내지 제4절연막(106), (107), (108)을 순차 형성한다. 여기서, 후속의 스페이서 형성시 식각손상에 대해 버퍼층으로서의 역할을 하는 제2 및 제3절연막(106), (107)은 상기 제4절연막(108)에 대해 식각선택비를 갖는 물질을 사용한다.
이때, 상기 제2절연막(106)은 800℃ 이상의 온도에서 수행되는 산화공정에 의해 형성되는 고온산화막이고, 상기 제3절연막(107)은 상기 제2절연막(106)보다는 상대적으로 낮은 온도 예를들어 800 ~ 900℃의 온도에서 증착되는 저온산화막(MTO, Middle Temperature Oxide)이다. 상기 제2절연막(106)을 위한 고온산화막은 50Å정도의 두께로 형성되고, 상기 제3절연막(107)을 위한 저온산화막은 50Å의 두께로 형성되어진다. 한편, 상기 제4절연막(108)은 스페이서용 절연막으로서, 질화막이 사용된다.
도 2c를 참조하면, 상기 스페이서용 제4절연막(108)을 이방성식각하여 스페이서(109)를 형성한다. 상기 스페이서(109)를 형성하기 위한 제4절연막(108)의 이방성식각시, 그하부의 제3절연막(107)은 일부분 식각되거나 또는 전부 식각되어진다.
이때, 고온산화막으로 된 상기 제2절연막(106)과 저온산화막으로 된 제3절연막(107)은 질화막으로 된 스페이서용 제4절연막(108)에 대하여 식각선택비를 가지므로, 상기 제3절연막(107)이 모두 식각되어도 상기 제3절연막(107)의 하부에는 제2절연막(106)이 존재하게된다. 따라서, 스페이서 형성을 위한 식각시 상기 제2 및 제3절연막(106), (107)은 기판에 대한 식각손상(etch damage)을 방지하기 위한 버퍼층으로서의 역할을 충분히 수행한다.
도면상에는 도시되지 않았으나 후속공정에서 이온주입공정 및 세정공정이 수행되는데, 이러한 공정에서도 산화막은 소모되어 남아있는 제3절연막(107) 또는 제2절연막(106)의 일부분이 식각되어진다. 도 2c에는 실시예로서, 후속의 이온주입공정 및 세정공정수행후 제3절연막(107)은 모두 제거되고 제2절연막(106)만이 남아있는 것을 도시하였다. 그러나, 후속의 이온주입공정 및 세정공정후에 제2절연막(106)상에 제3절연막(107)이 일부분 남아있을 수도 있다.
이때, 상기 게이트 절연막으로 사용되는 제1절연막(103)상에 남아있는 제2절연막(106)의 두께 또는 제2 및 제3절연막(160), (107)의 두께의 합은, 후속의 층간절연막을 식각하여 셀프얼라인 콘택을 형성하는 공정에서 식각손상에 대한 버퍼층으로서의 역할을 충분히 수행하기 위해서는 적어도 20Å이상이 되어야 한다. 이때, 상기 남아있는 제2절연막(106)의 두께 또는 제2 및 제3절연막(106), (107)의 두께가 20Å이상이 되어야 하는 이유는 후속의 셀프얼라인 콘택을 형성하기 위한 층간 절연막의 식각시 기판과 질화막 사이에 존재하는 식각 버퍼층인 산화막이 20Å이상의 두께로 유지되어야 제2절연막(160) 또는 제2 및 제3절연막(106), (107)이 식각되더라도 기판의 손상을 방지 할 수 있기 때문이다. 다시말하면, 남아있는 제2절연막(106)의 두께 또는 제2 및 제3절연막(106), (107)의 두께가 20Å이 되지 않으면, 후속의 이온주입공정과 세정공정 그리고 셀프 얼라인 공정시 제2 및 제3절연막(106), (107) 뿐만아니라, 그 하부의 제1절연막(103)도 식각되기 때문이다.
도 2d와 같이, 상기 스페이서(109)가 형성되고 상기 제2절연막(106)이 제1절연막(103)인 게이트 산화막상에 남아있는 상태에서, 상기 기판전면상에 제5절연막(110)과 제6절연막(111)을 순차 증착한다.
상기 제5절연막(110)은 후속의 셀프얼라인 콘택을 형성하기 위한 제6절연막(111)의 식각시 에치스톱퍼로 작용하며, 상기 제2 및 제3절연막(106) 및 (107)과 식각선택비를 갖을 뿐만 아니라 제6절연막과도 식각선택비를 갖는 질화막이 사용된다. 상기 제6절연막(111)은 층간 절연막으로서, 산화막이 사용된다.
도 2e와 같이 상기 제5절연막(110)을 에치스톱퍼로 하여 상기 제6절연막(111)중 상기 셀프얼라인 콘택영역(101)에 해당하는 부분을 식각하고, 이어서 도 2f와 같이 상기 제6절연막(111)의 식각에 의해 노출된 제5절연막(100) 및 제2절연막(106)과 제1절연막(103)을 식각하여 셀프얼라인 콘택(112)을 형성한다.
본 발명의 실시예에 따른 셀프얼라인 콘택공정은 게이트용 폴리실리콘막의 산화공정에 의해 형성된 제2절연막(106)인 산화막상에 상기 산화막보다는 저온에서 제3절연막(107)인 산화막을 형성하여 줌으로써, 상기 제2 및 제3절연막(106), (107)은 스페이서 및 셀프얼라인 콘택형성시 식각손상에 대한 버퍼층으로서의 역할을 충분히 수행한다. 이때, 상기 제3절연막(107)은 상기 제2절연막(106)보다는 상대적으로 저온에서 증착되므로, 소자의 열적 안정화를 얻을 수 있다.
따라서, 도 2f에서 보는 바와같이 비셀프얼라인 콘택영역(102)에 셀프얼라인 콘택형성공정후에도 상기 제1절연막(103)상에 제2절연막(106)이 존재함으로 알 수 있다. 도 2f에는 도시되지 않았으나, 비셀프얼라인 콘택영역(102)의 제2절연막(106)상에 제3절연막(107)이 일부분 남아있을 수도 있다.
상기한 바와같은 본 발명의 반도체소자의 셀프얼라인 콘택형성방법에 따르면, 게이트용 폴리실리콘막에 대한 산화공정을 수행하여 고온산화막을 형성한 다음 저온산화막을 형성하여 줌으로써 후속의 스페이서형성공정 및 셀프얼라인 콘택형성공정에서 상기 고온산화막과 저온산화막에 의해 식각손상을 방지할 수 있다. 이와같이 식각손상이 방지됨에 따라 접합누설특성을 개선시켜 소자의 스태틱 리프레쉬특성을 향상시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (19)
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판과;상기 셀프얼라인 콘택영역에 형성되어 상기 반도체 기판을 노출시키는 셀프얼라인 콘택과;상기 셀프얼라인 콘택을 제외한 기판상에 형성된 제1절연막과;상기 제1절연막상에 형성된 다수의 도전막패턴과;상기 각 도전막 패턴의 측벽에 형성된 스페이서와;상기 셀프얼라인 콘택영역에서는 상기 셀프얼라인 콘택을 제외한 제1절연막에 형성되고, 상기 비셀프얼라인 콘택영역에서는 상기 제1절연막의 전면상에 형성된 제2절연막과;상기 스페이서 하부의 제2절연막상에 형성된 제3절연막과;상기 비셀프얼라인 콘택영역의 전면상부 및 상기 셀프얼라인 콘택영역의 스페이서의 측벽에 형성된 제4절연막과;상기 비셀프얼라인 콘택영역의 제4절연막상에 형성된 제5절연막을 포함하며,상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자.
- 제 1 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 2 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시킨 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 1 항에 있어서, 상기 제2절연막은 상기 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 삭제
- 제 3 항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 6 항에 있어서, 상기 비셀프얼라인 콘택영역에서는 상기 제3절연막이 상기 제4절연막하부의 제2절연막상에 일부 남아있는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 제 7 항에 있어서, 상기 비셀프얼라인 콘택영역에서의 제2 및 제3절연막의 두께의 합은 적어도 20Å이상인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 삭제
- 제 1 항에 있어서, 상기 제4절연막은 에치스톱퍼용 질화막이고, 상기 제5절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자.
- 셀프얼라인 콘택영역과 비셀프얼라인 콘택영역을 구비한 반도체 기판을 제공하는 단계와;상기 반도체 기판상에 제1절연막을 형성하는 단계와;상기 제1절연막상에 다수의 도전막패턴을 형성하는 단계와;상기 도전막패턴을 포함한 제1절연막상에 제2절연막, 제3절연막 및 제4절연막을 순차 형성하는 단계와;상기 제4절연막을 식각하여 상기 도전막패턴의 측벽에 스페이서를 형성하는 단계와;상기 스페이서를 포함한 기판상에 에치스톱퍼용 절연막과 층간 절연막을 순차 형성하는 단계와;상기 셀프얼라인 콘택영역의 에치스톱퍼용 절연막을 이용하여 상기 층간 절연막을 식각하고, 이어서 상기 제5절연막을 식각하여 셀프얼라인 콘택을 형성하는 단계를 포함하며,상기 비셀프얼라인 콘택영역의 제1절연막상에 남아있는 제2절연막은 적어도 20Å이상의 두께를 갖는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 도전막 패턴은 적어도 폴리실리콘막을 포함하는 단일막 또는 적층막을 구비하는 게이트이고, 제1절연막은 게이트 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 11 항에 있어서, 상기 제2절연막은 상기 게이트용 폴리실리콘막을 산화시켜 형성한 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 13 항에 있어서, 상기 제3절연막은 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 14 항에 있어서, 상기 제4절연막은 스페이서용 절연막으로서, 상기 제2 및 제3절연막에 대한 식각선택비를 갖는 질화막으로 이루어지는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체소자의 제조방법.
- 제 15항에 있어서, 상기 스페이서형성공정후 이온주입공정 및 세정공정이 더 추가되는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 16항에 있어서, 상기 이온주입공정 및 세정공정후 남아있는 제2절연막의 두께 또는 제2 및 제3절연막의 두께는 적어도 20Å이상인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 17 항에 있어서, 상기 남아있는 제2절연막 및/또는 제3절연막은 식각손상에 대한 버퍼층으로서의 역할을 수행하는 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
- 제 11 항에 있어서, 상기 제5절연막은 에치스톱퍼용 질화막이고, 상기 제6절연막은 층간 절연용 산화막인 것을 특징으로 하는 셀프얼라인 콘택을 구비한 반도체 소자의 제조방법.
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