JP3957945B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ＤＲＡＭ等に使用されるセルフアラインコンタクト構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、半導体装置を構成する素子の面積の縮小化が要求されている。しかし、半導体装置が高集積化されても、半導体装置を形成するためのフォトリソグラフィー工程におけるアライメントの精度は、素子の縮小の割合ほどには向上しないのが現状である。
【０００３】
そこで、半導体装置の微細化に伴って種々の工夫がなされている。例えば、ＤＲＡＭ等の高集積化された半導体記憶装置におけるセルフアラインコンタクトはその１つである。
セルフアラインコンタクトについては、ゲート電極の側面上にサイドウォールスペーサとしてシリコン窒化膜を形成することがある。そこで以下に、ＭＯＳトランジスタのゲート電極の側面に、窒化シリコンよりなるサイドウォールスペーサを形成してなるセルフアラインコンタクトについて説明する。
【０００４】
まず、図１(a) に示すような構造になるまでの工程を説明する。
シリコン基板１０１のメモリセル領域１０２及び周辺回路領域１０３のそれぞれにおいて電気的に活性にしようとする活性領域の相互間を素子分離絶縁膜１０４により分離した後に、マスクを用いて半導体基板１０１の所定の活性領域に不純物イオンを注入してウェル１０５，１０６を形成する。
【０００５】
続いて、熱酸化法により活性領域にゲート絶縁膜１０７を形成した後に、化学気相成長（ＣＶＤ）法を用いてシリコン膜と保護絶縁膜を順に形成する。ついで、シリコン膜と保護絶縁膜をフォトリソグラフィー法によりパターニングしてメモリセル領域１０２と周辺回路領域１０３にゲート電極１０８ａ，１０８ｂを形成する。この場合、メモリセル領域１０２の１つの活性領域には所定の間隔を置いて複数のゲート電極１０８ａが形成されている。
【０００６】
なお、ゲート電極１０８ａ，１０８ｂの上面は保護絶縁膜１０９によって覆われた状態となっている。
次に、図１(b) に示す状態になるまでの工程を説明する。
まず、ゲート電極１０８ａ，１０８ｂと素子分離絶縁膜１０４をマスクに使用して、活性領域に不純物をイオン注入して、ゲート電極１０８ａ，１０８ｂの両側のシリコン基板１０１の不純物拡散層１１０ａ，１１０ｂの低濃度部を形成する。
【０００７】
次に、ゲート電極１０８ａ，１０８ｂ及び素子分離絶縁膜１０４を覆うシリコン窒化膜をシリコン基板１０１の上に形成した後に、そのシリコン窒化膜をエッチバックすることにより、シリコン窒化膜をサイドウォールスペーサ１１１ａ，１１１ｂとしてゲート電極１０８ａ，１０８ｂの両側に残す。
続いて、ゲート電極１０８ａ，１０８ｂ、サイドウォールスペーサ１１１ａ，１１１ｂをマスクに使用して活性領域に不純物をイオン注入して、不純物拡散層１１０ａ，１１０ｂの高濃度部を形成する。
【０００８】
次に、図２(a) に示すように、ゲート電極１０８ａ，１０８ｂ等を覆う第１の絶縁膜１１２と第２の絶縁膜１１３を順に形成する。その第１の絶縁膜１１２としてシリコン窒化膜を形成し、第２の絶縁膜１１３として不純物を含むシリコン酸化膜、例えばＢＰＳＧ(boro-phospho silicate glass) を形成する。ＢＰＳＧの下にシリコン窒化膜を形成するのは、ＢＰＳＧ内の不純物がシリコン基板１０１に拡散することを防止するためである。その第２の絶縁膜１１３は加熱リフローされてその上面が平坦化される。
【０００９】
その後に、図２(b) に示すように、フォトリソグラフィー法を用いて第１及び第２の絶縁膜１１２，１１３をパターニングして、メモリセル領域１０２に存在する不純物拡散層１１０ａの上方にコンタクトホール１１３ａ〜１１３ｃを形成する。この場合、メモリセル領域１０２における第２の絶縁膜１１３はフッ酸によってエッチングされ、第１の絶縁膜１１２はエッチングストッパーとなる。また、第１の絶縁膜１１２はリン酸によってエッチングされ、その下の不純物拡散層１１０ｂを露出させることになる。
【００１０】
それらのコンタクトホール１１３ａ〜１１３ｃの幅は、サイドウォールスペーサ１１１ａの間隔によって決定される。
この場合、１つのメモリセル領域１０２において、中央に形成されるコンタクトホール１１３ａはビット線接続に使用され、その他の２つのコンタクトホール１１３ｂ，１１３ｃはキャパシタ接続に使用される。
【００１１】
次に、図３(a) に示すように、各コンタクトホール１１３ａ〜１１３ｃの中にシリコン製のプラグ１１４ａ〜１１４ｃを充填し、続いて、酸化シリコンよりなる第３の絶縁膜１１５を第２の絶縁膜１１３及びプラグ１１４ａ〜１１４ｃの上に形成する。続いて、第３の絶縁膜１１５をフォトリソグラフィー法によりパターニングしてビット線接続用のコンタクトホール１１３ａの上に開口１１６を形成すると同時に、フォトリソグラフィー法により周辺回路領域１０３の第３の絶縁膜１１５と第２の絶縁膜１１３をパターニングして不純物拡散層１１０ｂの上にコンタクトホール１１７を形成する。
【００１２】
コンタクトホール１１７を形成する際には、第１の絶縁膜１１２とプラグ１１４ａがエッチングストッパーとして機能するので、開口１１６とコンタクトホール１１７の深さの制御が容易となる。したがって、コンタクトホール１１７から不純物拡散層１１０ｂを露出させるためには、コンタクトホール１１７を通して第１の絶縁膜１１２をエッチングする必要がある。
【００１３】
なお、図３(a) のＩ−Ｉ断面を示すと、図５(a) のようになる。
この後に、図３(b) に示すように、第３の絶縁膜１１５の上に金属膜を形成し、これをパターニングすることにより、メモリセル領域１０２では開口１１６の下のプラグ１１４ａに接続されるビット線１１８が形成され、また、周辺回路領域１０３では、コンタクトホール１１７を通して不純物拡散層１１０ｂに繋がる配線１１９が形成される。
【００１４】
その後に、特に図示しないが、メモリセル領域１０２の上にキャパシタ（不図示）を形成する工程に移る。
ところで、周辺回路領域１０３においてはゲート電極の他の配線も形成されるが、その配線と上側の配線との接続ためには、図６に示すような構造が採用される。
【００１５】
次に、図６に示す構造の形成工程を以下に説明する。
まず、シリコン基板１３１の表面に素子分離絶縁膜１３２を形成した後に、メモリセル領域１０２と周辺回路領域１０３のそれぞれに、ゲート酸化膜１３３を介して複数のゲート電極１３４，１３５を形成する。これと同時に、周辺回路領域１０３では素子分離絶縁膜１３２の上を通る一層目の配線１３６が形成される。
【００１６】
それらのゲート電極１３４，１３５と配線１３６は、それぞれ多結晶シリコン膜とタングステンシリサイド膜の二層構造を有し、その上にはシリコン窒化膜よりなる保護絶縁膜１３７が形成されている。
次に、ゲート電極１３４，１３５と一層目の配線１３６とシリコン基板１３１を覆うシリコン窒化膜を形成し、ついで、そのシリコン窒化膜をエッチバックすることによりゲート電極１３４，１３５と配線１３６の両側のそれぞれにサイドウォールスペーサ１３８ａ、１３８ｂ，１３８ｃとして残す。なお、一層目の配線１３６はゲート電極１３５から素子分離絶縁膜１３２上に引き出された構造を有している。
【００１７】
なお、サイドウォールスペーサ１３８ａ、１３８ｂ，１３８ｃを形成する前と後にシリコン基板１３１に不純物を導入することにより、ソース／ドレインとなる不純物拡散層１３９ａ、１３９ｂが形成される。
次に、ＢＰＳＧよりなりなる第１の層間絶縁膜１４０を保護絶縁膜１３７、半導体基板１３１等の上に形成し、その第１の層間絶縁膜１４０の表面を加熱リフロー又は化学機械研磨により平坦化する。
【００１８】
メモリセル領域１０２では、ビット線コンタクトとストレージコンタクトのために第１の層間絶縁膜１４０の一部をエッチングしてコンタクトホール１４１ａ、１４１ｂを形成する。それらのコンタクトホール１４１ａ、１４１ｂは、ゲート電極１３４相互間で自己整合的に位置決めされるセルフアラインコンタクトによって形成される。
【００１９】
さらに、メモリセル領域１０２のコンタクトホール１４１ａ，１４１ｂ内にシリコンよりなるプラグ１４２ａ，１４２ｂを形成する。さらに、プラグ１４２ａ，１４２ｂと第１の層間絶縁膜１４０の上に、シリコン酸化膜よりなる第２の層間絶縁膜１４３を形成する。ついで、メモリセル領域１０２のビット線コンタクト用のプラグ１４２ａの上の第２の層間絶縁膜１４３をエッチングしてビット線接続用のホール１４３ａを形成し、これと同時に周辺回路領域１０３の不純物拡散層１３９ｂの上の第１及び第２の層間絶縁膜１４０，１４３をエッチングしてコンタクトホール１４４を形成する。
【００２０】
その後に、メモリセル領域１０２ではホール１４３ａの内部を通るビット線１４５ａを形成し、同時に、周辺回路領域１０３では、二層目の配線１４５ｂ，１４５ｃを形成する。二層目の配線１４５ｂの一部のパターンは、コンタクトホール１４４を通して不純物拡散層１３９ｂに接続される。
なお、ビット線１４５ａと二層目の配線１４５ｂは、例えばTi／TiN ／Ｗの三層構造の金属膜から構成される。
【００２１】
さらに、シリコン酸化膜又はＢＰＳＧよりなる第３の層間絶縁膜１４６を形成し、その表面を化学機械研磨によって平坦にする。
その後に、メモリセル領域１０２にキャパシタを形成する。ここでは、シリンダ形状のキャパシタを例に挙げて図示している。そのキャパシタは次のような工程に沿って形成される。
【００２２】
まず、メモリセル領域１０２のストレージコンタクト用のプラグ１４２ｂの上の第２及び第３の層間絶縁膜１４３，１４６をエッチングしてストレージコンタクト用のホール１４７ａを開口し、その中に不純物含有シリコンからなるプラグ１４８を形成する。
続いて、プラグ１４８と第３の層間絶縁膜１４６の上にシリコン窒化膜である第４の層間絶縁膜１４７を形成する。さらに、第４の層間絶縁膜１４７の上に、シリコン酸化膜又はＢＰＳＧよりなるパターニング用絶縁膜（不図示）を形成した後に、そのパターニング用絶縁膜と第４の層間絶縁膜１４７をフォトリソグラフィー法によりパターニングして、キャパシタ形状の開口を形成する。そして、その開口の内面とパターニング絶縁膜の上に沿って多結晶シリコン膜を形成した後に、パターニング用絶縁膜上の多結晶シリコン膜１５０を化学機械研磨により除去する。この研磨の際に、パターニング用絶縁膜の開口内で多結晶シリコン膜に形成される凹部内をフォトレジストで埋め込んでもよい。
【００２３】
これにより、パターニング用絶縁膜の開口内に円筒状に残った多結晶シリコン膜をキャパシタのストレージ電極１５０として使用する。
次に、パターニング用絶縁膜をフッ酸により除去することにより、シリンダ状のストレージ電極１５０の外周面と内周面を露出させる。なお、材料の違いによって、パターニング用絶縁膜を第４の層間絶縁膜１４７に対して選択的にエッチングすることが可能である。
【００２４】
続いて、ストレージ電極１５０の表面に酸化タンタルよりなる誘電体膜１５１を化学気相成長法により形成し、さらに、誘電体膜１５１の上に対向電極１５２を形成する。対向電極１５２は、例えばチタンと多結晶シリコンの二層構造から構成される。これにより、キャパシタ１５３が完成する。
その後に、キャパシタ１５３を覆うシリコン酸化膜である第５の層間絶縁膜１４９を第４の層間絶縁膜１４７の上に形成し、その表面を化学機械研磨によって平坦化する。
【００２５】
この後に、フォトリソグラフィー法によって、周辺回路領域１０３の二層目の配線１４５ｃ上の第３〜第５の層間絶縁膜１４６，１４７，１４９をエッチングしてビアホール１５４ａを形成するとともに、周辺回路領域１０３の一層目の配線１３６の上の第１〜第５の層間絶縁膜１４０，１４３，１４６，１４７，１４９及び保護絶縁膜１３７をエッチングしてビアホール１５４ｂを形成する。このとき、ビット線１４５ａと対向電極１５２の上にもそれぞれホールが形成されるが、図６では省略されている。
【００２６】
その後に、ビアホール１５４ａ，１５４ｂ内と第５の層間絶縁膜１４９上にTi／TiN ／Ｗの三層構造金属膜を形成する。さらに、第５の層間絶縁膜１４９の上に形成された三層構造金属膜を化学機械研磨法によって除去する。これにより、ビアホール１５４ａ，１５４ｂ内に残った三層構造金属膜をプラグ１５５ａ，１５５ｂとして使用する。このとき、メモリセル領域１０２のビット線１４５ａと対向電極１５２の上のホール（不図示）内にもプラグが形成される。
【００２７】
その後に、第５の層間絶縁膜１４９の上にアルミニウム単層又はアルミニウム入無積層構造からなる三層目の配線１５６，１５７を形成する。
ここで、プラグ１５５ａ，１５５ｂは、１つの三層目の配線１５６を介して互いに電気的に接続される。
なお、メモリセル領域１０２では、別の三層目の配線１５７が形成され、その一部はプラグ（不図示）を通してビット線１４５ａ、対向電極１５２等に接続される。
【００２８】
以上が、メモリセルと周辺回路の形成の接続工程である。なお、図７(a) はメモリセル領域１０２のビット線１４５ａ、三層目配線１５７等の配置関係を示す平面図であり、図７(b) は、周辺回路領域１０３の配線等の配置関係を示す平面図である。なお、図６のメモリセル領域１０２は、図７(a) のＸ−Ｘ線から見た断面図図であり、図６の周辺回路領域１０３は、図７(b) のXI−XI線から見た断面である。
【００２９】
【発明が解決しようとする課題】
ところで、図１〜図３に示したようなコンタクトホール１１３ａ〜１１３ｃの形成工程によれば、図４(a) に示すように、ビット線接続用のコンタクトホール１１３ａの形成位置がずれてその一側のサイドウォールスペーサ１１１ａから離れるおそれがある。
【００３０】
そのようにビット線接続用のコンタクトホール１１３ａの形成にアライメントズレが発生し、しかも、その上の第３の絶縁膜１１５に形成される開口１１６が正常な位置に形成されるとすれば、図４(b) に示すように、第２の絶縁膜１１３に開口部１１６を形成するの際に、その下の第１の絶縁膜１１２も連続的にエッチングされてプラグ１１４ａの側方に隙間１２０が形成されて不純物拡散層１１０ａの一部を露出させてしまう。
【００３１】
そのような状態で、ビット線１１８を第３の絶縁膜１１５の上に形成すると、そのビット線１１８は、図４(c) に示すように、隙間１２０を通して不純物拡散層１１０ａに達してしまう。なお、図４(c) のII−II線断面を示すと、図５(b) のようになる。
そして、ビット線１１８が不純物拡散層１１０ａに接続されると、その後の加熱工程においてビット線構成金属元素が不純物拡散層１１０ａに入り込んで、不純物拡散層１１０ａからのリーク電流を増加させるので、キャパシタの電荷蓄積に悪影響を与える。なお、周辺回路領域１０３では、不純物拡散層１１０ｂからの僅かなリーク電流は余り問題にならない。
【００３２】
これに対して、アライメントズレの対策としてプラグ１１４ａの上面の領域を広く形成する方法も考えられるが、高集積化が難しくなるといった別な不都合が生じる。なぜならば、隣接し合うプラグの間の耐圧を確保するためには、プラグ間のスペースは所定間隔を保たなくてはならず、プラグの上面の領域が大きくなる分だけ高集積化に支障をきたすからである。
【００３３】
また、上記した方法では、ゲート電極１０８ａ，１０８ｂ側方のサイドウォールスペーサ１１１ａ，１１１ｂの膜厚については、メモリセル領域と周辺回路領域において同じ幅しか選択できないために、メモリセル領域のセルフアラインコンタクト耐圧と周辺回路領域のトランジスタのゲート電極側面のサイドウォールスペーサの幅の最適化を同時に図ることができず、高集積化とトランジスタの駆動特性の最適化とが両立できないといった問題も生じていた。
【００３４】
ところで、図６に示した半導体記憶装置においては、第５の層間絶縁膜１４９の上に形成される配線１５６を介して二層目の配線１４５ｃと一層目の配線１３６が接続されているが、これは以下のような理由による。
まず、メモリセル領域１０２においてビット線１４５ａとその下のプラグ１４２ａを接続するためのホール１４３ａと、周辺回路領域１０３における二層目の配線１４５ｂと不純物拡散層１３９ｂを接続するためのコンタクトホール１４４を形成する工程において、同時に、周辺回路領域１０３の一層目の配線１３６とその上の二層目配線１４５ｃとを接続するためのコンタクトホールを形成することが好ましい。
【００３５】
それら３種類のホールを同時に開口する場合には、一層目の配線１３６の上の保護絶縁膜１３７であるシリコン窒化膜をエッチングする必要がある。
しかし、メモリセル領域１０２において、ビット線１４５ａとプラグ１４２ａを接続するためのホール１４３ａを形成する際には、微細化の要求から位置ズレ余裕が十分にとれないので、そのホール１４３ａの形成位置がプラグ１４２ａからはみ出すことがある。そして、そのプラグ１４２ａからはみ出した部分のホール１４３ａを通して保護絶縁膜１３７がエッチングされると、プラグ１４２ａとゲート電極１３４との耐圧が悪くなり、最悪の場合にはプラグ１４２ａとゲート電極１３４の短絡に至ることになる。
【００３６】
そこで、ホール１４３ａが形成される第２の層間絶縁膜１４３を異方性エッチングする際には、保護絶縁膜１３７に対してエッチング選択比を意識的に高くした条件としている。その異方性エッチング条件として、例えばC4F8とCHF2とArとO2等の混合ガス雰囲気中でエッチングすることがあげられる。
これにより、ホール１４３ａがプラグ１４２ａからはみ出しても保護絶縁膜１３７が殆どエッチングされず、ゲート電極１３４がホール１４３ａから露出することは防止される。
【００３７】
以上のような理由で、材料の異なる第１の層間絶縁膜１４０と保護絶縁膜１３７を連続してエッチングすることは行われていない。仮に、周辺回路領域１０３において、二層目の配線１４５ｃと一層目の配線１３６とを接続するためのホールを、第２の層間絶縁膜１４３、第１の層間絶縁膜１４０及び保護絶縁膜１３７に形成しようとすれば、第１の層間絶縁膜１４０のエッチングを終えた後に、一層目の配線１３６の上の保護絶縁膜１３７だけをエッチングするためのレジストマスクの形成工程が必要になって、工程の複雑化が避けられない。
【００３８】
これに対して、第５の層間絶縁膜１４９とその下の層間絶縁膜にホールを形成する際には、既にメモリセル領域１０２のプラグ１４１ａ、１４１ｂに接続されるホール１４３ａ、１４７ａの形成は終了しているために、メモリセル領域１０２の保護絶縁膜１３７がエッチングされるおそれがなくなるので、第１の層間絶縁膜１４０をエッチングした後に、マスクを変えずにエッチング条件を変えて一層目の配線１３６上の保護絶縁膜１３７をエッチングできることになる。
【００３９】
このようなことから、第５の層間絶縁膜１４９の上に形成される配線１５６とホール１５４ａ，１５４ｂを介して一層目の配線１３６と二層目の配線１４５ｃとを電気的に接続する構造が採用されている。
しかし、このような構造を採用すると、一層目の配線１３６と二層目の配線１４ｃとの接続部分を離して形成し、しかもそれらの配線１３６，１４５ｃを接続するための配線１５６を形成する必要があり、今度はチップ面積が増加するという問題が生じる。
【００４０】
本発明の目的は、ビット線に金属材料を使用した場合、メモリセル領域内にビットコンタクト側の窓と周辺回路部にあるトランジスタのソース／ドレイン不純物拡散層にコンタクトする窓を同時に開口するプロセスにおいて、プラグとビット線用開口部の互いの位置にずれが生じても、そのプラグに繋がる不純物拡散層からのリーク電流の増加を抑制し、さらには、メモリセル領域と周辺回路領域のそれぞれで最適なゲート電極側面のサイドウォールスペーサの幅を確保することができる半導体装置及びその製造方法を提供することにある。
【００４１】
また、本発明の別の目的は、多層の配線を少ない工程で接続することができる半導体装置及びその製造方法を提供することにある。
【００４２】
【課題を解決するための手段】
（１）上記した課題は、半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、第１のゲート電極の間の半導体基板内に形成された第１の不純物拡散層と、半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、第２のゲート電極の両側の半導体基板内に形成される第２の不純物拡散層と、第１のゲート電極の上及び側面と第１のゲート電極間の領域の半導体基板とを覆う第１の絶縁膜と、第２のゲート電極の側面に形成され、第１の絶縁膜と同じ材料よりなるサイドウォールと、第１の領域で第１の絶縁膜の上に形成され、且つ第２の領域で第２のゲート電極及び第２の不純物拡散層の上に形成された、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜と、第２の絶縁膜の上に形成され、且つ前記第１及び第２の絶縁膜に対して選択的にエッチングを行うことが可能な第３絶縁膜と、第１のゲート電極の間に形成され、且つ第１、第２及び第３の絶縁膜を通して第１の不純物拡散層に達する深さに形成された第１のホールと、第１のホール内に埋め込まれた不純物含有半導体よりなる第１のプラグと、第１のプラグと第３絶縁膜の上に形成された第４の絶縁膜と、第１の領域において、４の絶縁膜に形成され、且つ少なくとも一部が第１のプラグに重なる位置に形成された第２のホールと、第２の領域において、第４の絶縁膜から第２の絶縁膜に形成され且つ第２の不純物拡散層に達する深さの第３のホールと、第２のホール内を通り、第２のホール内では第１のプラグに電気的に接続される第１の金属パターンと、第３のホールを通して第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置によって解決される。
【００４３】
または、半導体基板の第１の領域に第１のゲート絶縁膜を介して第１の複数のゲート電極を形成するとともに、半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第１のゲート電極の間の半導体基板に第１の不純物拡散層を形成するとともに、第２のゲート電極の両側の半導体基板に第２の不純物拡散層を形成する工程と、第１及び第２のゲート電極と第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、第２の領域において、第１の絶縁膜をエッチバックしてスペーサとして第２のゲート電極の側面に選択的に残す工程と、第１の絶縁膜と同じ材料からなる第２の絶縁膜を第１の領域の第１の絶縁膜の上に重ねて形成するとともに、該第２の絶縁膜によって第２の領域の第２のゲート電極、スペーサ及び第２の不純物拡散層を覆う工程と、第２の絶縁膜の上に、第２の絶縁膜とは異なる材料からなる第３の絶縁膜を形成する工程と、第１の領域において、第１の不純物拡散層の上の第１、第２及び第３の絶縁膜をエッチングすることにより、第１のゲート電極の間を通る第１のホールを形成する工程と、第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第３の絶縁膜の上に第４の絶縁膜を形成する工程と、第１の領域において、第４の絶縁膜をパターニングすることによってプラグの少なくとも一部に重なる第２のホールを形成するとともに、第２の領域において、第４、第３及び第２の絶縁膜をパターニングすることによって第２の不純物拡散層の上に第３のホールを形成する工程と、第２のホール内及び第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００４４】
以上の発明によれば、半導体基板の第１の領域（例えばメモリセル領域）と第２の領域（例えば周辺回路領域）にそれぞれゲート電極を形成し、それらのゲートと半導体基板と半導体基板の上に第１の絶縁膜（例えばシリコン窒化膜）を形成し、第２の領域で第１の絶縁膜をエッチバックしてその領域のゲート電極の側面にスペーサとして残した後に、第２の絶縁膜（例えばシリコン窒化膜）を第１の領域で第１の絶縁膜の上に形成すると同時に第２の領域でゲート電極、スペーサ、半導体基板の上に形成し、その後に第１及び第２の絶縁膜に対して選択的にエッチングできる第３の絶縁膜を第２の絶縁膜の上に形成し、第１の領域で第３の絶縁膜から第１の絶縁膜までをパターニングしてゲート電極の間を通る第１のホールを形成し、その第１のホールの中にプラグを埋め込んだ後に、第２の絶縁膜に対して選択的にエッチングできる第４の絶縁膜を第３の絶縁膜とプラグの上に形成し、その第４の絶縁膜から第２の絶縁膜までをパターニングして第１の領域では一部が第１のホールに重なる第２のホールを形成するとともに第２の領域では半導体基板の一部を露出する第３のホールを形成する工程を有している。
【００４５】
したがって、第１の領域では、第１のホールが一側方のゲート電極にずれて形成され、且つ第３のホールと同時に形成される第２のホールが第１のホールからはみ出して形成されても、第１の絶縁膜によって第２のホールから半導体基板が露出することが妨げられることになるので、第２のホール内に金属膜を形成しても第１の領域で金属膜と半導体基板内の不純物拡散層とが接続されることが防止される。
【００４６】
しかも、第２の領域でのゲート電極の側面にスペーサを形成するために最適な厚さに第１の絶縁膜を形成し、第１の領域でのゲート電極の側面のスペーサとして最適な厚さとなるように第１及び第２の絶縁膜の総膜厚を選択することができる。
これにより、ゲート電極側面のスペーサの膜厚の最適化を領域毎に選択することが可能になる。
（２）上記した課題は、半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、第１のゲート電極の間の半導体基板内に形成された第１の不純物拡散層と、半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、第２のゲート電極の両側の半導体基板内に形成される第２の不純物拡散層と、第１のゲート電極と第２のゲート電極のそれぞれの側面に形成された第１の絶縁膜と、第１のゲート電極と前記第２のゲート電極と前記半導体基板の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な第２の絶縁膜と、第１の領域において第１のゲート電極の間で一側方の第１のゲート電極側に片寄った位置であって、第１の不純物拡散層の上の第１の絶縁膜及び第２の絶縁膜内に形成された第１のホールと、第１のホール内に形成された不純物含有半導体よりなるプラグと、プラグと第２の絶縁膜の上に形成された第３の絶縁膜と、第１の領域において、第１，第２及び第３の絶縁膜に形成され、一部がプラグに重なる位置に形成された第２のホールと、第２の領域において、第２の不純物拡散層の上の第１，第２及び第３の絶縁膜に形成された第３のホールと、第２のホール内の底部に形成された第４の絶縁膜と、第２のホールを通してプラグに接続され、且つ第４の絶縁膜を介して第１の不純物拡散層との接続が絶たれる第１の金属パターンと、第３のホールを通して第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置によって解決される。
【００４７】
または、半導体基板の第１の領域に第１のゲート絶縁膜を介して第１のゲート電極を複数形成するとともに、半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第１のゲート電極の間の半導体基板に第１の不純物拡散層を形成するとともに、第２のゲート電極の両側の半導体基板に第２の不純物拡散層を形成する工程と、第１及び第２のゲート電極と第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、第１の領域において、第１の不純物拡散層の上方の第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、第１のゲート電極の間であって一側方の第１のゲート電極に片寄った第１のホールを形成する工程と、第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第２の絶縁膜の上に第３の絶縁膜を形成する工程と、第１の領域において第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順にパターニングすることによってプラグの上面から一部がはみ出した第２のホールを形成するとともに、第２の領域において、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順にパターニングすることによって第２の不純物拡散層の上に第３のホールを形成する工程と、第３の絶縁膜上と第２のホール内と第３のホールの内に第５の絶縁膜を形成する工程と、第５の絶縁膜をエッチングすることにより、第２のホール内のうちのプラグからはみ出した領域に残す工程と、第２のホール内及び第３のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法によって解決される。
【００４８】
以上の発明によれば、第１の領域においてゲート電極の間の絶縁膜に形成される第１のホールが一方のゲート電極に片寄って形成され、しかもその第１のホール内にプラグを形成し、そのプラグを覆う上側の絶縁膜に形成される第２のホールがプラグからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第２のホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【００４９】
これにより、第２のホール内に形成される金属膜は、埋込用絶縁膜によって不純物拡散層に接続されることがない。
【００５３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図８〜図１３は、本発明の第１実施形態の半導体装置の製造工程を示す断面図である。
【００５４】
まず、図８(a) に示す構造を形成するまでの工程を説明する。
ｎ型のシリコン基板（半導体基板）１には、少なくともメモリセル領域Ａと周辺回路領域Ｂが存在し、それらの領域Ａ，Ｂにおいて、シリコン基板１にはシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成されている。なお、ＳＴＩの代わりにＬＯＣＯＳ、その他の素子分離方法を採用してもよい。
【００５５】
そのような素子分離層２を作成した後に、メモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にイオン注入を行ってｐウェル（活性領域）３，４を作成する。ウェル構造に関しては、周知の方法を用い、その詳細はここでは省略する。なお、周辺回路領域Ｂにおいて、図８(a) ではｐウェル４を形成しているが、不純物を注入しない活性領域も存在する。
【００５６】
続いて、シリコン基板１の活性領域の表面を熱酸化することにより、ゲート酸化膜５をその表面に形成する。
さらに、ゲート酸化膜５の上に、シリコン層６とシリサイド層７を順に形成した後に、シリサイド層７の上に保護絶縁膜８を形成する。保護絶縁膜８は、反射防止膜として機能する膜厚５０ｎｍのSiON膜８ａと、後述するＳＡＣ（セルフアラインコンタクト）として働く厚さ１５０ｎｍのシリコン窒化膜８ｂを化学気相成長法により順に形成して構成される。
【００５７】
その後に、レジストを用いるフォトリソグラフィー法によって、保護絶縁膜８、シリサイド層７、シリコン層６をゲート電極形状にパターニングする。これにより、メモリセル領域Ａではシリコン層６及びシリサイド層７から構成されるゲート電極９がワード線を兼ねて複数形成され、さらに、周辺回路領域Ｂではシリコン層６及びシリサイド層７から構成されるゲート電極１０が複数形成される。
【００５８】
次に、メモリセル領域Ａが開口したレジストマスク（不図示）を用いて、シリコン基板１のメモリセル領域Ａに選択的にｎ型不純物イオンを注入してゲート電極９の両側にｎ型不純物拡散層１１を形成する。メモリセル領域Ａでは、ｎ型不純物拡散層１１とゲート電極９により基本的なＭＯＳトランジスタＴ1 が構成される。続いて、周辺回路領域Ｂが開口したレジストマスク（不図示）を用いて、シリコン基板１の周辺回路領域Ｂに選択的に不純物イオンを注入してゲート電極１０の両側に不純物拡散層１２の低濃度部を形成する。
【００５９】
レジストマスクを除去した後に、例えば熱酸化法により８００℃のドライ酸素雰囲気中で不純物拡散層１１，１２の表面を酸化して酸化膜（不図示）を５ｎｍの厚さに形成する。
次に、図８(b) に示すように、シラン（SiH4）ガスとアンモニア（NH3 ）ガスを用いる化学気相成長法によって、ゲート電極９，１０の上及び側面とシリコン基板１の上に第１のシリコン窒化膜（第１の絶縁膜）１３を２０〜１００ｎｍの厚さ、好ましくは３０〜６０ｎｍの厚さに形成する。その膜厚は、次の工程で周辺回路領域Ｂのゲート電極１０の側壁に形成されるサイドウォールとして残すために必要な値、少なくとも３０〜４０ｎｍは必要となる。
【００６０】
次に、図９(a) に示すように、第１のシリコン窒化膜１３の上にフォトレジスト１４を塗布し、これを露光、現像して周辺回路領域Ｂを露出させる開口１４ａを形成する。そして、その開口１４ａを通して周辺回路領域Ｂの第１のシリコン窒化膜１３を基板面に対して略垂直方向に異方性エッチングする。そのエッチングのガス種として、例えばCHF3とArとO2の混合ガスを用い、エンドポイントを活用してエッチングを行う。CHF3の代わりにCF4 を使用することがある。
【００６１】
これにより、周辺回路領域Ｂのゲート電極１０の側面では、図９(b) に示すように、第１のシリコン窒化膜１３がサイドウォールスペーサ１３ｓとして残る一方、メモリセル領域Ａではゲート電極９の間のシリコン基板１は依然として第１のシリコン窒化膜１３によって覆われた状態となっている。
そして、フォトレジスト１４を除去した後に、熱酸化法により周辺回路領域Ｂのシリコン基板１の表面に膜厚５ｎｍのシリコン酸化膜（不図示）を形成する。その熱酸化法の条件として、例えばドライ酸素雰囲気中で８００℃の基板温度とする。
【００６２】
次に、周辺回路領域Ｂのゲート電極１０とサイドウォールスペーサ１３ｓをマスクに使用して、周辺回路領域Ｂのシリコン基板１に不純物をイオン注入する。これにより、周辺回路領域Ｂでのゲート電極１０の側方の不純物拡散層１２に高濃度部が形成され、その不純物拡散層１２はＬＤＤ構造となる。これにより、周辺回路領域ＢではＭＯＳトランジスタＴ2 の基本的な構造が完成する。
【００６３】
この場合、周辺回路領域Ｂでは、ｐ型不純物とｎ型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Ａを覆うことになる。
これにより、メモリセル領域Ａでは高濃度の不純物イオン注入が行われずに、低濃度の不純物拡散層１１だけが形成されることになる。これは、メモリセル領域Ａの不純物拡散層１１においてイオン注入により欠陥が発生することを防止して、リーク電流が増加するのを防止するためである。
【００６４】
周辺回路領域Ｂでのイオン注入を終えた後に、さらに、アニールを加えてもよい。これは、イオン注入された領域の活性化のためと、高濃度のイオン注入で生じた結晶欠陥を減らすために行われる。
次に、図１０(a) に示すように、SiH4ガスとNH3 ガスを用いて化学気相成長法により第２のシリコン窒化膜（第２の絶縁膜）１５を２〜１００ｎｍの膜厚、好ましくは１０〜３０ｎｍの厚さで成長して、第２のシリコン窒化膜１５をメモリセル領域Ａの第１のシリコン窒化膜１３に重ねて形成するとともに、周辺回路領域Ｂではサイドウォールスペーサ１３ｓや不純物拡散層１２を第２のシリコン窒化膜１５により覆う構造となる。
【００６５】
第２のシリコン窒化膜１５は、後述するメモリセル領域ＡのＳＡＣ耐圧を向上させるためと、後の工程で形成される層間絶縁膜内の不純物がシリコン基板１内に拡散することを防ぐために形成される。
第２のシリコン窒化膜１５によってＳＡＣ耐圧を向上させるためにはその膜厚を厚くすることが好ましいが、周辺回路領域Ｂやメモリセル領域Ａでのゲート電極９，１０相互間のスペースが第１及び第２のシリコン窒化膜１３，１５で埋まらないような厚さにする必要がある。
【００６６】
従って、第２のシリコン窒化膜１５の膜厚は、ゲート電極９相互間のスペースが埋まらないような最大の膜厚で決められる。例えば、メモリセル領域Ａにおけるゲート電極９相互間の最小スペースが２００ｎｍであって第１のシリコン窒化膜１３の膜厚を５０ｎｍとした場合に、ゲート電極９相互間の残りスペースは１００ｎｍとなる。ここで、プロセスの揺らぎが１０％生じるとすれば、第２のシリコン窒化膜１５の膜厚の上限の基準は９０ｎｍの半分の４５ｎｍとなる。第１及び第２のシリコン窒化膜１３，１５の総膜厚は、少なくとも４０〜５０ｎｍ程度は必要となるが、これ以上厚いことが好ましい。
【００６７】
次に、図１０(b) に示す構造を形成するまでの工程を説明する。
まず、化学気相成長法を用いて、第２のシリコン窒化膜１５上に第１の層間絶縁膜（第３の絶縁膜）１６を例えば１μｍの膜厚で形成する。その第１の層間絶縁膜１６として、ＢＰＳＧ、ＨＤＰ酸化膜、その他のゲート電極間のスペースを埋めるような絶縁膜を用いる。なお、以下の説明では第１の層間絶縁膜１６としてＢＰＳＧを使用する場合について説明する。
【００６８】
続いて、第１の層間絶縁膜１６を加熱してリフローするか、又は化学機械研磨（ＣＭＰ）することにより、第１の層間絶縁膜１６の上面を平坦にする。
次に、第１の層間絶縁膜１６上にフォトレジストを塗布し、これを露光、現像することにより、図１１(a) に示すように、少なくともメモりセル領域Ａを含む領域のビット線コンタクト用の窓１７ａとストレージコンタクト用の窓１７ｂを開口する。それらの窓１７ａ，１７ｂは、少なくともメモリセル領域Ａのゲート電極９の間の領域の上方に形成される。
【００６９】
そして、窓１７ａ，１７ｂを通して第１の層間絶縁膜１６を異方性エッチングすることにより、第１の層間絶縁膜１６にビット線コンタクトホール１６ａとストレージコンタクトホール１６ｂを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下の第２のシリコン窒化膜１３が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール１６ａとストレージコンタクトホール１６ｂの下に現れた第１及び第２のシリコン窒化膜１３，１５を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール１６ａ及びストレージコンタクトホール１６ｂを基板面に達するような深さとする。この場合、少なくとも第１のシリコン窒化膜１３がゲート電極９の側壁にサイドウォールスペーサ１３ａとして残るようなエッチング条件とする。なお、ゲート電極９の上のシリコン窒化膜８ｂもエッチングされることもあるが、予めその膜厚が調整されているので、その下のSiON膜８ａが露出することはない。
【００７０】
以上のように、第１の層間絶縁膜１６のエッチングを第１及び第２のシリコン窒化膜１３，１５と選択比を持つ条件とすることにより、例えばレジスト１７の窓１７ａ，１７ｂの位置ズレ等によりゲート電極９上にはみ出すような位置にコンタクトホール１６ａ，１６ｂが形成されたとしても、それらのコンタクトホール１６ａ，１６ｂがゲート電極９に直接接することが回避される。このような技術は、ＳＡＣ（セルフアラインコンタクト）と呼ばれ、ＳＡＣを歩留まり良く形成するためには、第１及び第２のシリコン窒化膜１３，１５の総膜厚は厚い方が好ましい。しかし、第１のシリコン窒化膜１３を厚くしすぎると、周辺回路領域ＢでのＭＯＳトランジスタＴ2 のゲート電極１０側面のサイドウォールスペーサ１３ｓの幅が大きくなってしまうので、電流駆動能力などのトランジスタ性能低下を引き起こしたり、或いは、メモリセル領域Ａのゲート電極９相互間のスペースが第１のシリコン窒化膜１３で完全に埋まってしまうので好ましくはない。
【００７１】
そのような場合、本実施形態では、第１のシリコン窒化膜１３を薄くし、第２のシリコン窒化膜１５をより厚くすることで、周辺回路領域Ｂでのサイドウォールスペーサ１３ｓの幅を小さくし、且つ、メモリセル領域Ａでのゲート電極９相互間のスペースの確保に対応できるようにしている。即ち、第１のシリコン窒化膜１３と第２のシリコン窒化膜１５のトータルの膜厚をそれぞれ調整することにより、ＳＡＣ歩留まりを向上しつつ、周辺回路領域ＢのＭＯＳトランジスタＴ2 の電流駆動能力を増大できることになる。
【００７２】
そのように、シリコン窒化膜１３，１５を二層構造とすることにより、そのうちの第１のシリコン窒化膜１３を周辺回路領域Ｂのサイドウォールスペーサ１３ｂとして最適な膜厚とし、第１及び第２のシリコン窒化膜１３，１５の総膜厚をＳＡＣ歩留まり向上に最適な膜厚ととすることができるので、領域Ａ，Ｂ毎に膜厚を最適化できるという利点がある。
【００７３】
次に、コンタクトホール１６ａ，１６ｂを通して不純物拡散層１１に不純物をイオン注入して、次の工程で形成されるプラグと不純物拡散層１１とのコンタクト抵抗を下げるようにする。そのようなコンタクト補償のための不純物イオン注入条件として、例えばリンイオンを加速エネルギー３０keV 、ドーズ量１×１０13cm-2と設定する。
【００７４】
続いて、第１の層間絶縁膜１６上のフォトレジスト１７を剥離した後に、リンがドープされた非晶質シリコン膜を第１の層間絶縁膜１６上とメモリセル領域Ａのコンタクトホール１６ａ，１６ｂ内に形成する。その後に、第１の層間絶縁膜１６の上に形成された非晶質シリコン膜をＣＭＰ法によって除去する。
これにより、図１１(b) に示すように、ビット線コンタクトホール１６ａ内に残った非晶質シリコン膜をビット線用のプラグ１８ａとし、ストレージコンタクトホール１６ｂ内に残った非晶質シリコン膜をストレージコンタクト用のプラグ１８ｂとして使用する。
【００７５】
次に、図１２(a) に示すように、プラグ１８ａ，１８ｂ及び第１の層間絶縁膜１６の上に第２の層間絶縁膜（第４の絶縁膜）１９を形成する。第２の層間絶縁膜１９としては、後の工程で形成されるビット線とキャパシタ蓄積電極用プラグとの耐圧を確保するために、例えば高温酸化膜を用いることが好ましい。
続いて、第２の層間絶縁膜１９の上にフォトレジスト２０を塗布し、これを露光、現像することにより、少なくともメモリセル領域Ａ内のビット線コンタクトホール１６ａの上と周辺回路領域ＢにあるＭＯＳトランジスタＴ2 のソース／ドレインである不純物拡散層１２の上にそれぞれ窓２０ａ，２０ｂを形成する。
【００７６】
そして、それらの窓２０ａ，２０ｂを通して第２の層間絶縁膜１９をエッチングし、それに続いて第１の層間絶縁膜１６をエッチングすることにより、図１２(b) に示すように、メモリセル領域Ａにビット線コンタクト用のビアホール１９ａを形成し、周辺回路領域Ｂにコンタクトホール１９ｂを形成する。
そのエッチングは、例えばC4F8とCH2F2 を含む混合ガスを使用して、周辺回路領域Ｂでの第２のシリコン窒化膜１５に対して選択的にエッチングできるような条件とする。この場合、ビット線コンタクト用のプラグ１８ａと第２のシリコン窒化膜１５はそれぞれエッチングストッパとして機能する。
【００７７】
さらに、CHF3とO2を含むガス系を使用して、周辺回路領域Ｂのコンタクトホール１９ｂを通して第２のシリコン窒化膜１５をエッチングする。
ところで、図１２(a) は、メモリセル領域Ａでのビット線用のコンタクトホール１６ａとビアホール１９ａが設計通りの位置に形成された場合を示している。
しかし、そのコンタクトホール１６ａが図１５(a) に示すように、２つのゲート電極９の間に形成されるコンタクトホール１６ａが一側方のゲート電極９に片寄ってずれる一方で、ビアホール１９ａが図１５(b) のように設計通りの位置に形成されていることがある。この場合、ビアホール１９ａとプラグ１６ａが相対的にずれてビアホール１９ａの第１の層間絶縁膜１６が露出する状態にあれば、そのビアホール１９ａは第二の層間絶縁膜１９よりも深くなってしまう。
【００７８】
しかし、メモリセル領域Ａに残されたシリコン窒化膜１３，１５の総膜厚は、周辺回路領域Ｂに残されたシリコン窒化膜１５よりも膜厚が厚いので、周辺回路領域Ｂのコンタクトホール１９ｂを通して第２のシリコン窒化膜１５をエッチングした後には、同時にメモリセル領域Ａで形成されるビアホール１９ａの下の第１のシリコン窒化膜１３を残すことは容易であり、ビアホール１９ａからシリコン基板１面が露出することが防止される。
【００７９】
従って、周辺回路領域Ｂの第２のシリコン窒化膜１５をエッチングする際に、そのエッチングをオーバーぎみに行ってもビット線用ビアホール１９ａの直下の第１のシリコン窒化膜１３が残るような条件とする。
そのように、ビアホール１９ａの形成の際に第１の層間絶縁膜１６と第２のシリコン窒化膜１５がエッチングされても、その下方では第１のシリコン窒化膜１３によってシリコン基板１面が覆われた状態となるので、ビアホール１９ａ内に充填されるビット線の金属膜ががシリコン基板１に接触しない。
【００８０】
なお、図１１(b) のIII-III 線断面は図１８(a) のようになり、図１５(b) のIV−IV線断面は図１８(b) のようになる。
ビアホール１９ａとコンタクトホール１９ｂの形成を終えた後に、フォトレジスト２０は除去される。
次に、図１３(a) に示すように、メモリセル領域Ａのビット線用ビアホール１９ａの中と周辺回路領域Ｂのコンタクトホール１９ｂの中と第２の層間絶縁膜１９の上に、多層構造の金属膜２１を１００〜３００ｎｍの厚さに形成する。その金属膜２１は、例えば下から順にTi、TiN 、Ｗを順に形成した構造を採用する。Tiはスパッタ法で形成され、TiN はスパッタリング若しくは化学気相成長法で形成され、また、Ｗは化学気相成長法で形成される。
【００８１】
そのような多層構造の金属膜２１を形成する間又はその後の少なくとも一方、又は両方のタイミングで、その金属膜２１をアニールすることにより、異種金属間の界面のコンタクトを安定にすることができる。
この後に、化学気相成長法により、金属膜２１の上にSiONの反射防止膜２２を３０〜１００ｎｍの厚さに形成する。
【００８２】
さらに、反射防止膜２２の上にフォトレジスト（不図示）を塗布し、これを露光、現像することにより、メモリセル領域Ａではビット線形状のレジストパターンを形成するとともに周辺回路領域Ｂでは配線形状のレジストパターンを形成する。そして、それらのレジストパターンをマスクにして反射防止膜２２と金属膜２１をエッチングする。これにより、金属膜２１はメモリセル領域Ａではビット線２１ａとなり、周辺回路領域Ｂでは配線２１ｂとなる。なお、周辺回路領域Ｂの配線２１ｂはビット線２１ａの一部を構成することもある。
【００８３】
ところで、図１５(b) に示したようにビット線用のビアホール１９ａが第１の層間絶縁膜１６内にも形成される場合には、図１６に示すように、第１の層間絶縁膜１６の中にもビット線２１ａが埋め込まれることになるが、その金属膜２１は第１のシリコン窒化膜１３によってシリコン基板１との接続が阻止され、不純物拡散層１１とビット線２１ａの接合リークが発生することはない。なお、ビット線用のビアホール１９ａ内に埋め込まれた金属膜２１はプラグ１８ａの側面と接続されるために、ビット線２１ａとプラグ１８ａの接触面積が減るようなことはない。
【００８４】
以上のようなビット線２１ａの形成の後に、図１４に示すように、ビット線２１ａと配線２１ｂを覆うＢＰＳＧ等の第３の層間絶縁膜２３を形成した後に、第３の層間絶縁膜２３をパターニングしてストレージコンタクトホール１６ｂ内のプラグ１８ｂに接続されるビアホール２３ａを形成する。そして、そのビアホール２３ａ内にリン含有シリコンよりなるプラグ２４を形成する。
【００８５】
続いて、そのプラグ２４と第３の層間絶縁膜２３を覆うシリコン窒化膜よりなる第４の層間絶縁膜２９を形成する。そして、第４の層間絶縁膜２９と第３の層間絶縁膜２３の上層部をパターニングしてプラグ２４の上とその周囲に開口を形成し、その開口内でプラグ２４に接続されるシリコン製のストレージ電極２５を第３の層間絶縁膜２３の上に形成し、そのストレージ電極２５の表面に誘電体膜２６を形成し、さらに誘電体膜２６の上に対向電極２７を形成する。そのストレージ電極２５、誘電体膜２６及び対向電極２７によってキャパシタ２８が構成される。
【００８６】
ところで、ビット線のコンタクトホール１６ａの位置とビアホール１９ａの位置がずれた場合には、キャパシタ２８が形成された状態は図１７に示すようになる。
なお、上記したメモリセル領域Ａの不純物拡散層１１、ビット線２１ａ、ゲート電極９の配置関係を平面で示すと図１９のようになる。図８〜図１７に示したメモリセル領域Ａの断面図は、図１９のＶ−Ｖ線から見た図である。
【００８７】
ところで、従来技術の欄の図３(a) に見られるように、ビット線コンタクト用の開口１１６がプラグ１１４ａの上面からはみ出さないようにするためには、プラグ１１４ａの直径を大きくする必要があった。プラグ１１４ａの径が大きい場合には、プラグ１１４間の耐圧を確保するために、ゲート電極１０８ａ相互間の間隔を広げる必要があった。
【００８８】
例えば、図２０(a) に示すように、プラグ１１４ａの上面の必要最小の直径ｂ12を０．２５μｍとする。プラグ１１４ａとゲート電極１０８ａの被りはＳＡＣを使用し、片側で０．０２５μｍ程度必要とする。プラグ１１４ａ間で絶縁耐圧をとるために必要な距離ｂ2 を０．１０μｍとし、ビットコンタクトの位置ズレマージンをＸ／Ｙ方向とも両側で０．２０μｍ必要とする。従来方法では。ビット線用の開口（ビアホール）１１６は、プラグ１１４ａ上面からずれてはいけないので、必要なプラグ径ｂ11は位置ズレマージンを含む０．２５＋０．２０＝０．４５μｍ必要であった。従って、従来方法では、ゲート電極１０８ａ間のピッチｂ3 はプラグ１１４ａの直径とプラグ１１４ａ間の絶縁耐圧の距離を足し、ＳＡＣの被りを引いて、０．４５＋０．１０−２×０．０２５＝０．５０μｍ程度必要である。
【００８９】
これに対して、本実施形態では、図２０(b) に示すように、プラグ１８ａとビアホール１９ａとの位置ズレマージンは考慮する必要がないために、プラグ１８ａの直径ａ1 は０．２５μｍあればよい。従って、ゲート電極９間のピッチａ3 は、０．２５＋０．１０−２×０．０２５＝０．３０μｍあればよい。なお、プラグ１８ａ間の距離ａ2 は、従来と同じ０．１０μｍとする。
【００９０】
また、ビット線の間隔については、従来は０．３０μｍ必要であったが、本実施形態では０．１０μｍで済む。
以上のことから、本実施形態の半導体装置の製造方法によれば、従来方法による半導体装置の製造方法に比べて高集積化に寄与できることがわかる。
なお、特開平１１−８７６５３号公報に記載の半導体装置とその製造方法でも、パターン密度が向上した場合にＳＡＣ窓を確実に開口する方法に関するものである。しかし、本実施形態は、第１に、ビット線ビアホールの開口と、周辺領域とメモリセル領域で同時に行い、第２に、メモリセル領域のビット線コンタクトホールの開口は、プラグの上から位置ズレを起こしている場合に有利であるという点で、その先行技術とは異なる。
【００９１】
なお、図１３(a),(b) に示したメモリセル領域Ａのビット線２１ａは、第２の層間絶縁膜１９のビアホール１９ａを通して直にプラグ１８ａに接続され、また、周辺回路領域Ｂの配線２１ｂは、第２の層間絶縁膜１９のコンタクトホール１９ｂを通して直に不純物拡散層１２に接続されているが、これらの構造に限られるものではない。
【００９２】
例えば、第２の層間絶縁膜１９にビアホール１９ａとコンタクトホール１９ｂを形成した後に、図２１(a) に示すように、ビアホール１９ａ内とコンタクトホール内１９ｂと第２の層間絶縁膜１９上にチタン、窒化チタン及びタングステンの三層構造金属膜３０を形成し、ついでその三層金属膜３０をＣＭＰ法により研磨して第２の層間絶縁膜１９上から除去してビアホール１９ａ内とコンタクトホール１９ｂ内にのみプラグ３０ａ，３０ｂとして残し、ついでそれらのプラグ３０ａ，３０ｂと第２の層間絶縁膜１９の上に、多層構造の金属膜２１とSiONの反射防止膜２２を形成し、これらをフォトリソグラフィー法によりパターニングしてメモリセル領域Ａでビット線２１ａを形成し、周辺回路領域Ｂで配線２１ｂを形成するような工程を採用してもよい。
【００９３】
そして、ビット線用のコンタクトホール１６ａが図１５(b) に示すように一方のゲート電極９に片寄って形成され、さらに、ビアホール１９ａがコンタクトホール１６ａ内のプラグの上面からはみ出して第１の層間絶縁膜１６と第２のシリコン窒化膜１５内にも形成される場合には、上記したビアホール１９ａ内のプラグ３０ａ、３０ｂは、図２２に示すように第１のシリコン窒化膜１３によって不純物拡散層１１との接触が絶たれることになる。
（第２の実施の形態）
図２３〜図２６は、本発明の第２実施形態の半導体装置の製造工程を示す断面図である。なお、図２３〜図２６において、図８(a) と同一符号は同一要素を示している。
【００９４】
まず、図２３(a) に示すような構造になるまでの工程を説明する。
図２３(a) において、第１実施形態の図８(a) に示したと同様な工程によってシリコン基板１の上にゲート酸化膜５を介してメモリセル領域Ａと周辺回路領域Ｂにゲート電極９，１０を形成する。そのゲート電極９，１０の上には、SiON膜８ａとシリコン窒化膜８ｂよりなる保護絶縁膜８が形成されている。そして、メモリセル領域Ａの複数のゲート電極９の間と周辺回路領域Ｂのゲート電極９，１０の両側には不純物拡散層１１，１２がそれぞれ形成されている。
【００９５】
なお、周辺回路領域Ｂの不純物拡散層１２は、後の不純物イオン注入によりＬＤＤ構造となる。
そのような状態で、ゲート電極９，１０とシリコン基板１を覆う第１のシリコン窒化膜を形成し、ついで第１のシリコン窒化膜をエッチバックすることにより、ゲート電極９，１０の側壁のみにシリコン窒化膜をサイドウォール７１ａ，７１ｂとして残す。この後に、シリコン基板１のメモリセル領域Ａをマスク（不図示）で覆って周辺回路領域に不純物イオンを注入して不純物拡散層１２をＬＤＤ構造にする。
【００９６】
その後、保護絶縁膜８、サイドウォール７１ａ，７１ｂ及びシリコン基板１の上に、第２のシリコン窒化膜７２をＣＶＤ法により例えば６０ｎｍの厚さに形成し、続いて、第２のシリコン窒化膜７２の上にＰＢＳＧよりなる第１の層間絶縁膜７３を例えば５００ｎｍの厚さに形成する。なお、第１の層間絶縁膜７３の表面は、加熱によるリフロー又はＣＭＰ法による研磨によって平坦化される。
【００９７】
次に、図２３(b) に示す構造になるまでの工程を説明する。
まず、フォトリソグラフィー法を用いて第１の層間絶縁膜７３をパターニングして、メモリセル領域Ａに存在する不純物拡散層１１の上方にコンタクトホール７３ａ，７３ｂを形成する。そのパターニングのエッチングは、C4F8とCH2F2 を含む混合ガスを使用して行われ、第２のシリコン窒化膜７２はエッチングストッパとして機能する。続いて、コンタクトホール７２ａ，７３ｂの下の第２のシリコン窒化膜７２をエッチングする。そのエッチングは、CHF3とO2を含む混合ガスを使用して行われる。
【００９８】
さらに、リン含有の多結晶シリコン膜をコンタクトホール７３ａ，７３ｂ内と第１の層間絶縁膜７３の上に形成した後に、その多結晶シリコン膜をＣＭＰ法により研磨して第１の層間絶縁膜７３の上面から除去する。これにより、活性領域中央のコンタクトホール７３ａ内に残った多結晶シリコン膜をビット線コンタクト用のプラグ７４ａとして使用し、活性領域の他のコンタクトホール７３ｂ内に残った多結晶シリコン膜をストレージコンタクト用のプラグ７４ｂとして使用する。
【００９９】
その後に、プラグ７４ａ，７４ｂと第１の層間絶縁膜７３の上に、第２の層間絶縁膜７５として高温酸化膜を形成する。
続いて、フォトリソグラフィー法によって、メモリセル領域Ａの第２の層間絶縁膜７５をパターニングしてビット線コンタクト用のプラグ７４ａの上にホール７５ａを形成し、同時に、周辺回路領域Ｂの第１及び第２の層間絶縁膜７３，７５と第２のシリコン窒化膜７２をパターニングして不純物拡散層１２の上にコンタクトホール７５ｂを形成する。そのパターニングの際に、第１及び第２の層間絶縁膜７３，７５のエッチングガスとしてC4F8とCH2F2 を含む混合ガスを使用し、また、第２のシリコン窒化膜７２のエッチングガスとしてCHF3とO2を含む混合ガスを使用する。
【０１００】
この工程において、図２５(a) に示すように、メモリセル領域Ａにおいてゲート電極９の間に形成されるビット線コンタクト用のコンタクトホール７３ａが一側方のゲート電極９に片寄り、しかも、その上のホール７５ａが正常な位置に形成される場合には、ホール７５ａ内に形成されるプラグ７４ａからはみ出してしまう。
【０１０１】
この場合には、ホール７５ａが第２のシリコン窒化膜７２にも形成されるので、その下の不純物拡散層１１が露出してしまう。
そこで、図２５(b) に示すように、第２の層間絶縁膜７５等にビット線コンタクト用のホール７５ａとコンタクトホール７５ｂを形成した後に、ビット線コンタクト用のホール７５ａがプラグ７４ａの側方にはみ出た場合にプラグ７４ａの側方でホール７５ａが埋まる程度の厚さ、例えば第２のシリコン窒化膜７２の半分の厚さとなるように、第２の層間絶縁膜７５上とホール７５ａとコンタクトホール７５ｂの中に第３のシリコン窒化膜７６を形成する。そして、第３のシリコン窒化膜７６をエッチバックすることにより、第２の層間絶縁膜７５上とプラグ７４ａ上とコンタクトホール７５ｂ内から除去するとともに、ホール７５ａのうちプラグ７４ａの側部にのみ残すようにする。そのホール７５ａのうちプラグ７４ａの側方に形成される部分は極めて狭いので、プラグ７４ａの上の第３のシリコン窒化膜７６が除去された状態で第３のシリコン窒化膜７６をホール７５の少なくとも底部に選択的に残すことは容易である。
【０１０２】
なお、図２４(a) に示すように、ビット線コンタクト用のコンタクトホール７３ａとホール７５ａの位置が一致する場合には、ビット線コンタクト用のホール７５ａ内と周辺回路領域Ｂのコンタクトホール７５ｂの中の第３のシリコン窒化膜７６はエッチバックによって除去される。
第３のシリコン窒化膜７６をエッチバックした後には、第３の窒化シリコン膜７６は周辺回路領域Ｂのコンタクトホール７５ｂの側壁に残ってその分だけホール径が小さくなるので、その第３の窒化シリコン膜７６の膜厚分だけ予めコンタクトホール７５ｂの径を広げておく必要がある。
【０１０３】
次に、図２４(b) に示すように、メモリセル領域Ａでは第２の層間絶縁膜７５の上にビット線７７ａを形成し、そのビット線７７ａをホール７５ａを通してプラグ７４ａに接続するとともに、周辺回路領域Ｂでは第２の層間絶縁膜７５の上に配線７７ｂを形成し、その配線７７ｂをコンタクトホール７５ｂを通して不純物拡散層１２に接続する。
【０１０４】
なお、ビット線７７ａと配線７７ｂは、第１実施形態で説明したように、ホール７５ａ内に形成された金属プラグ（不図示）を介してその下のプラグに接続したり、コンタクトホール７５ｂ内に形成された金属プラグ（不図示）を介して配線７７ｂを不純物拡散層１２に接続するようにしてもよい。
ところで、ビット線コンタクト用のプラグ７３ａとその上のホール７５ａが相対的にずれてプラグ７３ａの側方にまでホール７５ａが形成されたとしても、図２６に示すように、ホール７５ａ内の金属は、その下の第３のシリコン窒化膜７６によって不純物拡散層１１との接触が絶たれるために、その金属が不純物拡散層１１に拡散してリーク電流を増加させることが防止される。
【０１０５】
上記したように、ビット線７７ａと配線７７ｂを形成した後に、第１実施形態と同じ工程を経て、ストレージコンタクト用のプラグ７４ｂに接続されるキャパシタが形成されるがその詳細は省略する。
以上のような工程によれば、シリコン基板１上に形成されたシリコン窒化膜を周辺回路領域Ｂでエッチングする場合に、メモリセル領域Ａを覆うマスクが不要になって工程が短縮される。
【０１０６】
なお、フォトレジストをマスクにして第３のシリコン窒化膜７５をパターニングしてプラグ７４ａの上方のホール７５ａ内にのみ残すようにしてもよい。
（第３の実施の形態）
図２７〜図３０は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【０１０７】
まず、図２７(a) に示すような構造になるまでの工程を説明する。
ｎ型のシリコン基板（半導体基板）３１には、第１実施形態と同様に、メモリセル領域Ａと周辺回路領域Ｂが存在し、それらの領域Ａ，Ｂにおいて、シリコン基板３１にはＳＴＩ構造の素子分離絶縁膜３２が形成されている。なお、ＳＴＩの代わりにＬＯＣＯＳ、その他の素子分離方法を採用してもよい。
【０１０８】
そのような素子分離層３２を作成した後に、第１実施形態と同様な方法でウェル３３，３４を形成する。
続いて、シリコン基板３１の活性領域の表面を熱酸化することにより、ゲート酸化膜３５をその表面に形成する。
さらに、ゲート酸化膜３５の上に、膜厚８０ｎｍの多結晶シリコン層３６と膜厚１００ｎｍのタングステンシリサイド層３７を順に形成した後に、タングステンシリサイド層３７の上に保護絶縁膜３８を形成する。保護絶縁膜３８として、膜厚１３２ｎｍのシリコン酸化膜（SiO2）を用いる。
【０１０９】
その後、多結晶シリコン膜３６、タングステンシリサイド膜３７、保護絶縁膜３８をフォトリソグラフィー法によりゲート電極形状と配線形状にパターニングする。そのパターニングは、反射防止膜、例えばＢＡＲＣ（Bottom-Anti-Reflective-Coating）などを用いて行われる。
これにより、メモリセル領域Ａではシリコン層３６及びシリサイド層３７から構成されるゲート電極３９がワード線を兼ねて形成され、さらに、周辺回路領域Ｂではシリコン層３６及びシリサイド層３７から構成される複数のゲート電極４０が形成される。同時に、周辺回路領域Ｂでは、素子分離絶縁膜３２の上を通る一層目の配線４０ａを形成する。その一層目の配線４０ａは、ゲート電極４０を素子分離絶縁膜３２に引き出した構造を有していてもよい。
【０１１０】
さらに、メモリセル領域Ａが開口したレジストマスク（不図示）を用いて、シリコン基板３１のメモリセル領域Ａに選択的にｎ型不純物イオンを注入してゲート電極３９の両側にｎ型不純物拡散層４１を形成する。メモリセル領域Ａでは、ｎ型不純物拡散層４１とゲート電極３９により基本的なＭＯＳトランジスタＴ11が構成される。続いて、周辺回路領域Ｂが開口したレジストマスク（不図示）を用いて、シリコン基板３１の周辺回路領域Ｂに選択的に不純物イオンを注入してゲート電極４０の両側にソース／ドレインである不純物拡散層４２の低濃度部を形成する。
【０１１１】
次に、図２７(b) に示すように、シラン（SiH4）ガスとアンモニア（NH3 ）ガスを用いる化学気相成長法によって、ゲート電極３９，４０の上面と側面とシリコン基板３１上面を覆うシリコン窒化膜４３を２０〜１００ｎｍ、例えば６０ｎｍの厚さに形成する。
さらに、シリコン窒化膜４３の上にフォトレジスト４４を塗布し、これを露光、現像して周辺回路領域Ｂを露出させる開口４４ａを形成する。そして、その開口４４ａを通して周辺回路領域Ｂのシリコン窒化膜４３を基板面に対して略垂直方向に異方性エッチングする。そのエッチングは、第１実施形態と同じガス種を用いる。
【０１１２】
これにより、周辺回路領域Ｂのゲート電極４０と配線４０ａの側面には、図２８(a) に示すように、シリコン窒化膜４３がサイドウォールスペーサ４３ｓとして残る一方、メモリセル領域Ａではゲート電極３９の間のシリコン基板３１は依然としてシリコン窒化膜４３によって覆われた状態となっている。
フォトレジスト４４を除去した後に、熱酸化法により周辺回路領域Ｂのシリコン基板３１の表面にシリコン酸化膜（不図示）を形成する。
【０１１３】
次に、周辺回路領域Ｂのゲート電極４０とサイドウォールスペーサ４３ｓをマスクに使用して、周辺回路領域Ｂのシリコン基板３１に不純物をイオン注入する。これにより、周辺回路領域Ｂでのゲート電極４０の両側方の不純物拡散層４２に高濃度部が形成され、不純物拡散層４２はＬＤＤ構造となる。そして、周辺回路領域ＢではＭＯＳトランジスタＴ12の基本的な構造が完成する。
【０１１４】
この場合、周辺回路領域Ｂでは、ｐ型不純物とｎ型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Ａを覆うことになる。
次に、図２８(b) に示すような構造になるまでの工程を説明する。
まず、化学気相成長法を用いて、メモリセル領域Ａのシリコン窒化膜４３と周辺回路領域Ｂの保護絶縁膜３８、サイドウォール４３ｓ及びシリコン基板３１の上に、ＢＰＳＧよりなる第１の層間絶縁膜４６を例えば５００ｎｍの膜厚で形成する。
【０１１５】
続いて、第１の層間絶縁膜４６を加熱してリフローするか、又は化学機械研磨（ＣＭＰ）することにより、第１の層間絶縁膜４６の上面を平坦にする。
次に、第１実施形態と同様に、セルフアライン法により第１の層間絶縁膜４６を異方性エッチングすることにより、第１の層間絶縁膜４６にビット線コンタクトホール４６ａとストレージコンタクトホール４６ｂを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下のシリコン窒化膜４３が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール４６ａとストレージコンタクトホール４６ｂの下に現れたシリコン窒化膜４３を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール４６ａ及びストレージコンタクトホール４６ｂをシリコン基板１表面に達するような深さとする。この場合、シリコン窒化膜４３がゲート電極３９の側壁にサイドウォールスペーサ４３ａとして残るようなエッチング条件とする。また、ゲート電極３９の上のシリコン窒化膜４３は、その下のSiO2の保護絶縁膜３８に対して選択的にエッチングされるので、ゲート電極４９が露出することはない。
【０１１６】
次に、図２９(a) に示す構造となるまでの工程について説明する。
リンがドープされた多結晶シリコン膜を２００ｎｍの厚さに成長して、その多結晶シリコン膜をメモリセル領域Ａのコンタクトホール４６ａ，４６ｂの中に埋め込む。その後に、第１の層間絶縁膜４６の上に形成された多結晶シリコン膜をＣＭＰ法によって除去する。
【０１１７】
これにより、ビット線コンタクトホール４６ａ内に残った多結晶シリコン膜をビット線コンタクト用のプラグ４８ａとし、ストレージコンタクトホール４６ｂ内に残った多結晶シリコン膜を蓄積電極コンタクト用のプラグ４８ｂとして使用する。
続いて、プラグ４８ａ，４８ｂと第１の層間絶縁膜４６の上に、第２の層間絶縁膜４９を９０ｎｍの厚さに形成する。第２の層間絶縁膜４９としては、例えば高温酸化膜（SiO2膜）を用いることが好ましい。
【０１１８】
さらに、第２の層間絶縁膜４９の上にフォトレジスト５０を塗布し、これを露光、現像することにより、メモリセル領域Ａ内のビット線用のプラグ４８ａの上と、周辺回路領域ＢにあるＭＯＳトランジスタＴ12の一方の不純物拡散層４２の上と、素子分離絶縁膜３２上に形成された配線４０ａの上に、それぞれ窓５０ａ、５０ｂ、５０ｃを形成する。
【０１１９】
そして、それらの窓５０ａ〜５０ｃを通して第２の層間絶縁膜４９をエッチングし、それに続いて第１の層間絶縁膜４６と保護絶縁膜３８をエッチングすることにより、メモリセル領域Ａにはビット線コンタクト用のビアホール４９ａを形成し、周辺回路領域Ｂの不純物拡散層４２の上にはコンタクトホール４９ｂを形成し、周辺回路領域Ｂの一層目の配線４０ａの上にはビアホール４９ｃを形成する。
【０１２０】
さらに、フォトレジスト５０を除去した後に、スパッタ法あるいは気相成長法により、ホール４９ａ〜４９ｃの内部と第２の層間絶縁膜４９の上に、膜厚４０ｎｍのTi膜、膜厚５０ｎｍのTiN 膜、膜厚１００ｎｍのＷ膜を順に形成し、それらの膜をフォトリソグラフィー法によりパターニングする。金属膜のパターニングによって、図２９(b) に示すように、メモリセル領域Ａではビアホール４９ａを通してプラグ４８ａに接続されるビット線５１ａが形成され、また、周辺回路領域Ｂでは、ビアホール４９ｃを通して一層目の配線４０ａに接続される二層目の第１の配線５１ｂと、コンタクトホール４９ｂを通して不純物拡散層４２に接続される二層目の第２の配線５１ｃが形成される。二層目の配線５１ｂ、５１ｃは、例えばビット線の一部を構成してもよい。
【０１２１】
なお、第１実施形態で説明したように、ビアホール４９ａ、コンタクトホール４９ｂ及びビアホール４９ｃの中にそれぞれ金属プラグ（不図示）を埋め込んだ後に、ビット線５１ａとプラグ４８ａの接続、一層目の配線４０ａと第１の配線５１ｂの接続、不純物拡散層４２と第２の配線の接続をそれぞれ金属プラグを介して行ってもよい。
【０１２２】
次に、図３０に示す構造を形成するための工程を説明する。
まず、メモリセル領域Ａのビット線５１ａ、周辺回路領域Ｂの二層目の配線５１ｂ，５１ｃ及び第２の層間絶縁膜４９の上に、ＢＰＳＧ、SiO2等の第３の層間絶縁膜５３を化学気相成長法により８００ｎｍの厚さに形成する。続いて、第３の層間絶縁膜５３の表面をＣＭＰ法によって平坦化する。さらに、第３の層間絶縁膜５３の上に第４の層間絶縁膜５４としてシリコン窒化膜を５０ｎｍの厚さに形成する。
【０１２３】
その後に、メモリセル領域Ａにキャパシタを形成するのだが、ここでは両面シリンダ型で誘電体膜として酸化タンタル（TaO ）を用いたキャパシタを例にして説明する。
まず、第３及び第４の層間絶縁膜５３，５４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのストレージコンタクト用のプラグ４８ｂに接続されるビアホール５３ａを形成する。続いて、ビアホール５３ａ内と第４の層間絶縁膜５４上に、不純物含有の多結晶シリコン膜を２００ｎｍの厚さに形成した後に、この多結晶シリコン膜をＣＭＰ法により研磨して第４の層間絶縁膜５４の上から除去する。そして、そのビアホール５３ａ内に残った多結晶シリコン膜をプラグ５５として使用する。
【０１２４】
その後に、第４の層間絶縁膜５４とプラグ５５の上に、SiO2又はＢＰＳＧよりなる絶縁膜（不図示）を１．２μｍの厚さに形成し、ついでその絶縁膜の表面をＣＭＰ法により平坦にする。さらに、その絶縁膜と第４の層間絶縁膜５４と第３の層間絶縁膜５３上層部をフォトリソグラフィー法によりパターニングして、プラグ５５上を含むキャパシタ領域に開口を形成する。
【０１２５】
さらに、その絶縁膜の上と開口の内面に沿って、アンドープ又は低不純物濃度の非晶質シリコン膜を形成し、開口内で非晶質シリコン膜に囲まれる部分をレジストで埋め込んだ後に、その非晶質シリコン膜をＣＭＰ法によって絶縁膜の上から除去する。これにより、開口の中に残った非晶質シリコン膜は有底円筒形状になる。
【０１２６】
次に、第４の絶縁膜５４の上の絶縁膜（不図示）をフッ酸溶液により除去して円筒状の非晶質シリコン膜の内周面と外周面を露出させる。そして、シランガスを含む減圧雰囲気中で非晶質シリコン膜を例えば５６０℃で加熱し、さらに減圧雰囲気の圧力を下げて５６０℃でアニールすると、非晶質シリコン膜の表面にはＨＳＧ(Hemispherical Grained Silicon) 膜が形成されてその表面には凹凸が形成される。続いて、非晶質シリコン膜とＨＳＧ膜に不純物がドープされて低抵抗化され、これらの膜はストレージ電極５６として使用される。
【０１２７】
その後に、ストレージ電極５６の表面に酸化タンタル(TaO) よりなる誘電体膜５７を気相成長法により８ｎｍの厚さに形成する。なお、キャパシタの特性改善のために、誘電体膜５７の形成前にＲＴＮ（高速加熱窒化）処理によりシリコン製のストレージ電極５６の表面を２ｎｍ程度窒化しておき、誘電体膜５７の形成後に８００℃程度の酸化熱処理又は酸素プラズマアニール等を行う。
【０１２８】
その後に、誘電体膜５７の上に、膜厚５０ｎｍの窒化チタン膜と膜厚１００ｎｍのドープト多結晶シリコン膜を順に形成し、これらの膜をパターニングして対向電極５８として使用する。
以上によりキャパシタ５９の形成が終了する。
この後に、キャパシタ５９を覆う第５の層間絶縁膜６０として、SiO2膜を２．１μｍ程度の厚さに形成し、さらにその表面をＣＭＰ法により平坦化する。
【０１２９】
次に、メモリセル領域Ａのビット線５１ａ、キャパシタ対向電極５８と、周辺回路領域Ｂの二層目配線５１ｂ，５１ｃの一部の上にコンタクトホール（不図示）を形成し、その中にTi／TiN ／Ｗの三層構造のプラグを充填した後に、それらのプラグに接続されるアルミニウム又はアルミニウム積層構造からなる上部配線６１ａ，６１ｂを第５の層間絶縁膜６０の上に形成する。
【０１３０】
なお、図２７〜図３０は、図３１(a) のXII −XII 線から見たセル領域Ａの断面と、図３１(b) の周辺回路領域のXIII−XIII線から見た断面で示したものである。
以上のような工程によれば、ゲート電極３９，４０と一層目の配線４０ａの上の保護絶縁膜３８としてシリコン酸化膜を形成し、さらに、ゲート電極３９，４０とシリコン基板３１を覆うシリコン窒化膜４３を、メモリセル領域Ａではエッチングせずにそのまま残す一方で、周辺回路領域Ｂではエッチングしてサイドウォール３８ｓとして残すようにした。
【０１３１】
これにより、第２の層間絶縁膜４９と第１の層間絶縁膜４６をエッチングしてホールを形成する際に、電極の上の保護絶縁膜３８を続けてエッチングすることができるので、周辺回路領域Ｂの二層目の配線５１ｂと一層目の配線４０ａを繋ぐホール４９ｃと不純物拡散層４２に繋がるホール４９ｂとビット線用プラグに繋がるホール４９ａとを同時に形成することができ、ホール形成のスループットが向上する。
【０１３２】
しかも、一層目配線４０ａと二層目の配線５１ｂの接続部分を重ねることができるので配線の配置の設計が自由になり、しかも、従来技術のように一層目配線４０ａと二層目の配線５１ｂを上部配線６１ｂによって接続する必要は無くなるので上部配線６１ｂの密度を高くすることができる。これにより、チップ増加が防止される。
【０１３３】
ところで、周辺回路領域で４種類のホールを同時に開口する例が、特開平９−２０５１８５号公報に記載されている。この文献では、メモリセル領域においてビット線をシリコン基板にコンタクトさせるホールが必要であるが、このホールと周辺回路領域の４種類のホールとを同時に開口しようとすると、メモリセル領域ではシリコン基板上にシリコン窒化膜が存在するので、ビット線接続用のホールの形成のためのエッチングが難しくなる。そのエッチングが可能になったとしても、ビット線接続用のホールとゲート電極の位置合わせに余裕がないので、それらが位置ズレした場合にはゲート電極上のシリコン窒化膜もエッチングしてしまうことになり、最悪の場合にはゲート電極を露出してしまう。ゲート電極が露出すると、ゲート電極とビット線が短絡することになる。
【０１３４】
これに対して、本発明では、メモリセル領域におけるビット線とシリコン基板の接続は、多結晶シリコンのプラグを介して行っているため、ホールのエッチングはシリコン窒化膜がない状態でエッチングすることになる。したがって、図２８(a) に示したように、周辺回路領域とメモリセル領域におけるホール４９ａ，４９ｂ，４９ｃを同時且つ容易に形成することができる。
（付 記）
(1) 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、前記第１のゲート電極の上及び側面と前記第１のゲート電極間の領域の前記半導体基板とを覆う第１の絶縁膜と、前記第２のゲート電極の側面に形成され、前記第１の絶縁膜と同じ材料よりなるサイドウォールと、前記第１の領域で前記第１の絶縁膜の上に形成され、且つ前記第２の領域で前記第２のゲート電極及び前記第２の不純物拡散層の上に形成された、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜と、前記第２の絶縁膜の上に形成され、且つ前記第１及び第２の絶縁膜に対して選択的にエッチングを行うことが可能な第３絶縁膜と、前記第１のゲート電極の間に形成され、且つ前記第１、第２及び第３の絶縁膜を通して前記第１の不純物拡散層に達する深さに形成された第１のホールと、前記第１のホール内に埋め込まれた不純物含有半導体よりなる第１のプラグと、前記第１のプラグと前記第３絶縁膜の上に形成された第４の絶縁膜と、前記第１の領域において、前記４の絶縁膜に形成され、且つ少なくとも一部が前記第１のプラグに重なる位置に形成された第２のホールと、前記第２の領域において、前記第４の絶縁膜から前記第２の絶縁膜に形成され且つ前記第２の不純物拡散層に達する深さの第３のホールと、前記第２のホール内を通り、前記第２のホール内では前記第１のプラグに電気的に接続される第１の金属パターンと、前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置。
(2) 前記第１のホールは、前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置に形成され、前記第２のホールの一部は、前記第１のプラグから横にはみ出して形成され、且つ前記第３の絶縁膜と前記第２の絶縁膜に至る深さまで形成され、前記第２のホールを通る前記第１の金属パターンは、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が断たれていることを特徴とする(1)に記載の半導体装置。
(3) 前記第１の絶縁膜と前記第２の絶縁膜は、シリコン窒化膜であることを特徴とする(1),(2)のいずれかに記載の半導体装置。
(4) 前記第３の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特等とする(1),(2),(3)のいずれかに記載の半導体装置。
(5) 前記第１の絶縁膜は、前記第２の絶縁膜よりも厚いことを特徴とする(1) に記載の半導体装置。
(6) 前記第１の金属パターンと前記第２の金属パターンは、前記第４の絶縁膜の上に形成される配線であることを特徴とする(1)に記載の半導体装置。
(7) 前記第１の領域で前記第１のプラグに接続されない前記第１の不純物拡散層の上の前記第１〜第３の絶縁膜に形成された第４のホールと、前記第４のホール内に埋込まれた不純物含有半導体からなる第２のプラグと、前記第４の絶縁膜の上に形成される第５の絶縁膜と、前記第２のプラグの上の前記第４及び第５絶縁膜内に形成された第５のホールと、前記第５のホール内に形成された第３のプラグと、前記５の絶縁膜の上に形成されて前記第３のプラグに接続されるキャパシタ用の下部電極と、前記下部電極の表面に形成された誘電体膜と、前記誘電体膜の上に形成された上部電極とからなるキャパシタとを有することを特徴とする(1),(2)に記載の半導体装置。
(8) 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、前記第１のゲート電極と前記第２のゲート電極のそれぞれの側面に形成された第１の絶縁膜と、前記第１のゲート電極と前記第２のゲート電極と前記半導体基板の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な第２の絶縁膜と、前記第１の領域において前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置であって、前記第１の不純物拡散層の上の前記第１の絶縁膜及び前記第２の絶縁膜内に形成された第１のホールと、前記第１のホール内に形成された不純物含有半導体よりなるプラグと、前記プラグと前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第１の領域において、前記第１，第２及び第３の絶縁膜に形成され、一部が前記プラグに重なる位置に形成された第２のホールと、前記第２の領域において、前記第２の不純物拡散層の上の前記第１，第２及び第３の絶縁膜に形成された第３のホールと、前記第２のホール内の底部に形成された第４の絶縁膜と、前記第２のホールを通して前記プラグに接続され、且つ前記第４の絶縁膜を介して前記第１の不純物拡散層との接続が絶たれる第１の金属パターンと、前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置。
(9) 半導体基板の第１の領域に第１のゲート絶縁膜を介して形成された複数の第１のゲート電極と、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板の前記第２の領域に形成された第１の配線と、前記第１のゲート電極と前記第２のゲート電極と前記第１の配線の上にそれぞれ形成された第１の絶縁膜と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２の不純物拡散層と、前記第１の領域において、前記第１のゲート電極と前記第１の絶縁膜と前記第１の不純物拡散層の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な材料からなる第２の絶縁膜と、前記第２の領域において前記第２のゲート電極と前記第１の配線の側面に形成され、且つ前記第２の絶縁膜と同じ材料よりなるサイドウォールと、前記第１の領域において前記第２の絶縁膜の上に形成され、前記第２の領域において前記第１の絶縁膜、前記サイドウォール及び前記第２の不純物拡散層の上に形成され、且つ前記第１の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第３の絶縁膜と、前記第１の領域において、前記第１の不純物拡散層の上の前記第２及び第３の絶縁膜内に形成され、且つ前記第１のゲート電極の間の領域に形成された第１のホールと、前記第１のホール内に形成された導電性プラグと、前記導電性プラグと前記３の絶縁膜の上に形成された第４の絶縁膜と、前記第１の領域において前記導電性プラグの上の前記第４の絶縁膜に形成された第２のホールと、前記第２の領域において前記第１の絶縁膜、第３の絶縁膜及び第４の絶縁膜に形成されて前記第１の配線の一部を露出する第３のホールと、前記第２の領域において前記第３及び第４の絶縁膜に形成されて前記第２の不純物拡散層を露出する第４のホールとを有することを特徴とする半導体装置。
(10) 前記第４の絶縁膜の上に形成され、前記第２のホールを通して前記導電性プラグに接続される第１の導電パターンと、前記第４の絶縁膜の上に形成され、前記第３のホールを通して前記第１の配線に接続される第２の導電パターンと、前記第４の絶縁膜の上に形成され、前記第４のホールを通して前記第２の不純物拡散層に接続される第３の導電パターンとをさらに有することを特徴とする(9)に記載の半導体装置。
(11) 前記第１の配線は、前記第２のゲート電極から引き出される構造を有していることを特徴とする(10)に記載の半導体装置の製造方法。
(12) 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第４の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(10)に記載の半導体装置。
(13) 前記第１の領域はメモリセル領域であり、前記第２の領域は周辺回路領域であり、前記第１、第２及び第３の導電パターンは、ビット線であることを特徴とする(10)に記載の半導体装置。
(14) 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１の複数のゲート電極を形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、前記第２の領域において、前記第１の絶縁膜をエッチバックしてスペーサとして前記第２のゲート電極の側面に選択的に残す工程と、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜を前記第１の領域の第１の絶縁膜の上に重ねて形成するとともに、該第２の絶縁膜によって前記第２の領域の前記第２のゲート電極、前記スペーサ及び前記第２の不純物拡散層を覆う工程と、前記第２の絶縁膜の上に、前記第２の絶縁膜とは異なる材料からなる第３の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上の前記第１、第２及び第３の絶縁膜をエッチングすることにより、前記第１のゲート電極の間を通る第１のホールを形成する工程と、前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、前記第１の領域において、前記第４の絶縁膜をパターニングすることによって前記プラグの少なくとも一部に重なる第２のホールを形成するとともに、前記第２の領域において、前記第４、第３及び第２の絶縁膜をパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、前記第２のホール内及び前記第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(15) 前記金属膜の一部を除去することにより、前記第２のホールを通して前記プラグに接続される第１の金属パターンと、前記第３のホール上を通して前記第２の不純物拡散層に接続される第２の金属パターンとを形成する工程とをさらに有することを特徴とする(14)に記載の半導体装置の製造方法。
(16) 前記第１のゲート電極の間の前記第１のホールは、一側方の前記第１のゲート電極に片寄った位置に形成され、前記第２のホールは、前記第４、第３及び第２の絶縁膜をエッチングすることにより前記プラグの側方にはみ出して形成され、前記第２のホール内において前記金属膜は、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が絶たれて形成されることを特徴とする(14)又は(15)に記載の半導体装置の製造方法。
(17) 前記第１の絶縁膜と前記第２の絶縁膜は、それぞれシリコン窒化膜であることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(18) 前記第３の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(19) 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１のゲート電極を複数形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上方の前記第２の絶縁膜及び前記第１の絶縁膜をパターニングすることにより、前記第１のゲート電極の間であって一側方の前記第１のゲート電極に片寄った第１のホールを形成する工程と、前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、前記第１の領域において前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記プラグの上面から一部がはみ出した第２のホールを形成するとともに、前記第２の領域において、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、前記第３の絶縁膜上と前記第２のホール内と前記第３のホールの内に第５の絶縁膜を形成する工程と、前記第５の絶縁膜をエッチングすることにより、前記第２のホール内のうちの前記プラグからはみ出した領域に残す工程と、前記第２のホール内及び前記第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(20) 半導体基板の上に素子分離絶縁膜とゲート絶縁膜を形成する工程と、前記素子分離絶縁膜と前記ゲート絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜と前記第１の導電膜をパターニングすることにより、前記半導体基板の第１の領域の前記ゲート絶縁膜上に前記第１の導電膜よりなる複数の第１のゲート電極と、前記半導体基板の第２の領域の前記ゲート絶縁膜上に前記第１の導電膜よりなる第２のゲート電極と、前記第２の領域の前記素子分離絶縁膜の上に前記第１の導電膜よりなる第１の配線をそれぞれ形成する工程と、前記第１のゲート電極の間の前記半導体基板内に第１の不純物拡散層を形成し、前記第２のゲート電極の両側の前記半導体基板内に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極側面、前記第１の配線、前記第１の絶縁膜及び前記半導体基板の上に、前記第１の絶縁膜に対して選択エッチングが可能な第２の絶縁膜を形成する工程と、前記第１の領域にある前記第２の絶縁膜をエッチング防止膜で覆いつつ、前記第２の領域において前記第２の絶縁膜を異方性エッチングして前記第２のゲート電極の側面と前記第１の配線の側面にサイドウォールとして残す工程と、前記第１の領域の第２の絶縁膜の上と、前記第２の領域の前記第１の絶縁膜と前記サイドウォールと前記第２の不純物拡散層の上に形成され、且つ、前記第１の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第３の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上の前記第３の絶縁膜と前記第２の絶縁膜を順にエッチングすることにより、前記第１のゲート電極の間に第１のホールを形成する工程と、前記第１のホール内に導電性プラグを形成する工程と、前記導電性プラグと前記３の絶縁膜の上に第４の絶縁膜を形成する工程と、前記第１の領域において前記導電性プラグの上の前記第４の絶縁膜をエッチングすることにより第２のホールを形成し、前記第２の領域において前記第１の配線の上の前記第１の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜をエッチングすることにより第３のホールを形成し、かつ前記第２の領域において第２の不純物拡散層の上の前記第３及び第４の絶縁膜をエッチングして第４のホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
(21) 前記第４の絶縁膜の上と前記第２、第３及び第４のホールの中に、第２の導電膜を形成する工程と、前記第２の導電膜の一部を除去することにより、前記第２のホールを通して前記プラグに接続される第１の導電パターンと、前記第３のホールを通して前記第１の配線に接続される第２の導電パターンと、前記第４のホールを通して前記第２の不純物拡散層に接続される第３の導電パターンとを形成する工程とを有することを特徴とする(20)に記載の半導体装置の製造方法。
(22) 前記第１の配線は、前記第２のゲート電極から引き出される構造を有していることを特徴とする(20)に記載の半導体装置の製造方法。
(23) 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第４の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(20)に記載の半導体装置の製造方法。
(24) 前記第１の領域はメモリセル領域であり、前記第２の領域は周辺回路領域であり、前記第１、第２及び第３の導電パターンは、ビット線であることを特徴とする(20)に記載の半導半導体装置の製造方法。
【０１３５】
【発明の効果】
以上述べたように本発明によれば、第１領域と第２領域でゲート電極と半導体基板の上に第１絶縁膜を形成し、この第１絶縁膜を第２領域でエッチバックしてゲート電極側面にサイドウォールとして残し、第１絶縁膜と同じ材料の第２絶縁膜を第１領域と第２領域に形成し、第２絶縁膜に対して選択エッチングが可能な第３絶縁膜を第２絶縁膜上に形成し、第１領域のゲート電極の間で第１、第２及び第３絶縁膜をエッチングして半導体基板を露出する第１ホールを形成し、第１ホール中に不純物含有半導体のプラグを形成し、プラグと第３絶縁膜を覆う第４絶縁膜を形成し、第１領域の第４絶縁膜をパターニングしてプラグの上に第２ホールを形成すると同時に第４絶縁膜〜第２絶縁膜までをパターニングして第２領域の不純物拡散層に接続される第３ホールを形成するようにしている。
【０１３６】
これによれば、第１領域のプラグから一部がはみ出して第２ホールが形成されても、その下の第１絶縁膜が残るので、その第１絶縁膜によって第２ホールから半導体基板が露出することがなく、その第２ホール内に形成される金属膜を半導体基板に接触することを防止できる。
また、別の発明によれば、第１領域においてゲート電極の間で下側絶縁膜に形成される第１ホールが一方のゲート電極に片寄って形成され、その第１ホール内のプラグを覆う上側絶縁膜に形成される第２ホールが第１ホールからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第２ホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【０１３７】
これにより、第２ホール内に形成される金属膜と半導体基板との接続を、埋込用絶縁膜によって防止することができる。
さらに他の本発明によれば、第１領域と第２領域のゲート電極上と第２領域の一層目配線上にそれぞれ第１絶縁膜を形成し、ゲート電極と一層目配線と半導体基板の上に第２絶縁膜を形成し、第２領域の第２絶縁膜をエッチバックして第２領域のゲート電極側面と一層目配線の側面に残すとともに第２絶縁膜を第１領域の全体に残し、第１絶縁膜と同じ条件でエッチング可能な第３絶縁膜を第１領域と第２領域にそれぞれ形成し、第３絶縁膜と第２絶縁膜を第１の領域でパターニングしてゲート電極の間にホールを形成し、そのホール内にプラグを形成し、その後に、プラグと第３絶縁膜の上に第４絶縁膜を形成する工程を有している。
【０１３８】
これにより、第４絶縁膜とその下の第２及び第３絶縁膜をエッチャントを変えずにパターニングすることにより、第１領域のプラグの上と第２領域のゲート電極の上と一層目配線の上にそれぞれホールを同時に形成することが可能になり、これによりホール形成のスループットを向上することができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４(a) 〜(c) は、第１の従来技術に係る半導体装置の製造工程において上下のホール間にズレが生じた場合の製造工程を示す断面図である。
【図５】図５(a) は、図３(a) のＩ−Ｉ線断面図であり、図５(b) は、図４(c) のII−II線断面図である。
【図６】図６は、第２の従来技術に係る半導体装置の断面図である。
【図７】図７は、図６に示した半導体装置の各要素の配置を示す平面図である。
【図８】図８(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図９】図９(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その５）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その６）である。
【図１４】図１４は、本発明の第１実施形態の半導体装置を示す断面図である。
【図１５】図１５(a),(b) は、本発明の第１実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図（その１）である。
【図１６】図１６は、本発明の第１実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図（その２）である。
【図１７】図１７は、本発明の第１実施形態の半導体装置において、プラグにズレが生じ且つそのプラグの上のホールにズレが生じなかった状態を示す断面図である。
【図１８】図１８(a) は、図１１(b) のIII-III 線断面図であり、図１８(b) は、図１５(b) のVI−VI線断面図である。
【図１９】図１９は、本発明の第１実施形態の半導体装置のメモリセル領域の要素の配置を示す平面図である。
【図２０】図２０(a) は、本発明の第１実施形態の半導体装置におけるプラグの大きさ及び配置を示す平面図で、図２０(b) は、従来技術のプラグの大きさ及び配置を示す平面図である。
【図２１】図２１(a),(b) は、本発明の第１実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図（その１）である。
【図２２】図２２は、本発明の第１実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図（その２）である。
【図２３】図２３(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２４】図２４(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図２５】図２５(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図２６】図２６は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図２７】図２７(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２８】図２８(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図２９】図２９(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図３０】図３０(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図３１】図３１は、図３０に示した半導体装置の各要素の配置を示す平面図である。
【符号の説明】
１…シリコン基板（半導体基板）、５…ゲート酸化膜（ゲート絶縁膜）、８…保護絶縁膜、９…ゲート電極、１０…ゲート電極、１１…不純物拡散層、１２…不純物拡散層、１３…シリコン窒化膜（絶縁膜）、１３ｓ，１３ａ…サイドウォールスペーサ、１４…フォトレジスト、１５…シリコン窒化膜（絶縁膜）、１６…層間絶縁膜、１６ａ，１６ｂ…コンタクトホール、１７…フォトレジスト、１８ａ，１８ｂ…プラグ、１９…層間絶縁膜、２０…フォトレジスト、１９ａ…ホール、１９ｂ…コンタクトホール、２１ａ…ビット線、２１ｂ…配線、２８…キャパシタ、３０ａ，３０ｂ…金属プラグ、３１…シリコン基板（半導体基板）、３８…保護絶縁膜、３９…ゲート電極、４０…ゲート電極、４０ａ…配線、４３…シリコン窒化膜、４３ｓ，４３ａ…サイドウォール、４６…層間絶縁膜、４６ａ，４６ｂ…コンタクトホール、４９…層間絶縁膜、４９ａ，４９ｂ，４９ｃ…ホール、５１ａ…ビット線、５１ｂ，５１ｃ…配線、５３…層間絶縁膜、５４…層間絶縁膜、５５…プラグ、５９…キャパシタ、６０…層間絶縁膜、７１ａ，７１ｂ…サイドウォール、７２…シリコン窒化膜、７３…層間絶縁膜、７４ａ，７４ｂ…プラグ、７５…層間絶縁膜、７６…シリコン窒化膜、７７ａ…ビット線、７７ｂ…配線。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、ＤＲＡＭ等に使用されるセルフアラインコンタクト構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、半導体装置を構成する素子の面積の縮小化が要求されている。しかし、半導体装置が高集積化されても、半導体装置を形成するためのフォトリソグラフィー工程におけるアライメントの精度は、素子の縮小の割合ほどには向上しないのが現状である。
【０００３】
そこで、半導体装置の微細化に伴って種々の工夫がなされている。例えば、ＤＲＡＭ等の高集積化された半導体記憶装置におけるセルフアラインコンタクトはその１つである。
セルフアラインコンタクトについては、ゲート電極の側面上にサイドウォールスペーサとしてシリコン窒化膜を形成することがある。そこで以下に、ＭＯＳトランジスタのゲート電極の側面に、窒化シリコンよりなるサイドウォールスペーサを形成してなるセルフアラインコンタクトについて説明する。
【０００４】
まず、図１(a) に示すような構造になるまでの工程を説明する。
シリコン基板１０１のメモリセル領域１０２及び周辺回路領域１０３のそれぞれにおいて電気的に活性にしようとする活性領域の相互間を素子分離絶縁膜１０４により分離した後に、マスクを用いて半導体基板１０１の所定の活性領域に不純物イオンを注入してウェル１０５，１０６を形成する。
【０００５】
続いて、熱酸化法により活性領域にゲート絶縁膜１０７を形成した後に、化学気相成長（ＣＶＤ）法を用いてシリコン膜と保護絶縁膜を順に形成する。ついで、シリコン膜と保護絶縁膜をフォトリソグラフィー法によりパターニングしてメモリセル領域１０２と周辺回路領域１０３にゲート電極１０８ａ，１０８ｂを形成する。この場合、メモリセル領域１０２の１つの活性領域には所定の間隔を置いて複数のゲート電極１０８ａが形成されている。
【０００６】
なお、ゲート電極１０８ａ，１０８ｂの上面は保護絶縁膜１０９によって覆われた状態となっている。
次に、図１(b) に示す状態になるまでの工程を説明する。
まず、ゲート電極１０８ａ，１０８ｂと素子分離絶縁膜１０４をマスクに使用して、活性領域に不純物をイオン注入して、ゲート電極１０８ａ，１０８ｂの両側のシリコン基板１０１の不純物拡散層１１０ａ，１１０ｂの低濃度部を形成する。
【０００７】
次に、ゲート電極１０８ａ，１０８ｂ及び素子分離絶縁膜１０４を覆うシリコン窒化膜をシリコン基板１０１の上に形成した後に、そのシリコン窒化膜をエッチバックすることにより、シリコン窒化膜をサイドウォールスペーサ１１１ａ，１１１ｂとしてゲート電極１０８ａ，１０８ｂの両側に残す。
続いて、ゲート電極１０８ａ，１０８ｂ、サイドウォールスペーサ１１１ａ，１１１ｂをマスクに使用して活性領域に不純物をイオン注入して、不純物拡散層１１０ａ，１１０ｂの高濃度部を形成する。
【０００８】
次に、図２(a) に示すように、ゲート電極１０８ａ，１０８ｂ等を覆う第１の絶縁膜１１２と第２の絶縁膜１１３を順に形成する。その第１の絶縁膜１１２としてシリコン窒化膜を形成し、第２の絶縁膜１１３として不純物を含むシリコン酸化膜、例えばＢＰＳＧ(boro-phospho silicate glass) を形成する。ＢＰＳＧの下にシリコン窒化膜を形成するのは、ＢＰＳＧ内の不純物がシリコン基板１０１に拡散することを防止するためである。その第２の絶縁膜１１３は加熱リフローされてその上面が平坦化される。
【０００９】
その後に、図２(b) に示すように、フォトリソグラフィー法を用いて第１及び第２の絶縁膜１１２，１１３をパターニングして、メモリセル領域１０２に存在する不純物拡散層１１０ａの上方にコンタクトホール１１３ａ〜１１３ｃを形成する。この場合、メモリセル領域１０２における第２の絶縁膜１１３はフッ酸によってエッチングされ、第１の絶縁膜１１２はエッチングストッパーとなる。また、第１の絶縁膜１１２はリン酸によってエッチングされ、その下の不純物拡散層１１０ｂを露出させることになる。
【００１０】
それらのコンタクトホール１１３ａ〜１１３ｃの幅は、サイドウォールスペーサ１１１ａの間隔によって決定される。
この場合、１つのメモリセル領域１０２において、中央に形成されるコンタクトホール１１３ａはビット線接続に使用され、その他の２つのコンタクトホール１１３ｂ，１１３ｃはキャパシタ接続に使用される。
【００１１】
次に、図３(a) に示すように、各コンタクトホール１１３ａ〜１１３ｃの中にシリコン製のプラグ１１４ａ〜１１４ｃを充填し、続いて、酸化シリコンよりなる第３の絶縁膜１１５を第２の絶縁膜１１３及びプラグ１１４ａ〜１１４ｃの上に形成する。続いて、第３の絶縁膜１１５をフォトリソグラフィー法によりパターニングしてビット線接続用のコンタクトホール１１３ａの上に開口１１６を形成すると同時に、フォトリソグラフィー法により周辺回路領域１０３の第３の絶縁膜１１５と第２の絶縁膜１１３をパターニングして不純物拡散層１１０ｂの上にコンタクトホール１１７を形成する。
【００１２】
コンタクトホール１１７を形成する際には、第１の絶縁膜１１２とプラグ１１４ａがエッチングストッパーとして機能するので、開口１１６とコンタクトホール１１７の深さの制御が容易となる。したがって、コンタクトホール１１７から不純物拡散層１１０ｂを露出させるためには、コンタクトホール１１７を通して第１の絶縁膜１１２をエッチングする必要がある。
【００１３】
なお、図３(a) のＩ−Ｉ断面を示すと、図５(a) のようになる。
この後に、図３(b) に示すように、第３の絶縁膜１１５の上に金属膜を形成し、これをパターニングすることにより、メモリセル領域１０２では開口１１６の下のプラグ１１４ａに接続されるビット線１１８が形成され、また、周辺回路領域１０３では、コンタクトホール１１７を通して不純物拡散層１１０ｂに繋がる配線１１９が形成される。
【００１４】
その後に、特に図示しないが、メモリセル領域１０２の上にキャパシタ（不図示）を形成する工程に移る。
ところで、周辺回路領域１０３においてはゲート電極の他の配線も形成されるが、その配線と上側の配線との接続ためには、図６に示すような構造が採用される。
【００１５】
次に、図６に示す構造の形成工程を以下に説明する。
まず、シリコン基板１３１の表面に素子分離絶縁膜１３２を形成した後に、メモリセル領域１０２と周辺回路領域１０３のそれぞれに、ゲート酸化膜１３３を介して複数のゲート電極１３４，１３５を形成する。これと同時に、周辺回路領域１０３では素子分離絶縁膜１３２の上を通る一層目の配線１３６が形成される。
【００１６】
それらのゲート電極１３４，１３５と配線１３６は、それぞれ多結晶シリコン膜とタングステンシリサイド膜の二層構造を有し、その上にはシリコン窒化膜よりなる保護絶縁膜１３７が形成されている。
次に、ゲート電極１３４，１３５と一層目の配線１３６とシリコン基板１３１を覆うシリコン窒化膜を形成し、ついで、そのシリコン窒化膜をエッチバックすることによりゲート電極１３４，１３５と配線１３６の両側のそれぞれにサイドウォールスペーサ１３８ａ、１３８ｂ，１３８ｃとして残す。なお、一層目の配線１３６はゲート電極１３５から素子分離絶縁膜１３２上に引き出された構造を有している。
【００１７】
なお、サイドウォールスペーサ１３８ａ、１３８ｂ，１３８ｃを形成する前と後にシリコン基板１３１に不純物を導入することにより、ソース／ドレインとなる不純物拡散層１３９ａ、１３９ｂが形成される。
次に、ＢＰＳＧよりなりなる第１の層間絶縁膜１４０を保護絶縁膜１３７、半導体基板１３１等の上に形成し、その第１の層間絶縁膜１４０の表面を加熱リフロー又は化学機械研磨により平坦化する。
【００１８】
メモリセル領域１０２では、ビット線コンタクトとストレージコンタクトのために第１の層間絶縁膜１４０の一部をエッチングしてコンタクトホール１４１ａ、１４１ｂを形成する。それらのコンタクトホール１４１ａ、１４１ｂは、ゲート電極１３４相互間で自己整合的に位置決めされるセルフアラインコンタクトによって形成される。
【００１９】
さらに、メモリセル領域１０２のコンタクトホール１４１ａ，１４１ｂ内にシリコンよりなるプラグ１４２ａ，１４２ｂを形成する。さらに、プラグ１４２ａ，１４２ｂと第１の層間絶縁膜１４０の上に、シリコン酸化膜よりなる第２の層間絶縁膜１４３を形成する。ついで、メモリセル領域１０２のビット線コンタクト用のプラグ１４２ａの上の第２の層間絶縁膜１４３をエッチングしてビット線接続用のホール１４３ａを形成し、これと同時に周辺回路領域１０３の不純物拡散層１３９ｂの上の第１及び第２の層間絶縁膜１４０，１４３をエッチングしてコンタクトホール１４４を形成する。
【００２０】
その後に、メモリセル領域１０２ではホール１４３ａの内部を通るビット線１４５ａを形成し、同時に、周辺回路領域１０３では、二層目の配線１４５ｂ，１４５ｃを形成する。二層目の配線１４５ｂの一部のパターンは、コンタクトホール１４４を通して不純物拡散層１３９ｂに接続される。
なお、ビット線１４５ａと二層目の配線１４５ｂは、例えばTi／TiN ／Ｗの三層構造の金属膜から構成される。
【００２１】
さらに、シリコン酸化膜又はＢＰＳＧよりなる第３の層間絶縁膜１４６を形成し、その表面を化学機械研磨によって平坦にする。
その後に、メモリセル領域１０２にキャパシタを形成する。ここでは、シリンダ形状のキャパシタを例に挙げて図示している。そのキャパシタは次のような工程に沿って形成される。
【００２２】
まず、メモリセル領域１０２のストレージコンタクト用のプラグ１４２ｂの上の第２及び第３の層間絶縁膜１４３，１４６をエッチングしてストレージコンタクト用のホール１４７ａを開口し、その中に不純物含有シリコンからなるプラグ１４８を形成する。
続いて、プラグ１４８と第３の層間絶縁膜１４６の上にシリコン窒化膜である第４の層間絶縁膜１４７を形成する。さらに、第４の層間絶縁膜１４７の上に、シリコン酸化膜又はＢＰＳＧよりなるパターニング用絶縁膜（不図示）を形成した後に、そのパターニング用絶縁膜と第４の層間絶縁膜１４７をフォトリソグラフィー法によりパターニングして、キャパシタ形状の開口を形成する。そして、その開口の内面とパターニング絶縁膜の上に沿って多結晶シリコン膜を形成した後に、パターニング用絶縁膜上の多結晶シリコン膜１５０を化学機械研磨により除去する。この研磨の際に、パターニング用絶縁膜の開口内で多結晶シリコン膜に形成される凹部内をフォトレジストで埋め込んでもよい。
【００２３】
これにより、パターニング用絶縁膜の開口内に円筒状に残った多結晶シリコン膜をキャパシタのストレージ電極１５０として使用する。
次に、パターニング用絶縁膜をフッ酸により除去することにより、シリンダ状のストレージ電極１５０の外周面と内周面を露出させる。なお、材料の違いによって、パターニング用絶縁膜を第４の層間絶縁膜１４７に対して選択的にエッチングすることが可能である。
【００２４】
続いて、ストレージ電極１５０の表面に酸化タンタルよりなる誘電体膜１５１を化学気相成長法により形成し、さらに、誘電体膜１５１の上に対向電極１５２を形成する。対向電極１５２は、例えばチタンと多結晶シリコンの二層構造から構成される。これにより、キャパシタ１５３が完成する。
その後に、キャパシタ１５３を覆うシリコン酸化膜である第５の層間絶縁膜１４９を第４の層間絶縁膜１４７の上に形成し、その表面を化学機械研磨によって平坦化する。
【００２５】
この後に、フォトリソグラフィー法によって、周辺回路領域１０３の二層目の配線１４５ｃ上の第３〜第５の層間絶縁膜１４６，１４７，１４９をエッチングしてビアホール１５４ａを形成するとともに、周辺回路領域１０３の一層目の配線１３６の上の第１〜第５の層間絶縁膜１４０，１４３，１４６，１４７，１４９及び保護絶縁膜１３７をエッチングしてビアホール１５４ｂを形成する。このとき、ビット線１４５ａと対向電極１５２の上にもそれぞれホールが形成されるが、図６では省略されている。
【００２６】
その後に、ビアホール１５４ａ，１５４ｂ内と第５の層間絶縁膜１４９上にTi／TiN ／Ｗの三層構造金属膜を形成する。さらに、第５の層間絶縁膜１４９の上に形成された三層構造金属膜を化学機械研磨法によって除去する。これにより、ビアホール１５４ａ，１５４ｂ内に残った三層構造金属膜をプラグ１５５ａ，１５５ｂとして使用する。このとき、メモリセル領域１０２のビット線１４５ａと対向電極１５２の上のホール（不図示）内にもプラグが形成される。
【００２７】
その後に、第５の層間絶縁膜１４９の上にアルミニウム単層又はアルミニウム入無積層構造からなる三層目の配線１５６，１５７を形成する。
ここで、プラグ１５５ａ，１５５ｂは、１つの三層目の配線１５６を介して互いに電気的に接続される。
なお、メモリセル領域１０２では、別の三層目の配線１５７が形成され、その一部はプラグ（不図示）を通してビット線１４５ａ、対向電極１５２等に接続される。
【００２８】
以上が、メモリセルと周辺回路の形成の接続工程である。なお、図７(a) はメモリセル領域１０２のビット線１４５ａ、三層目配線１５７等の配置関係を示す平面図であり、図７(b) は、周辺回路領域１０３の配線等の配置関係を示す平面図である。なお、図６のメモリセル領域１０２は、図７(a) のＸ−Ｘ線から見た断面図図であり、図６の周辺回路領域１０３は、図７(b) のXI−XI線から見た断面である。
【００２９】
【発明が解決しようとする課題】
ところで、図１〜図３に示したようなコンタクトホール１１３ａ〜１１３ｃの形成工程によれば、図４(a) に示すように、ビット線接続用のコンタクトホール１１３ａの形成位置がずれてその一側のサイドウォールスペーサ１１１ａから離れるおそれがある。
【００３０】
そのようにビット線接続用のコンタクトホール１１３ａの形成にアライメントズレが発生し、しかも、その上の第３の絶縁膜１１５に形成される開口１１６が正常な位置に形成されるとすれば、図４(b) に示すように、第２の絶縁膜１１３に開口部１１６を形成するの際に、その下の第１の絶縁膜１１２も連続的にエッチングされてプラグ１１４ａの側方に隙間１２０が形成されて不純物拡散層１１０ａの一部を露出させてしまう。
【００３１】
そのような状態で、ビット線１１８を第３の絶縁膜１１５の上に形成すると、そのビット線１１８は、図４(c) に示すように、隙間１２０を通して不純物拡散層１１０ａに達してしまう。なお、図４(c) のII−II線断面を示すと、図５(b) のようになる。
そして、ビット線１１８が不純物拡散層１１０ａに接続されると、その後の加熱工程においてビット線構成金属元素が不純物拡散層１１０ａに入り込んで、不純物拡散層１１０ａからのリーク電流を増加させるので、キャパシタの電荷蓄積に悪影響を与える。なお、周辺回路領域１０３では、不純物拡散層１１０ｂからの僅かなリーク電流は余り問題にならない。
【００３２】
これに対して、アライメントズレの対策としてプラグ１１４ａの上面の領域を広く形成する方法も考えられるが、高集積化が難しくなるといった別な不都合が生じる。なぜならば、隣接し合うプラグの間の耐圧を確保するためには、プラグ間のスペースは所定間隔を保たなくてはならず、プラグの上面の領域が大きくなる分だけ高集積化に支障をきたすからである。
【００３３】
また、上記した方法では、ゲート電極１０８ａ，１０８ｂ側方のサイドウォールスペーサ１１１ａ，１１１ｂの膜厚については、メモリセル領域と周辺回路領域において同じ幅しか選択できないために、メモリセル領域のセルフアラインコンタクト耐圧と周辺回路領域のトランジスタのゲート電極側面のサイドウォールスペーサの幅の最適化を同時に図ることができず、高集積化とトランジスタの駆動特性の最適化とが両立できないといった問題も生じていた。
【００３４】
ところで、図６に示した半導体記憶装置においては、第５の層間絶縁膜１４９の上に形成される配線１５６を介して二層目の配線１４５ｃと一層目の配線１３６が接続されているが、これは以下のような理由による。
まず、メモリセル領域１０２においてビット線１４５ａとその下のプラグ１４２ａを接続するためのホール１４３ａと、周辺回路領域１０３における二層目の配線１４５ｂと不純物拡散層１３９ｂを接続するためのコンタクトホール１４４を形成する工程において、同時に、周辺回路領域１０３の一層目の配線１３６とその上の二層目配線１４５ｃとを接続するためのコンタクトホールを形成することが好ましい。
【００３５】
それら３種類のホールを同時に開口する場合には、一層目の配線１３６の上の保護絶縁膜１３７であるシリコン窒化膜をエッチングする必要がある。
しかし、メモリセル領域１０２において、ビット線１４５ａとプラグ１４２ａを接続するためのホール１４３ａを形成する際には、微細化の要求から位置ズレ余裕が十分にとれないので、そのホール１４３ａの形成位置がプラグ１４２ａからはみ出すことがある。そして、そのプラグ１４２ａからはみ出した部分のホール１４３ａを通して保護絶縁膜１３７がエッチングされると、プラグ１４２ａとゲート電極１３４との耐圧が悪くなり、最悪の場合にはプラグ１４２ａとゲート電極１３４の短絡に至ることになる。
【００３６】
そこで、ホール１４３ａが形成される第２の層間絶縁膜１４３を異方性エッチングする際には、保護絶縁膜１３７に対してエッチング選択比を意識的に高くした条件としている。その異方性エッチング条件として、例えばC4F8とCHF2とArとO2等の混合ガス雰囲気中でエッチングすることがあげられる。
これにより、ホール１４３ａがプラグ１４２ａからはみ出しても保護絶縁膜１３７が殆どエッチングされず、ゲート電極１３４がホール１４３ａから露出することは防止される。
【００３７】
以上のような理由で、材料の異なる第１の層間絶縁膜１４０と保護絶縁膜１３７を連続してエッチングすることは行われていない。仮に、周辺回路領域１０３において、二層目の配線１４５ｃと一層目の配線１３６とを接続するためのホールを、第２の層間絶縁膜１４３、第１の層間絶縁膜１４０及び保護絶縁膜１３７に形成しようとすれば、第１の層間絶縁膜１４０のエッチングを終えた後に、一層目の配線１３６の上の保護絶縁膜１３７だけをエッチングするためのレジストマスクの形成工程が必要になって、工程の複雑化が避けられない。
【００３８】
これに対して、第５の層間絶縁膜１４９とその下の層間絶縁膜にホールを形成する際には、既にメモリセル領域１０２のプラグ１４１ａ、１４１ｂに接続されるホール１４３ａ、１４７ａの形成は終了しているために、メモリセル領域１０２の保護絶縁膜１３７がエッチングされるおそれがなくなるので、第１の層間絶縁膜１４０をエッチングした後に、マスクを変えずにエッチング条件を変えて一層目の配線１３６上の保護絶縁膜１３７をエッチングできることになる。
【００３９】
このようなことから、第５の層間絶縁膜１４９の上に形成される配線１５６とホール１５４ａ，１５４ｂを介して一層目の配線１３６と二層目の配線１４５ｃとを電気的に接続する構造が採用されている。
しかし、このような構造を採用すると、一層目の配線１３６と二層目の配線１４ｃとの接続部分を離して形成し、しかもそれらの配線１３６，１４５ｃを接続するための配線１５６を形成する必要があり、今度はチップ面積が増加するという問題が生じる。
【００４０】
本発明の目的は、ビット線に金属材料を使用した場合、メモリセル領域内にビットコンタクト側の窓と周辺回路部にあるトランジスタのソース／ドレイン不純物拡散層にコンタクトする窓を同時に開口するプロセスにおいて、プラグとビット線用開口部の互いの位置にずれが生じても、そのプラグに繋がる不純物拡散層からのリーク電流の増加を抑制し、さらには、メモリセル領域と周辺回路領域のそれぞれで最適なゲート電極側面のサイドウォールスペーサの幅を確保することができる半導体装置及びその製造方法を提供することにある。
【００４１】
また、本発明の別の目的は、多層の配線を少ない工程で接続することができる半導体装置及びその製造方法を提供することにある。
【００４２】
【課題を解決するための手段】
（１）上記した課題は、半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、第１のゲート電極の間の半導体基板内に形成された第１の不純物拡散層と、半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、第２のゲート電極の両側の半導体基板内に形成される第２の不純物拡散層と、第１のゲート電極の上及び側面と第１のゲート電極間の領域の半導体基板とを覆う第１の絶縁膜と、第２のゲート電極の側面に形成され、第１の絶縁膜と同じ材料よりなるサイドウォールと、第１の領域で第１の絶縁膜の上に形成され、且つ第２の領域で第２のゲート電極及び第２の不純物拡散層の上に形成された、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜と、第２の絶縁膜の上に形成され、且つ前記第１及び第２の絶縁膜に対して選択的にエッチングを行うことが可能な第３絶縁膜と、第１のゲート電極の間に形成され、且つ第１、第２及び第３の絶縁膜を通して第１の不純物拡散層に達する深さに形成された第１のホールと、第１のホール内に埋め込まれた不純物含有半導体よりなる第１のプラグと、第１のプラグと第３絶縁膜の上に形成された第４の絶縁膜と、第１の領域において、４の絶縁膜に形成され、且つ少なくとも一部が第１のプラグに重なる位置に形成された第２のホールと、第２の領域において、第４の絶縁膜から第２の絶縁膜に形成され且つ第２の不純物拡散層に達する深さの第３のホールと、第２のホール内を通り、第２のホール内では第１のプラグに電気的に接続される第１の金属パターンと、第３のホールを通して第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置によって解決される。
【００４３】
または、半導体基板の第１の領域に第１のゲート絶縁膜を介して第１の複数のゲート電極を形成するとともに、半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第１のゲート電極の間の半導体基板に第１の不純物拡散層を形成するとともに、第２のゲート電極の両側の半導体基板に第２の不純物拡散層を形成する工程と、第１及び第２のゲート電極と第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、第２の領域において、第１の絶縁膜をエッチバックしてスペーサとして第２のゲート電極の側面に選択的に残す工程と、第１の絶縁膜と同じ材料からなる第２の絶縁膜を第１の領域の第１の絶縁膜の上に重ねて形成するとともに、該第２の絶縁膜によって第２の領域の第２のゲート電極、スペーサ及び第２の不純物拡散層を覆う工程と、第２の絶縁膜の上に、第２の絶縁膜とは異なる材料からなる第３の絶縁膜を形成する工程と、第１の領域において、第１の不純物拡散層の上の第１、第２及び第３の絶縁膜をエッチングすることにより、第１のゲート電極の間を通る第１のホールを形成する工程と、第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第３の絶縁膜の上に第４の絶縁膜を形成する工程と、第１の領域において、第４の絶縁膜をパターニングすることによってプラグの少なくとも一部に重なる第２のホールを形成するとともに、第２の領域において、第４、第３及び第２の絶縁膜をパターニングすることによって第２の不純物拡散層の上に第３のホールを形成する工程と、第２のホール内及び第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００４４】
以上の発明によれば、半導体基板の第１の領域（例えばメモリセル領域）と第２の領域（例えば周辺回路領域）にそれぞれゲート電極を形成し、それらのゲートと半導体基板と半導体基板の上に第１の絶縁膜（例えばシリコン窒化膜）を形成し、第２の領域で第１の絶縁膜をエッチバックしてその領域のゲート電極の側面にスペーサとして残した後に、第２の絶縁膜（例えばシリコン窒化膜）を第１の領域で第１の絶縁膜の上に形成すると同時に第２の領域でゲート電極、スペーサ、半導体基板の上に形成し、その後に第１及び第２の絶縁膜に対して選択的にエッチングできる第３の絶縁膜を第２の絶縁膜の上に形成し、第１の領域で第３の絶縁膜から第１の絶縁膜までをパターニングしてゲート電極の間を通る第１のホールを形成し、その第１のホールの中にプラグを埋め込んだ後に、第２の絶縁膜に対して選択的にエッチングできる第４の絶縁膜を第３の絶縁膜とプラグの上に形成し、その第４の絶縁膜から第２の絶縁膜までをパターニングして第１の領域では一部が第１のホールに重なる第２のホールを形成するとともに第２の領域では半導体基板の一部を露出する第３のホールを形成する工程を有している。
【００４５】
したがって、第１の領域では、第１のホールが一側方のゲート電極にずれて形成され、且つ第３のホールと同時に形成される第２のホールが第１のホールからはみ出して形成されても、第１の絶縁膜によって第２のホールから半導体基板が露出することが妨げられることになるので、第２のホール内に金属膜を形成しても第１の領域で金属膜と半導体基板内の不純物拡散層とが接続されることが防止される。
【００４６】
しかも、第２の領域でのゲート電極の側面にスペーサを形成するために最適な厚さに第１の絶縁膜を形成し、第１の領域でのゲート電極の側面のスペーサとして最適な厚さとなるように第１及び第２の絶縁膜の総膜厚を選択することができる。
これにより、ゲート電極側面のスペーサの膜厚の最適化を領域毎に選択することが可能になる。
（２）上記した課題は、半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、第１のゲート電極の間の半導体基板内に形成された第１の不純物拡散層と、半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、第２のゲート電極の両側の半導体基板内に形成される第２の不純物拡散層と、第１のゲート電極と第２のゲート電極のそれぞれの側面に形成された第１の絶縁膜と、第１のゲート電極と前記第２のゲート電極と前記半導体基板の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な第２の絶縁膜と、第１の領域において第１のゲート電極の間で一側方の第１のゲート電極側に片寄った位置であって、第１の不純物拡散層の上の第１の絶縁膜及び第２の絶縁膜内に形成された第１のホールと、第１のホール内に形成された不純物含有半導体よりなるプラグと、プラグと第２の絶縁膜の上に形成された第３の絶縁膜と、第１の領域において、第１，第２及び第３の絶縁膜に形成され、一部がプラグに重なる位置に形成された第２のホールと、第２の領域において、第２の不純物拡散層の上の第１，第２及び第３の絶縁膜に形成された第３のホールと、第２のホール内の底部に形成された第４の絶縁膜と、第２のホールを通してプラグに接続され、且つ第４の絶縁膜を介して第１の不純物拡散層との接続が絶たれる第１の金属パターンと、第３のホールを通して第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置によって解決される。
【００４７】
または、半導体基板の第１の領域に第１のゲート絶縁膜を介して第１のゲート電極を複数形成するとともに、半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第１のゲート電極の間の半導体基板に第１の不純物拡散層を形成するとともに、第２のゲート電極の両側の半導体基板に第２の不純物拡散層を形成する工程と、第１及び第２のゲート電極と第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、第１の領域において、第１の不純物拡散層の上方の第２の絶縁膜及び第１の絶縁膜をパターニングすることにより、第１のゲート電極の間であって一側方の第１のゲート電極に片寄った第１のホールを形成する工程と、第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、プラグと第２の絶縁膜の上に第３の絶縁膜を形成する工程と、第１の領域において第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順にパターニングすることによってプラグの上面から一部がはみ出した第２のホールを形成するとともに、第２の領域において、第３の絶縁膜、第２の絶縁膜及び第１の絶縁膜を順にパターニングすることによって第２の不純物拡散層の上に第３のホールを形成する工程と、第３の絶縁膜上と第２のホール内と第３のホールの内に第５の絶縁膜を形成する工程と、第５の絶縁膜をエッチングすることにより、第２のホール内のうちのプラグからはみ出した領域に残す工程と、第２のホール内及び第３のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法によって解決される。
【００４８】
以上の発明によれば、第１の領域においてゲート電極の間の絶縁膜に形成される第１のホールが一方のゲート電極に片寄って形成され、しかもその第１のホール内にプラグを形成し、そのプラグを覆う上側の絶縁膜に形成される第２のホールがプラグからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第２のホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【００４９】
これにより、第２のホール内に形成される金属膜は、埋込用絶縁膜によって不純物拡散層に接続されることがない。
【００５３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図８〜図１３は、本発明の第１実施形態の半導体装置の製造工程を示す断面図である。
【００５４】
まず、図８(a) に示す構造を形成するまでの工程を説明する。
ｎ型のシリコン基板（半導体基板）１には、少なくともメモリセル領域Ａと周辺回路領域Ｂが存在し、それらの領域Ａ，Ｂにおいて、シリコン基板１にはシャロートレンチアイソレーション（ＳＴＩ）構造の素子分離絶縁膜２が形成されている。なお、ＳＴＩの代わりにＬＯＣＯＳ、その他の素子分離方法を採用してもよい。
【００５５】
そのような素子分離層２を作成した後に、メモリセル領域Ａ、周辺回路領域Ｂにおける所定の活性領域にイオン注入を行ってｐウェル（活性領域）３，４を作成する。ウェル構造に関しては、周知の方法を用い、その詳細はここでは省略する。なお、周辺回路領域Ｂにおいて、図８(a) ではｐウェル４を形成しているが、不純物を注入しない活性領域も存在する。
【００５６】
続いて、シリコン基板１の活性領域の表面を熱酸化することにより、ゲート酸化膜５をその表面に形成する。
さらに、ゲート酸化膜５の上に、シリコン層６とシリサイド層７を順に形成した後に、シリサイド層７の上に保護絶縁膜８を形成する。保護絶縁膜８は、反射防止膜として機能する膜厚５０ｎｍのSiON膜８ａと、後述するＳＡＣ（セルフアラインコンタクト）として働く厚さ１５０ｎｍのシリコン窒化膜８ｂを化学気相成長法により順に形成して構成される。
【００５７】
その後に、レジストを用いるフォトリソグラフィー法によって、保護絶縁膜８、シリサイド層７、シリコン層６をゲート電極形状にパターニングする。これにより、メモリセル領域Ａではシリコン層６及びシリサイド層７から構成されるゲート電極９がワード線を兼ねて複数形成され、さらに、周辺回路領域Ｂではシリコン層６及びシリサイド層７から構成されるゲート電極１０が複数形成される。
【００５８】
次に、メモリセル領域Ａが開口したレジストマスク（不図示）を用いて、シリコン基板１のメモリセル領域Ａに選択的にｎ型不純物イオンを注入してゲート電極９の両側にｎ型不純物拡散層１１を形成する。メモリセル領域Ａでは、ｎ型不純物拡散層１１とゲート電極９により基本的なＭＯＳトランジスタＴ1 が構成される。続いて、周辺回路領域Ｂが開口したレジストマスク（不図示）を用いて、シリコン基板１の周辺回路領域Ｂに選択的に不純物イオンを注入してゲート電極１０の両側に不純物拡散層１２の低濃度部を形成する。
【００５９】
レジストマスクを除去した後に、例えば熱酸化法により８００℃のドライ酸素雰囲気中で不純物拡散層１１，１２の表面を酸化して酸化膜（不図示）を５ｎｍの厚さに形成する。
次に、図８(b) に示すように、シラン（SiH4）ガスとアンモニア（NH3 ）ガスを用いる化学気相成長法によって、ゲート電極９，１０の上及び側面とシリコン基板１の上に第１のシリコン窒化膜（第１の絶縁膜）１３を２０〜１００ｎｍの厚さ、好ましくは３０〜６０ｎｍの厚さに形成する。その膜厚は、次の工程で周辺回路領域Ｂのゲート電極１０の側壁に形成されるサイドウォールとして残すために必要な値、少なくとも３０〜４０ｎｍは必要となる。
【００６０】
次に、図９(a) に示すように、第１のシリコン窒化膜１３の上にフォトレジスト１４を塗布し、これを露光、現像して周辺回路領域Ｂを露出させる開口１４ａを形成する。そして、その開口１４ａを通して周辺回路領域Ｂの第１のシリコン窒化膜１３を基板面に対して略垂直方向に異方性エッチングする。そのエッチングのガス種として、例えばCHF3とArとO2の混合ガスを用い、エンドポイントを活用してエッチングを行う。CHF3の代わりにCF4 を使用することがある。
【００６１】
これにより、周辺回路領域Ｂのゲート電極１０の側面では、図９(b) に示すように、第１のシリコン窒化膜１３がサイドウォールスペーサ１３ｓとして残る一方、メモリセル領域Ａではゲート電極９の間のシリコン基板１は依然として第１のシリコン窒化膜１３によって覆われた状態となっている。
そして、フォトレジスト１４を除去した後に、熱酸化法により周辺回路領域Ｂのシリコン基板１の表面に膜厚５ｎｍのシリコン酸化膜（不図示）を形成する。その熱酸化法の条件として、例えばドライ酸素雰囲気中で８００℃の基板温度とする。
【００６２】
次に、周辺回路領域Ｂのゲート電極１０とサイドウォールスペーサ１３ｓをマスクに使用して、周辺回路領域Ｂのシリコン基板１に不純物をイオン注入する。これにより、周辺回路領域Ｂでのゲート電極１０の側方の不純物拡散層１２に高濃度部が形成され、その不純物拡散層１２はＬＤＤ構造となる。これにより、周辺回路領域ＢではＭＯＳトランジスタＴ2 の基本的な構造が完成する。
【００６３】
この場合、周辺回路領域Ｂでは、ｐ型不純物とｎ型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Ａを覆うことになる。
これにより、メモリセル領域Ａでは高濃度の不純物イオン注入が行われずに、低濃度の不純物拡散層１１だけが形成されることになる。これは、メモリセル領域Ａの不純物拡散層１１においてイオン注入により欠陥が発生することを防止して、リーク電流が増加するのを防止するためである。
【００６４】
周辺回路領域Ｂでのイオン注入を終えた後に、さらに、アニールを加えてもよい。これは、イオン注入された領域の活性化のためと、高濃度のイオン注入で生じた結晶欠陥を減らすために行われる。
次に、図１０(a) に示すように、SiH4ガスとNH3 ガスを用いて化学気相成長法により第２のシリコン窒化膜（第２の絶縁膜）１５を２〜１００ｎｍの膜厚、好ましくは１０〜３０ｎｍの厚さで成長して、第２のシリコン窒化膜１５をメモリセル領域Ａの第１のシリコン窒化膜１３に重ねて形成するとともに、周辺回路領域Ｂではサイドウォールスペーサ１３ｓや不純物拡散層１２を第２のシリコン窒化膜１５により覆う構造となる。
【００６５】
第２のシリコン窒化膜１５は、後述するメモリセル領域ＡのＳＡＣ耐圧を向上させるためと、後の工程で形成される層間絶縁膜内の不純物がシリコン基板１内に拡散することを防ぐために形成される。
第２のシリコン窒化膜１５によってＳＡＣ耐圧を向上させるためにはその膜厚を厚くすることが好ましいが、周辺回路領域Ｂやメモリセル領域Ａでのゲート電極９，１０相互間のスペースが第１及び第２のシリコン窒化膜１３，１５で埋まらないような厚さにする必要がある。
【００６６】
従って、第２のシリコン窒化膜１５の膜厚は、ゲート電極９相互間のスペースが埋まらないような最大の膜厚で決められる。例えば、メモリセル領域Ａにおけるゲート電極９相互間の最小スペースが２００ｎｍであって第１のシリコン窒化膜１３の膜厚を５０ｎｍとした場合に、ゲート電極９相互間の残りスペースは１００ｎｍとなる。ここで、プロセスの揺らぎが１０％生じるとすれば、第２のシリコン窒化膜１５の膜厚の上限の基準は９０ｎｍの半分の４５ｎｍとなる。第１及び第２のシリコン窒化膜１３，１５の総膜厚は、少なくとも４０〜５０ｎｍ程度は必要となるが、これ以上厚いことが好ましい。
【００６７】
次に、図１０(b) に示す構造を形成するまでの工程を説明する。
まず、化学気相成長法を用いて、第２のシリコン窒化膜１５上に第１の層間絶縁膜（第３の絶縁膜）１６を例えば１μｍの膜厚で形成する。その第１の層間絶縁膜１６として、ＢＰＳＧ、ＨＤＰ酸化膜、その他のゲート電極間のスペースを埋めるような絶縁膜を用いる。なお、以下の説明では第１の層間絶縁膜１６としてＢＰＳＧを使用する場合について説明する。
【００６８】
続いて、第１の層間絶縁膜１６を加熱してリフローするか、又は化学機械研磨（ＣＭＰ）することにより、第１の層間絶縁膜１６の上面を平坦にする。
次に、第１の層間絶縁膜１６上にフォトレジストを塗布し、これを露光、現像することにより、図１１(a) に示すように、少なくともメモりセル領域Ａを含む領域のビット線コンタクト用の窓１７ａとストレージコンタクト用の窓１７ｂを開口する。それらの窓１７ａ，１７ｂは、少なくともメモリセル領域Ａのゲート電極９の間の領域の上方に形成される。
【００６９】
そして、窓１７ａ，１７ｂを通して第１の層間絶縁膜１６を異方性エッチングすることにより、第１の層間絶縁膜１６にビット線コンタクトホール１６ａとストレージコンタクトホール１６ｂを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下の第２のシリコン窒化膜１３が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール１６ａとストレージコンタクトホール１６ｂの下に現れた第１及び第２のシリコン窒化膜１３，１５を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール１６ａ及びストレージコンタクトホール１６ｂを基板面に達するような深さとする。この場合、少なくとも第１のシリコン窒化膜１３がゲート電極９の側壁にサイドウォールスペーサ１３ａとして残るようなエッチング条件とする。なお、ゲート電極９の上のシリコン窒化膜８ｂもエッチングされることもあるが、予めその膜厚が調整されているので、その下のSiON膜８ａが露出することはない。
【００７０】
以上のように、第１の層間絶縁膜１６のエッチングを第１及び第２のシリコン窒化膜１３，１５と選択比を持つ条件とすることにより、例えばレジスト１７の窓１７ａ，１７ｂの位置ズレ等によりゲート電極９上にはみ出すような位置にコンタクトホール１６ａ，１６ｂが形成されたとしても、それらのコンタクトホール１６ａ，１６ｂがゲート電極９に直接接することが回避される。このような技術は、ＳＡＣ（セルフアラインコンタクト）と呼ばれ、ＳＡＣを歩留まり良く形成するためには、第１及び第２のシリコン窒化膜１３，１５の総膜厚は厚い方が好ましい。しかし、第１のシリコン窒化膜１３を厚くしすぎると、周辺回路領域ＢでのＭＯＳトランジスタＴ2 のゲート電極１０側面のサイドウォールスペーサ１３ｓの幅が大きくなってしまうので、電流駆動能力などのトランジスタ性能低下を引き起こしたり、或いは、メモリセル領域Ａのゲート電極９相互間のスペースが第１のシリコン窒化膜１３で完全に埋まってしまうので好ましくはない。
【００７１】
そのような場合、本実施形態では、第１のシリコン窒化膜１３を薄くし、第２のシリコン窒化膜１５をより厚くすることで、周辺回路領域Ｂでのサイドウォールスペーサ１３ｓの幅を小さくし、且つ、メモリセル領域Ａでのゲート電極９相互間のスペースの確保に対応できるようにしている。即ち、第１のシリコン窒化膜１３と第２のシリコン窒化膜１５のトータルの膜厚をそれぞれ調整することにより、ＳＡＣ歩留まりを向上しつつ、周辺回路領域ＢのＭＯＳトランジスタＴ2 の電流駆動能力を増大できることになる。
【００７２】
そのように、シリコン窒化膜１３，１５を二層構造とすることにより、そのうちの第１のシリコン窒化膜１３を周辺回路領域Ｂのサイドウォールスペーサ１３ｂとして最適な膜厚とし、第１及び第２のシリコン窒化膜１３，１５の総膜厚をＳＡＣ歩留まり向上に最適な膜厚ととすることができるので、領域Ａ，Ｂ毎に膜厚を最適化できるという利点がある。
【００７３】
次に、コンタクトホール１６ａ，１６ｂを通して不純物拡散層１１に不純物をイオン注入して、次の工程で形成されるプラグと不純物拡散層１１とのコンタクト抵抗を下げるようにする。そのようなコンタクト補償のための不純物イオン注入条件として、例えばリンイオンを加速エネルギー３０keV 、ドーズ量１×１０13cm-2と設定する。
【００７４】
続いて、第１の層間絶縁膜１６上のフォトレジスト１７を剥離した後に、リンがドープされた非晶質シリコン膜を第１の層間絶縁膜１６上とメモリセル領域Ａのコンタクトホール１６ａ，１６ｂ内に形成する。その後に、第１の層間絶縁膜１６の上に形成された非晶質シリコン膜をＣＭＰ法によって除去する。
これにより、図１１(b) に示すように、ビット線コンタクトホール１６ａ内に残った非晶質シリコン膜をビット線用のプラグ１８ａとし、ストレージコンタクトホール１６ｂ内に残った非晶質シリコン膜をストレージコンタクト用のプラグ１８ｂとして使用する。
【００７５】
次に、図１２(a) に示すように、プラグ１８ａ，１８ｂ及び第１の層間絶縁膜１６の上に第２の層間絶縁膜（第４の絶縁膜）１９を形成する。第２の層間絶縁膜１９としては、後の工程で形成されるビット線とキャパシタ蓄積電極用プラグとの耐圧を確保するために、例えば高温酸化膜を用いることが好ましい。
続いて、第２の層間絶縁膜１９の上にフォトレジスト２０を塗布し、これを露光、現像することにより、少なくともメモリセル領域Ａ内のビット線コンタクトホール１６ａの上と周辺回路領域ＢにあるＭＯＳトランジスタＴ2 のソース／ドレインである不純物拡散層１２の上にそれぞれ窓２０ａ，２０ｂを形成する。
【００７６】
そして、それらの窓２０ａ，２０ｂを通して第２の層間絶縁膜１９をエッチングし、それに続いて第１の層間絶縁膜１６をエッチングすることにより、図１２(b) に示すように、メモリセル領域Ａにビット線コンタクト用のビアホール１９ａを形成し、周辺回路領域Ｂにコンタクトホール１９ｂを形成する。
そのエッチングは、例えばC4F8とCH2F2 を含む混合ガスを使用して、周辺回路領域Ｂでの第２のシリコン窒化膜１５に対して選択的にエッチングできるような条件とする。この場合、ビット線コンタクト用のプラグ１８ａと第２のシリコン窒化膜１５はそれぞれエッチングストッパとして機能する。
【００７７】
さらに、CHF3とO2を含むガス系を使用して、周辺回路領域Ｂのコンタクトホール１９ｂを通して第２のシリコン窒化膜１５をエッチングする。
ところで、図１２(a) は、メモリセル領域Ａでのビット線用のコンタクトホール１６ａとビアホール１９ａが設計通りの位置に形成された場合を示している。
しかし、そのコンタクトホール１６ａが図１５(a) に示すように、２つのゲート電極９の間に形成されるコンタクトホール１６ａが一側方のゲート電極９に片寄ってずれる一方で、ビアホール１９ａが図１５(b) のように設計通りの位置に形成されていることがある。この場合、ビアホール１９ａとプラグ１６ａが相対的にずれてビアホール１９ａの第１の層間絶縁膜１６が露出する状態にあれば、そのビアホール１９ａは第二の層間絶縁膜１９よりも深くなってしまう。
【００７８】
しかし、メモリセル領域Ａに残されたシリコン窒化膜１３，１５の総膜厚は、周辺回路領域Ｂに残されたシリコン窒化膜１５よりも膜厚が厚いので、周辺回路領域Ｂのコンタクトホール１９ｂを通して第２のシリコン窒化膜１５をエッチングした後には、同時にメモリセル領域Ａで形成されるビアホール１９ａの下の第１のシリコン窒化膜１３を残すことは容易であり、ビアホール１９ａからシリコン基板１面が露出することが防止される。
【００７９】
従って、周辺回路領域Ｂの第２のシリコン窒化膜１５をエッチングする際に、そのエッチングをオーバーぎみに行ってもビット線用ビアホール１９ａの直下の第１のシリコン窒化膜１３が残るような条件とする。
そのように、ビアホール１９ａの形成の際に第１の層間絶縁膜１６と第２のシリコン窒化膜１５がエッチングされても、その下方では第１のシリコン窒化膜１３によってシリコン基板１面が覆われた状態となるので、ビアホール１９ａ内に充填されるビット線の金属膜ががシリコン基板１に接触しない。
【００８０】
なお、図１１(b) のIII-III 線断面は図１８(a) のようになり、図１５(b) のIV−IV線断面は図１８(b) のようになる。
ビアホール１９ａとコンタクトホール１９ｂの形成を終えた後に、フォトレジスト２０は除去される。
次に、図１３(a) に示すように、メモリセル領域Ａのビット線用ビアホール１９ａの中と周辺回路領域Ｂのコンタクトホール１９ｂの中と第２の層間絶縁膜１９の上に、多層構造の金属膜２１を１００〜３００ｎｍの厚さに形成する。その金属膜２１は、例えば下から順にTi、TiN 、Ｗを順に形成した構造を採用する。Tiはスパッタ法で形成され、TiN はスパッタリング若しくは化学気相成長法で形成され、また、Ｗは化学気相成長法で形成される。
【００８１】
そのような多層構造の金属膜２１を形成する間又はその後の少なくとも一方、又は両方のタイミングで、その金属膜２１をアニールすることにより、異種金属間の界面のコンタクトを安定にすることができる。
この後に、化学気相成長法により、金属膜２１の上にSiONの反射防止膜２２を３０〜１００ｎｍの厚さに形成する。
【００８２】
さらに、反射防止膜２２の上にフォトレジスト（不図示）を塗布し、これを露光、現像することにより、メモリセル領域Ａではビット線形状のレジストパターンを形成するとともに周辺回路領域Ｂでは配線形状のレジストパターンを形成する。そして、それらのレジストパターンをマスクにして反射防止膜２２と金属膜２１をエッチングする。これにより、金属膜２１はメモリセル領域Ａではビット線２１ａとなり、周辺回路領域Ｂでは配線２１ｂとなる。なお、周辺回路領域Ｂの配線２１ｂはビット線２１ａの一部を構成することもある。
【００８３】
ところで、図１５(b) に示したようにビット線用のビアホール１９ａが第１の層間絶縁膜１６内にも形成される場合には、図１６に示すように、第１の層間絶縁膜１６の中にもビット線２１ａが埋め込まれることになるが、その金属膜２１は第１のシリコン窒化膜１３によってシリコン基板１との接続が阻止され、不純物拡散層１１とビット線２１ａの接合リークが発生することはない。なお、ビット線用のビアホール１９ａ内に埋め込まれた金属膜２１はプラグ１８ａの側面と接続されるために、ビット線２１ａとプラグ１８ａの接触面積が減るようなことはない。
【００８４】
以上のようなビット線２１ａの形成の後に、図１４に示すように、ビット線２１ａと配線２１ｂを覆うＢＰＳＧ等の第３の層間絶縁膜２３を形成した後に、第３の層間絶縁膜２３をパターニングしてストレージコンタクトホール１６ｂ内のプラグ１８ｂに接続されるビアホール２３ａを形成する。そして、そのビアホール２３ａ内にリン含有シリコンよりなるプラグ２４を形成する。
【００８５】
続いて、そのプラグ２４と第３の層間絶縁膜２３を覆うシリコン窒化膜よりなる第４の層間絶縁膜２９を形成する。そして、第４の層間絶縁膜２９と第３の層間絶縁膜２３の上層部をパターニングしてプラグ２４の上とその周囲に開口を形成し、その開口内でプラグ２４に接続されるシリコン製のストレージ電極２５を第３の層間絶縁膜２３の上に形成し、そのストレージ電極２５の表面に誘電体膜２６を形成し、さらに誘電体膜２６の上に対向電極２７を形成する。そのストレージ電極２５、誘電体膜２６及び対向電極２７によってキャパシタ２８が構成される。
【００８６】
ところで、ビット線のコンタクトホール１６ａの位置とビアホール１９ａの位置がずれた場合には、キャパシタ２８が形成された状態は図１７に示すようになる。
なお、上記したメモリセル領域Ａの不純物拡散層１１、ビット線２１ａ、ゲート電極９の配置関係を平面で示すと図１９のようになる。図８〜図１７に示したメモリセル領域Ａの断面図は、図１９のＶ−Ｖ線から見た図である。
【００８７】
ところで、従来技術の欄の図３(a) に見られるように、ビット線コンタクト用の開口１１６がプラグ１１４ａの上面からはみ出さないようにするためには、プラグ１１４ａの直径を大きくする必要があった。プラグ１１４ａの径が大きい場合には、プラグ１１４間の耐圧を確保するために、ゲート電極１０８ａ相互間の間隔を広げる必要があった。
【００８８】
例えば、図２０(a) に示すように、プラグ１１４ａの上面の必要最小の直径ｂ12を０．２５μｍとする。プラグ１１４ａとゲート電極１０８ａの被りはＳＡＣを使用し、片側で０．０２５μｍ程度必要とする。プラグ１１４ａ間で絶縁耐圧をとるために必要な距離ｂ2 を０．１０μｍとし、ビットコンタクトの位置ズレマージンをＸ／Ｙ方向とも両側で０．２０μｍ必要とする。従来方法では。ビット線用の開口（ビアホール）１１６は、プラグ１１４ａ上面からずれてはいけないので、必要なプラグ径ｂ11は位置ズレマージンを含む０．２５＋０．２０＝０．４５μｍ必要であった。従って、従来方法では、ゲート電極１０８ａ間のピッチｂ3 はプラグ１１４ａの直径とプラグ１１４ａ間の絶縁耐圧の距離を足し、ＳＡＣの被りを引いて、０．４５＋０．１０−２×０．０２５＝０．５０μｍ程度必要である。
【００８９】
これに対して、本実施形態では、図２０(b) に示すように、プラグ１８ａとビアホール１９ａとの位置ズレマージンは考慮する必要がないために、プラグ１８ａの直径ａ1 は０．２５μｍあればよい。従って、ゲート電極９間のピッチａ3 は、０．２５＋０．１０−２×０．０２５＝０．３０μｍあればよい。なお、プラグ１８ａ間の距離ａ2 は、従来と同じ０．１０μｍとする。
【００９０】
また、ビット線の間隔については、従来は０．３０μｍ必要であったが、本実施形態では０．１０μｍで済む。
以上のことから、本実施形態の半導体装置の製造方法によれば、従来方法による半導体装置の製造方法に比べて高集積化に寄与できることがわかる。
なお、特開平１１−８７６５３号公報に記載の半導体装置とその製造方法でも、パターン密度が向上した場合にＳＡＣ窓を確実に開口する方法に関するものである。しかし、本実施形態は、第１に、ビット線ビアホールの開口と、周辺領域とメモリセル領域で同時に行い、第２に、メモリセル領域のビット線コンタクトホールの開口は、プラグの上から位置ズレを起こしている場合に有利であるという点で、その先行技術とは異なる。
【００９１】
なお、図１３(a),(b) に示したメモリセル領域Ａのビット線２１ａは、第２の層間絶縁膜１９のビアホール１９ａを通して直にプラグ１８ａに接続され、また、周辺回路領域Ｂの配線２１ｂは、第２の層間絶縁膜１９のコンタクトホール１９ｂを通して直に不純物拡散層１２に接続されているが、これらの構造に限られるものではない。
【００９２】
例えば、第２の層間絶縁膜１９にビアホール１９ａとコンタクトホール１９ｂを形成した後に、図２１(a) に示すように、ビアホール１９ａ内とコンタクトホール内１９ｂと第２の層間絶縁膜１９上にチタン、窒化チタン及びタングステンの三層構造金属膜３０を形成し、ついでその三層金属膜３０をＣＭＰ法により研磨して第２の層間絶縁膜１９上から除去してビアホール１９ａ内とコンタクトホール１９ｂ内にのみプラグ３０ａ，３０ｂとして残し、ついでそれらのプラグ３０ａ，３０ｂと第２の層間絶縁膜１９の上に、多層構造の金属膜２１とSiONの反射防止膜２２を形成し、これらをフォトリソグラフィー法によりパターニングしてメモリセル領域Ａでビット線２１ａを形成し、周辺回路領域Ｂで配線２１ｂを形成するような工程を採用してもよい。
【００９３】
そして、ビット線用のコンタクトホール１６ａが図１５(b) に示すように一方のゲート電極９に片寄って形成され、さらに、ビアホール１９ａがコンタクトホール１６ａ内のプラグの上面からはみ出して第１の層間絶縁膜１６と第２のシリコン窒化膜１５内にも形成される場合には、上記したビアホール１９ａ内のプラグ３０ａ、３０ｂは、図２２に示すように第１のシリコン窒化膜１３によって不純物拡散層１１との接触が絶たれることになる。
（第２の実施の形態）
図２３〜図２６は、本発明の第２実施形態の半導体装置の製造工程を示す断面図である。なお、図２３〜図２６において、図８(a) と同一符号は同一要素を示している。
【００９４】
まず、図２３(a) に示すような構造になるまでの工程を説明する。
図２３(a) において、第１実施形態の図８(a) に示したと同様な工程によってシリコン基板１の上にゲート酸化膜５を介してメモリセル領域Ａと周辺回路領域Ｂにゲート電極９，１０を形成する。そのゲート電極９，１０の上には、SiON膜８ａとシリコン窒化膜８ｂよりなる保護絶縁膜８が形成されている。そして、メモリセル領域Ａの複数のゲート電極９の間と周辺回路領域Ｂのゲート電極９，１０の両側には不純物拡散層１１，１２がそれぞれ形成されている。
【００９５】
なお、周辺回路領域Ｂの不純物拡散層１２は、後の不純物イオン注入によりＬＤＤ構造となる。
そのような状態で、ゲート電極９，１０とシリコン基板１を覆う第１のシリコン窒化膜を形成し、ついで第１のシリコン窒化膜をエッチバックすることにより、ゲート電極９，１０の側壁のみにシリコン窒化膜をサイドウォール７１ａ，７１ｂとして残す。この後に、シリコン基板１のメモリセル領域Ａをマスク（不図示）で覆って周辺回路領域に不純物イオンを注入して不純物拡散層１２をＬＤＤ構造にする。
【００９６】
その後、保護絶縁膜８、サイドウォール７１ａ，７１ｂ及びシリコン基板１の上に、第２のシリコン窒化膜７２をＣＶＤ法により例えば６０ｎｍの厚さに形成し、続いて、第２のシリコン窒化膜７２の上にＰＢＳＧよりなる第１の層間絶縁膜７３を例えば５００ｎｍの厚さに形成する。なお、第１の層間絶縁膜７３の表面は、加熱によるリフロー又はＣＭＰ法による研磨によって平坦化される。
【００９７】
次に、図２３(b) に示す構造になるまでの工程を説明する。
まず、フォトリソグラフィー法を用いて第１の層間絶縁膜７３をパターニングして、メモリセル領域Ａに存在する不純物拡散層１１の上方にコンタクトホール７３ａ，７３ｂを形成する。そのパターニングのエッチングは、C4F8とCH2F2 を含む混合ガスを使用して行われ、第２のシリコン窒化膜７２はエッチングストッパとして機能する。続いて、コンタクトホール７２ａ，７３ｂの下の第２のシリコン窒化膜７２をエッチングする。そのエッチングは、CHF3とO2を含む混合ガスを使用して行われる。
【００９８】
さらに、リン含有の多結晶シリコン膜をコンタクトホール７３ａ，７３ｂ内と第１の層間絶縁膜７３の上に形成した後に、その多結晶シリコン膜をＣＭＰ法により研磨して第１の層間絶縁膜７３の上面から除去する。これにより、活性領域中央のコンタクトホール７３ａ内に残った多結晶シリコン膜をビット線コンタクト用のプラグ７４ａとして使用し、活性領域の他のコンタクトホール７３ｂ内に残った多結晶シリコン膜をストレージコンタクト用のプラグ７４ｂとして使用する。
【００９９】
その後に、プラグ７４ａ，７４ｂと第１の層間絶縁膜７３の上に、第２の層間絶縁膜７５として高温酸化膜を形成する。
続いて、フォトリソグラフィー法によって、メモリセル領域Ａの第２の層間絶縁膜７５をパターニングしてビット線コンタクト用のプラグ７４ａの上にホール７５ａを形成し、同時に、周辺回路領域Ｂの第１及び第２の層間絶縁膜７３，７５と第２のシリコン窒化膜７２をパターニングして不純物拡散層１２の上にコンタクトホール７５ｂを形成する。そのパターニングの際に、第１及び第２の層間絶縁膜７３，７５のエッチングガスとしてC4F8とCH2F2 を含む混合ガスを使用し、また、第２のシリコン窒化膜７２のエッチングガスとしてCHF3とO2を含む混合ガスを使用する。
【０１００】
この工程において、図２５(a) に示すように、メモリセル領域Ａにおいてゲート電極９の間に形成されるビット線コンタクト用のコンタクトホール７３ａが一側方のゲート電極９に片寄り、しかも、その上のホール７５ａが正常な位置に形成される場合には、ホール７５ａ内に形成されるプラグ７４ａからはみ出してしまう。
【０１０１】
この場合には、ホール７５ａが第２のシリコン窒化膜７２にも形成されるので、その下の不純物拡散層１１が露出してしまう。
そこで、図２５(b) に示すように、第２の層間絶縁膜７５等にビット線コンタクト用のホール７５ａとコンタクトホール７５ｂを形成した後に、ビット線コンタクト用のホール７５ａがプラグ７４ａの側方にはみ出た場合にプラグ７４ａの側方でホール７５ａが埋まる程度の厚さ、例えば第２のシリコン窒化膜７２の半分の厚さとなるように、第２の層間絶縁膜７５上とホール７５ａとコンタクトホール７５ｂの中に第３のシリコン窒化膜７６を形成する。そして、第３のシリコン窒化膜７６をエッチバックすることにより、第２の層間絶縁膜７５上とプラグ７４ａ上とコンタクトホール７５ｂ内から除去するとともに、ホール７５ａのうちプラグ７４ａの側部にのみ残すようにする。そのホール７５ａのうちプラグ７４ａの側方に形成される部分は極めて狭いので、プラグ７４ａの上の第３のシリコン窒化膜７６が除去された状態で第３のシリコン窒化膜７６をホール７５の少なくとも底部に選択的に残すことは容易である。
【０１０２】
なお、図２４(a) に示すように、ビット線コンタクト用のコンタクトホール７３ａとホール７５ａの位置が一致する場合には、ビット線コンタクト用のホール７５ａ内と周辺回路領域Ｂのコンタクトホール７５ｂの中の第３のシリコン窒化膜７６はエッチバックによって除去される。
第３のシリコン窒化膜７６をエッチバックした後には、第３の窒化シリコン膜７６は周辺回路領域Ｂのコンタクトホール７５ｂの側壁に残ってその分だけホール径が小さくなるので、その第３の窒化シリコン膜７６の膜厚分だけ予めコンタクトホール７５ｂの径を広げておく必要がある。
【０１０３】
次に、図２４(b) に示すように、メモリセル領域Ａでは第２の層間絶縁膜７５の上にビット線７７ａを形成し、そのビット線７７ａをホール７５ａを通してプラグ７４ａに接続するとともに、周辺回路領域Ｂでは第２の層間絶縁膜７５の上に配線７７ｂを形成し、その配線７７ｂをコンタクトホール７５ｂを通して不純物拡散層１２に接続する。
【０１０４】
なお、ビット線７７ａと配線７７ｂは、第１実施形態で説明したように、ホール７５ａ内に形成された金属プラグ（不図示）を介してその下のプラグに接続したり、コンタクトホール７５ｂ内に形成された金属プラグ（不図示）を介して配線７７ｂを不純物拡散層１２に接続するようにしてもよい。
ところで、ビット線コンタクト用のプラグ７３ａとその上のホール７５ａが相対的にずれてプラグ７３ａの側方にまでホール７５ａが形成されたとしても、図２６に示すように、ホール７５ａ内の金属は、その下の第３のシリコン窒化膜７６によって不純物拡散層１１との接触が絶たれるために、その金属が不純物拡散層１１に拡散してリーク電流を増加させることが防止される。
【０１０５】
上記したように、ビット線７７ａと配線７７ｂを形成した後に、第１実施形態と同じ工程を経て、ストレージコンタクト用のプラグ７４ｂに接続されるキャパシタが形成されるがその詳細は省略する。
以上のような工程によれば、シリコン基板１上に形成されたシリコン窒化膜を周辺回路領域Ｂでエッチングする場合に、メモリセル領域Ａを覆うマスクが不要になって工程が短縮される。
【０１０６】
なお、フォトレジストをマスクにして第３のシリコン窒化膜７５をパターニングしてプラグ７４ａの上方のホール７５ａ内にのみ残すようにしてもよい。
（第３の実施の形態）
図２７〜図３０は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。
【０１０７】
まず、図２７(a) に示すような構造になるまでの工程を説明する。
ｎ型のシリコン基板（半導体基板）３１には、第１実施形態と同様に、メモリセル領域Ａと周辺回路領域Ｂが存在し、それらの領域Ａ，Ｂにおいて、シリコン基板３１にはＳＴＩ構造の素子分離絶縁膜３２が形成されている。なお、ＳＴＩの代わりにＬＯＣＯＳ、その他の素子分離方法を採用してもよい。
【０１０８】
そのような素子分離層３２を作成した後に、第１実施形態と同様な方法でウェル３３，３４を形成する。
続いて、シリコン基板３１の活性領域の表面を熱酸化することにより、ゲート酸化膜３５をその表面に形成する。
さらに、ゲート酸化膜３５の上に、膜厚８０ｎｍの多結晶シリコン層３６と膜厚１００ｎｍのタングステンシリサイド層３７を順に形成した後に、タングステンシリサイド層３７の上に保護絶縁膜３８を形成する。保護絶縁膜３８として、膜厚１３２ｎｍのシリコン酸化膜（SiO2）を用いる。
【０１０９】
その後、多結晶シリコン膜３６、タングステンシリサイド膜３７、保護絶縁膜３８をフォトリソグラフィー法によりゲート電極形状と配線形状にパターニングする。そのパターニングは、反射防止膜、例えばＢＡＲＣ（Bottom-Anti-Reflective-Coating）などを用いて行われる。
これにより、メモリセル領域Ａではシリコン層３６及びシリサイド層３７から構成されるゲート電極３９がワード線を兼ねて形成され、さらに、周辺回路領域Ｂではシリコン層３６及びシリサイド層３７から構成される複数のゲート電極４０が形成される。同時に、周辺回路領域Ｂでは、素子分離絶縁膜３２の上を通る一層目の配線４０ａを形成する。その一層目の配線４０ａは、ゲート電極４０を素子分離絶縁膜３２に引き出した構造を有していてもよい。
【０１１０】
さらに、メモリセル領域Ａが開口したレジストマスク（不図示）を用いて、シリコン基板３１のメモリセル領域Ａに選択的にｎ型不純物イオンを注入してゲート電極３９の両側にｎ型不純物拡散層４１を形成する。メモリセル領域Ａでは、ｎ型不純物拡散層４１とゲート電極３９により基本的なＭＯＳトランジスタＴ11が構成される。続いて、周辺回路領域Ｂが開口したレジストマスク（不図示）を用いて、シリコン基板３１の周辺回路領域Ｂに選択的に不純物イオンを注入してゲート電極４０の両側にソース／ドレインである不純物拡散層４２の低濃度部を形成する。
【０１１１】
次に、図２７(b) に示すように、シラン（SiH4）ガスとアンモニア（NH3 ）ガスを用いる化学気相成長法によって、ゲート電極３９，４０の上面と側面とシリコン基板３１上面を覆うシリコン窒化膜４３を２０〜１００ｎｍ、例えば６０ｎｍの厚さに形成する。
さらに、シリコン窒化膜４３の上にフォトレジスト４４を塗布し、これを露光、現像して周辺回路領域Ｂを露出させる開口４４ａを形成する。そして、その開口４４ａを通して周辺回路領域Ｂのシリコン窒化膜４３を基板面に対して略垂直方向に異方性エッチングする。そのエッチングは、第１実施形態と同じガス種を用いる。
【０１１２】
これにより、周辺回路領域Ｂのゲート電極４０と配線４０ａの側面には、図２８(a) に示すように、シリコン窒化膜４３がサイドウォールスペーサ４３ｓとして残る一方、メモリセル領域Ａではゲート電極３９の間のシリコン基板３１は依然としてシリコン窒化膜４３によって覆われた状態となっている。
フォトレジスト４４を除去した後に、熱酸化法により周辺回路領域Ｂのシリコン基板３１の表面にシリコン酸化膜（不図示）を形成する。
【０１１３】
次に、周辺回路領域Ｂのゲート電極４０とサイドウォールスペーサ４３ｓをマスクに使用して、周辺回路領域Ｂのシリコン基板３１に不純物をイオン注入する。これにより、周辺回路領域Ｂでのゲート電極４０の両側方の不純物拡散層４２に高濃度部が形成され、不純物拡散層４２はＬＤＤ構造となる。そして、周辺回路領域ＢではＭＯＳトランジスタＴ12の基本的な構造が完成する。
【０１１４】
この場合、周辺回路領域Ｂでは、ｐ型不純物とｎ型不純物をそれぞれ所望の領域に導入するために、レジストマスクを使用するが、いずれの不純物を注入する際にもレジストマスクによってメモリセル領域Ａを覆うことになる。
次に、図２８(b) に示すような構造になるまでの工程を説明する。
まず、化学気相成長法を用いて、メモリセル領域Ａのシリコン窒化膜４３と周辺回路領域Ｂの保護絶縁膜３８、サイドウォール４３ｓ及びシリコン基板３１の上に、ＢＰＳＧよりなる第１の層間絶縁膜４６を例えば５００ｎｍの膜厚で形成する。
【０１１５】
続いて、第１の層間絶縁膜４６を加熱してリフローするか、又は化学機械研磨（ＣＭＰ）することにより、第１の層間絶縁膜４６の上面を平坦にする。
次に、第１実施形態と同様に、セルフアライン法により第１の層間絶縁膜４６を異方性エッチングすることにより、第１の層間絶縁膜４６にビット線コンタクトホール４６ａとストレージコンタクトホール４６ｂを形成する。このエッチングの際には、例えばC4F8とCH2F2 を含む混合ガスを使用し、その下のシリコン窒化膜４３が少しでも残るような条件とする。これに続いて、ビット線コンタクトホール４６ａとストレージコンタクトホール４６ｂの下に現れたシリコン窒化膜４３を、例えばCF3 を含むガス系を使用してエッチングし、これによりビット線コンタクトホール４６ａ及びストレージコンタクトホール４６ｂをシリコン基板１表面に達するような深さとする。この場合、シリコン窒化膜４３がゲート電極３９の側壁にサイドウォールスペーサ４３ａとして残るようなエッチング条件とする。また、ゲート電極３９の上のシリコン窒化膜４３は、その下のSiO2の保護絶縁膜３８に対して選択的にエッチングされるので、ゲート電極４９が露出することはない。
【０１１６】
次に、図２９(a) に示す構造となるまでの工程について説明する。
リンがドープされた多結晶シリコン膜を２００ｎｍの厚さに成長して、その多結晶シリコン膜をメモリセル領域Ａのコンタクトホール４６ａ，４６ｂの中に埋め込む。その後に、第１の層間絶縁膜４６の上に形成された多結晶シリコン膜をＣＭＰ法によって除去する。
【０１１７】
これにより、ビット線コンタクトホール４６ａ内に残った多結晶シリコン膜をビット線コンタクト用のプラグ４８ａとし、ストレージコンタクトホール４６ｂ内に残った多結晶シリコン膜を蓄積電極コンタクト用のプラグ４８ｂとして使用する。
続いて、プラグ４８ａ，４８ｂと第１の層間絶縁膜４６の上に、第２の層間絶縁膜４９を９０ｎｍの厚さに形成する。第２の層間絶縁膜４９としては、例えば高温酸化膜（SiO2膜）を用いることが好ましい。
【０１１８】
さらに、第２の層間絶縁膜４９の上にフォトレジスト５０を塗布し、これを露光、現像することにより、メモリセル領域Ａ内のビット線用のプラグ４８ａの上と、周辺回路領域ＢにあるＭＯＳトランジスタＴ12の一方の不純物拡散層４２の上と、素子分離絶縁膜３２上に形成された配線４０ａの上に、それぞれ窓５０ａ、５０ｂ、５０ｃを形成する。
【０１１９】
そして、それらの窓５０ａ〜５０ｃを通して第２の層間絶縁膜４９をエッチングし、それに続いて第１の層間絶縁膜４６と保護絶縁膜３８をエッチングすることにより、メモリセル領域Ａにはビット線コンタクト用のビアホール４９ａを形成し、周辺回路領域Ｂの不純物拡散層４２の上にはコンタクトホール４９ｂを形成し、周辺回路領域Ｂの一層目の配線４０ａの上にはビアホール４９ｃを形成する。
【０１２０】
さらに、フォトレジスト５０を除去した後に、スパッタ法あるいは気相成長法により、ホール４９ａ〜４９ｃの内部と第２の層間絶縁膜４９の上に、膜厚４０ｎｍのTi膜、膜厚５０ｎｍのTiN 膜、膜厚１００ｎｍのＷ膜を順に形成し、それらの膜をフォトリソグラフィー法によりパターニングする。金属膜のパターニングによって、図２９(b) に示すように、メモリセル領域Ａではビアホール４９ａを通してプラグ４８ａに接続されるビット線５１ａが形成され、また、周辺回路領域Ｂでは、ビアホール４９ｃを通して一層目の配線４０ａに接続される二層目の第１の配線５１ｂと、コンタクトホール４９ｂを通して不純物拡散層４２に接続される二層目の第２の配線５１ｃが形成される。二層目の配線５１ｂ、５１ｃは、例えばビット線の一部を構成してもよい。
【０１２１】
なお、第１実施形態で説明したように、ビアホール４９ａ、コンタクトホール４９ｂ及びビアホール４９ｃの中にそれぞれ金属プラグ（不図示）を埋め込んだ後に、ビット線５１ａとプラグ４８ａの接続、一層目の配線４０ａと第１の配線５１ｂの接続、不純物拡散層４２と第２の配線の接続をそれぞれ金属プラグを介して行ってもよい。
【０１２２】
次に、図３０に示す構造を形成するための工程を説明する。
まず、メモリセル領域Ａのビット線５１ａ、周辺回路領域Ｂの二層目の配線５１ｂ，５１ｃ及び第２の層間絶縁膜４９の上に、ＢＰＳＧ、SiO2等の第３の層間絶縁膜５３を化学気相成長法により８００ｎｍの厚さに形成する。続いて、第３の層間絶縁膜５３の表面をＣＭＰ法によって平坦化する。さらに、第３の層間絶縁膜５３の上に第４の層間絶縁膜５４としてシリコン窒化膜を５０ｎｍの厚さに形成する。
【０１２３】
その後に、メモリセル領域Ａにキャパシタを形成するのだが、ここでは両面シリンダ型で誘電体膜として酸化タンタル（TaO ）を用いたキャパシタを例にして説明する。
まず、第３及び第４の層間絶縁膜５３，５４をフォトリソグラフィー法によりパターニングして、メモリセル領域Ａのストレージコンタクト用のプラグ４８ｂに接続されるビアホール５３ａを形成する。続いて、ビアホール５３ａ内と第４の層間絶縁膜５４上に、不純物含有の多結晶シリコン膜を２００ｎｍの厚さに形成した後に、この多結晶シリコン膜をＣＭＰ法により研磨して第４の層間絶縁膜５４の上から除去する。そして、そのビアホール５３ａ内に残った多結晶シリコン膜をプラグ５５として使用する。
【０１２４】
その後に、第４の層間絶縁膜５４とプラグ５５の上に、SiO2又はＢＰＳＧよりなる絶縁膜（不図示）を１．２μｍの厚さに形成し、ついでその絶縁膜の表面をＣＭＰ法により平坦にする。さらに、その絶縁膜と第４の層間絶縁膜５４と第３の層間絶縁膜５３上層部をフォトリソグラフィー法によりパターニングして、プラグ５５上を含むキャパシタ領域に開口を形成する。
【０１２５】
さらに、その絶縁膜の上と開口の内面に沿って、アンドープ又は低不純物濃度の非晶質シリコン膜を形成し、開口内で非晶質シリコン膜に囲まれる部分をレジストで埋め込んだ後に、その非晶質シリコン膜をＣＭＰ法によって絶縁膜の上から除去する。これにより、開口の中に残った非晶質シリコン膜は有底円筒形状になる。
【０１２６】
次に、第４の絶縁膜５４の上の絶縁膜（不図示）をフッ酸溶液により除去して円筒状の非晶質シリコン膜の内周面と外周面を露出させる。そして、シランガスを含む減圧雰囲気中で非晶質シリコン膜を例えば５６０℃で加熱し、さらに減圧雰囲気の圧力を下げて５６０℃でアニールすると、非晶質シリコン膜の表面にはＨＳＧ(Hemispherical Grained Silicon) 膜が形成されてその表面には凹凸が形成される。続いて、非晶質シリコン膜とＨＳＧ膜に不純物がドープされて低抵抗化され、これらの膜はストレージ電極５６として使用される。
【０１２７】
その後に、ストレージ電極５６の表面に酸化タンタル(TaO) よりなる誘電体膜５７を気相成長法により８ｎｍの厚さに形成する。なお、キャパシタの特性改善のために、誘電体膜５７の形成前にＲＴＮ（高速加熱窒化）処理によりシリコン製のストレージ電極５６の表面を２ｎｍ程度窒化しておき、誘電体膜５７の形成後に８００℃程度の酸化熱処理又は酸素プラズマアニール等を行う。
【０１２８】
その後に、誘電体膜５７の上に、膜厚５０ｎｍの窒化チタン膜と膜厚１００ｎｍのドープト多結晶シリコン膜を順に形成し、これらの膜をパターニングして対向電極５８として使用する。
以上によりキャパシタ５９の形成が終了する。
この後に、キャパシタ５９を覆う第５の層間絶縁膜６０として、SiO2膜を２．１μｍ程度の厚さに形成し、さらにその表面をＣＭＰ法により平坦化する。
【０１２９】
次に、メモリセル領域Ａのビット線５１ａ、キャパシタ対向電極５８と、周辺回路領域Ｂの二層目配線５１ｂ，５１ｃの一部の上にコンタクトホール（不図示）を形成し、その中にTi／TiN ／Ｗの三層構造のプラグを充填した後に、それらのプラグに接続されるアルミニウム又はアルミニウム積層構造からなる上部配線６１ａ，６１ｂを第５の層間絶縁膜６０の上に形成する。
【０１３０】
なお、図２７〜図３０は、図３１(a) のXII −XII 線から見たセル領域Ａの断面と、図３１(b) の周辺回路領域のXIII−XIII線から見た断面で示したものである。
以上のような工程によれば、ゲート電極３９，４０と一層目の配線４０ａの上の保護絶縁膜３８としてシリコン酸化膜を形成し、さらに、ゲート電極３９，４０とシリコン基板３１を覆うシリコン窒化膜４３を、メモリセル領域Ａではエッチングせずにそのまま残す一方で、周辺回路領域Ｂではエッチングしてサイドウォール３８ｓとして残すようにした。
【０１３１】
これにより、第２の層間絶縁膜４９と第１の層間絶縁膜４６をエッチングしてホールを形成する際に、電極の上の保護絶縁膜３８を続けてエッチングすることができるので、周辺回路領域Ｂの二層目の配線５１ｂと一層目の配線４０ａを繋ぐホール４９ｃと不純物拡散層４２に繋がるホール４９ｂとビット線用プラグに繋がるホール４９ａとを同時に形成することができ、ホール形成のスループットが向上する。
【０１３２】
しかも、一層目配線４０ａと二層目の配線５１ｂの接続部分を重ねることができるので配線の配置の設計が自由になり、しかも、従来技術のように一層目配線４０ａと二層目の配線５１ｂを上部配線６１ｂによって接続する必要は無くなるので上部配線６１ｂの密度を高くすることができる。これにより、チップ増加が防止される。
【０１３３】
ところで、周辺回路領域で４種類のホールを同時に開口する例が、特開平９−２０５１８５号公報に記載されている。この文献では、メモリセル領域においてビット線をシリコン基板にコンタクトさせるホールが必要であるが、このホールと周辺回路領域の４種類のホールとを同時に開口しようとすると、メモリセル領域ではシリコン基板上にシリコン窒化膜が存在するので、ビット線接続用のホールの形成のためのエッチングが難しくなる。そのエッチングが可能になったとしても、ビット線接続用のホールとゲート電極の位置合わせに余裕がないので、それらが位置ズレした場合にはゲート電極上のシリコン窒化膜もエッチングしてしまうことになり、最悪の場合にはゲート電極を露出してしまう。ゲート電極が露出すると、ゲート電極とビット線が短絡することになる。
【０１３４】
これに対して、本発明では、メモリセル領域におけるビット線とシリコン基板の接続は、多結晶シリコンのプラグを介して行っているため、ホールのエッチングはシリコン窒化膜がない状態でエッチングすることになる。したがって、図２８(a) に示したように、周辺回路領域とメモリセル領域におけるホール４９ａ，４９ｂ，４９ｃを同時且つ容易に形成することができる。
（付 記）
(1) 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、前記第１のゲート電極の上及び側面と前記第１のゲート電極間の領域の前記半導体基板とを覆う第１の絶縁膜と、前記第２のゲート電極の側面に形成され、前記第１の絶縁膜と同じ材料よりなるサイドウォールと、前記第１の領域で前記第１の絶縁膜の上に形成され、且つ前記第２の領域で前記第２のゲート電極及び前記第２の不純物拡散層の上に形成された、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜と、前記第２の絶縁膜の上に形成され、且つ前記第１及び第２の絶縁膜に対して選択的にエッチングを行うことが可能な第３絶縁膜と、前記第１のゲート電極の間に形成され、且つ前記第１、第２及び第３の絶縁膜を通して前記第１の不純物拡散層に達する深さに形成された第１のホールと、前記第１のホール内に埋め込まれた不純物含有半導体よりなる第１のプラグと、前記第１のプラグと前記第３絶縁膜の上に形成された第４の絶縁膜と、前記第１の領域において、前記４の絶縁膜に形成され、且つ少なくとも一部が前記第１のプラグに重なる位置に形成された第２のホールと、前記第２の領域において、前記第４の絶縁膜から前記第２の絶縁膜に形成され且つ前記第２の不純物拡散層に達する深さの第３のホールと、前記第２のホール内を通り、前記第２のホール内では前記第１のプラグに電気的に接続される第１の金属パターンと、前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置。
(2) 前記第１のホールは、前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置に形成され、前記第２のホールの一部は、前記第１のプラグから横にはみ出して形成され、且つ前記第３の絶縁膜と前記第２の絶縁膜に至る深さまで形成され、前記第２のホールを通る前記第１の金属パターンは、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が断たれていることを特徴とする(1)に記載の半導体装置。
(3) 前記第１の絶縁膜と前記第２の絶縁膜は、シリコン窒化膜であることを特徴とする(1),(2)のいずれかに記載の半導体装置。
(4) 前記第３の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特等とする(1),(2),(3)のいずれかに記載の半導体装置。
(5) 前記第１の絶縁膜は、前記第２の絶縁膜よりも厚いことを特徴とする(1) に記載の半導体装置。
(6) 前記第１の金属パターンと前記第２の金属パターンは、前記第４の絶縁膜の上に形成される配線であることを特徴とする(1)に記載の半導体装置。
(7) 前記第１の領域で前記第１のプラグに接続されない前記第１の不純物拡散層の上の前記第１〜第３の絶縁膜に形成された第４のホールと、前記第４のホール内に埋込まれた不純物含有半導体からなる第２のプラグと、前記第４の絶縁膜の上に形成される第５の絶縁膜と、前記第２のプラグの上の前記第４及び第５絶縁膜内に形成された第５のホールと、前記第５のホール内に形成された第３のプラグと、前記５の絶縁膜の上に形成されて前記第３のプラグに接続されるキャパシタ用の下部電極と、前記下部電極の表面に形成された誘電体膜と、前記誘電体膜の上に形成された上部電極とからなるキャパシタとを有することを特徴とする(1),(2)に記載の半導体装置。
(8) 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、前記第１のゲート電極と前記第２のゲート電極のそれぞれの側面に形成された第１の絶縁膜と、前記第１のゲート電極と前記第２のゲート電極と前記半導体基板の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な第２の絶縁膜と、前記第１の領域において前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置であって、前記第１の不純物拡散層の上の前記第１の絶縁膜及び前記第２の絶縁膜内に形成された第１のホールと、前記第１のホール内に形成された不純物含有半導体よりなるプラグと、前記プラグと前記第２の絶縁膜の上に形成された第３の絶縁膜と、前記第１の領域において、前記第１，第２及び第３の絶縁膜に形成され、一部が前記プラグに重なる位置に形成された第２のホールと、前記第２の領域において、前記第２の不純物拡散層の上の前記第１，第２及び第３の絶縁膜に形成された第３のホールと、前記第２のホール内の底部に形成された第４の絶縁膜と、前記第２のホールを通して前記プラグに接続され、且つ前記第４の絶縁膜を介して前記第１の不純物拡散層との接続が絶たれる第１の金属パターンと、前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンとを有することを特徴とする半導体装置。
(9) 半導体基板の第１の領域に第１のゲート絶縁膜を介して形成された複数の第１のゲート電極と、前記半導体基板の第２の領域に第２のゲート絶縁膜を介して形成された第２のゲート電極と、前記半導体基板の前記第２の領域に形成された第１の配線と、前記第１のゲート電極と前記第２のゲート電極と前記第１の配線の上にそれぞれ形成された第１の絶縁膜と、前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、前記第２のゲート電極の両側の前記半導体基板内に形成された第２の不純物拡散層と、前記第１の領域において、前記第１のゲート電極と前記第１の絶縁膜と前記第１の不純物拡散層の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な材料からなる第２の絶縁膜と、前記第２の領域において前記第２のゲート電極と前記第１の配線の側面に形成され、且つ前記第２の絶縁膜と同じ材料よりなるサイドウォールと、前記第１の領域において前記第２の絶縁膜の上に形成され、前記第２の領域において前記第１の絶縁膜、前記サイドウォール及び前記第２の不純物拡散層の上に形成され、且つ前記第１の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第３の絶縁膜と、前記第１の領域において、前記第１の不純物拡散層の上の前記第２及び第３の絶縁膜内に形成され、且つ前記第１のゲート電極の間の領域に形成された第１のホールと、前記第１のホール内に形成された導電性プラグと、前記導電性プラグと前記３の絶縁膜の上に形成された第４の絶縁膜と、前記第１の領域において前記導電性プラグの上の前記第４の絶縁膜に形成された第２のホールと、前記第２の領域において前記第１の絶縁膜、第３の絶縁膜及び第４の絶縁膜に形成されて前記第１の配線の一部を露出する第３のホールと、前記第２の領域において前記第３及び第４の絶縁膜に形成されて前記第２の不純物拡散層を露出する第４のホールとを有することを特徴とする半導体装置。
(10) 前記第４の絶縁膜の上に形成され、前記第２のホールを通して前記導電性プラグに接続される第１の導電パターンと、前記第４の絶縁膜の上に形成され、前記第３のホールを通して前記第１の配線に接続される第２の導電パターンと、前記第４の絶縁膜の上に形成され、前記第４のホールを通して前記第２の不純物拡散層に接続される第３の導電パターンとをさらに有することを特徴とする(9)に記載の半導体装置。
(11) 前記第１の配線は、前記第２のゲート電極から引き出される構造を有していることを特徴とする(10)に記載の半導体装置の製造方法。
(12) 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第４の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(10)に記載の半導体装置。
(13) 前記第１の領域はメモリセル領域であり、前記第２の領域は周辺回路領域であり、前記第１、第２及び第３の導電パターンは、ビット線であることを特徴とする(10)に記載の半導体装置。
(14) 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１の複数のゲート電極を形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、前記第２の領域において、前記第１の絶縁膜をエッチバックしてスペーサとして前記第２のゲート電極の側面に選択的に残す工程と、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜を前記第１の領域の第１の絶縁膜の上に重ねて形成するとともに、該第２の絶縁膜によって前記第２の領域の前記第２のゲート電極、前記スペーサ及び前記第２の不純物拡散層を覆う工程と、前記第２の絶縁膜の上に、前記第２の絶縁膜とは異なる材料からなる第３の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上の前記第１、第２及び第３の絶縁膜をエッチングすることにより、前記第１のゲート電極の間を通る第１のホールを形成する工程と、前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、前記第１の領域において、前記第４の絶縁膜をパターニングすることによって前記プラグの少なくとも一部に重なる第２のホールを形成するとともに、前記第２の領域において、前記第４、第３及び第２の絶縁膜をパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、前記第２のホール内及び前記第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(15) 前記金属膜の一部を除去することにより、前記第２のホールを通して前記プラグに接続される第１の金属パターンと、前記第３のホール上を通して前記第２の不純物拡散層に接続される第２の金属パターンとを形成する工程とをさらに有することを特徴とする(14)に記載の半導体装置の製造方法。
(16) 前記第１のゲート電極の間の前記第１のホールは、一側方の前記第１のゲート電極に片寄った位置に形成され、前記第２のホールは、前記第４、第３及び第２の絶縁膜をエッチングすることにより前記プラグの側方にはみ出して形成され、前記第２のホール内において前記金属膜は、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が絶たれて形成されることを特徴とする(14)又は(15)に記載の半導体装置の製造方法。
(17) 前記第１の絶縁膜と前記第２の絶縁膜は、それぞれシリコン窒化膜であることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(18) 前記第３の絶縁膜は、シリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(14)又は(16)に記載の半導体装置の製造方法。
(19) 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１のゲート電極を複数形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上方の前記第２の絶縁膜及び前記第１の絶縁膜をパターニングすることにより、前記第１のゲート電極の間であって一側方の前記第１のゲート電極に片寄った第１のホールを形成する工程と、前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、前記プラグと前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、前記第１の領域において前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記プラグの上面から一部がはみ出した第２のホールを形成するとともに、前記第２の領域において、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、前記第３の絶縁膜上と前記第２のホール内と前記第３のホールの内に第５の絶縁膜を形成する工程と、前記第５の絶縁膜をエッチングすることにより、前記第２のホール内のうちの前記プラグからはみ出した領域に残す工程と、前記第２のホール内及び前記第３のホール内に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
(20) 半導体基板の上に素子分離絶縁膜とゲート絶縁膜を形成する工程と、前記素子分離絶縁膜と前記ゲート絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜と前記第１の導電膜をパターニングすることにより、前記半導体基板の第１の領域の前記ゲート絶縁膜上に前記第１の導電膜よりなる複数の第１のゲート電極と、前記半導体基板の第２の領域の前記ゲート絶縁膜上に前記第１の導電膜よりなる第２のゲート電極と、前記第２の領域の前記素子分離絶縁膜の上に前記第１の導電膜よりなる第１の配線をそれぞれ形成する工程と、前記第１のゲート電極の間の前記半導体基板内に第１の不純物拡散層を形成し、前記第２のゲート電極の両側の前記半導体基板内に第２の不純物拡散層を形成する工程と、前記第１及び第２のゲート電極側面、前記第１の配線、前記第１の絶縁膜及び前記半導体基板の上に、前記第１の絶縁膜に対して選択エッチングが可能な第２の絶縁膜を形成する工程と、前記第１の領域にある前記第２の絶縁膜をエッチング防止膜で覆いつつ、前記第２の領域において前記第２の絶縁膜を異方性エッチングして前記第２のゲート電極の側面と前記第１の配線の側面にサイドウォールとして残す工程と、前記第１の領域の第２の絶縁膜の上と、前記第２の領域の前記第１の絶縁膜と前記サイドウォールと前記第２の不純物拡散層の上に形成され、且つ、前記第１の絶縁膜に対して同じ条件でエッチングが可能な材料からなる第３の絶縁膜を形成する工程と、前記第１の領域において、前記第１の不純物拡散層の上の前記第３の絶縁膜と前記第２の絶縁膜を順にエッチングすることにより、前記第１のゲート電極の間に第１のホールを形成する工程と、前記第１のホール内に導電性プラグを形成する工程と、前記導電性プラグと前記３の絶縁膜の上に第４の絶縁膜を形成する工程と、前記第１の領域において前記導電性プラグの上の前記第４の絶縁膜をエッチングすることにより第２のホールを形成し、前記第２の領域において前記第１の配線の上の前記第１の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜をエッチングすることにより第３のホールを形成し、かつ前記第２の領域において第２の不純物拡散層の上の前記第３及び第４の絶縁膜をエッチングして第４のホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
(21) 前記第４の絶縁膜の上と前記第２、第３及び第４のホールの中に、第２の導電膜を形成する工程と、前記第２の導電膜の一部を除去することにより、前記第２のホールを通して前記プラグに接続される第１の導電パターンと、前記第３のホールを通して前記第１の配線に接続される第２の導電パターンと、前記第４のホールを通して前記第２の不純物拡散層に接続される第３の導電パターンとを形成する工程とを有することを特徴とする(20)に記載の半導体装置の製造方法。
(22) 前記第１の配線は、前記第２のゲート電極から引き出される構造を有していることを特徴とする(20)に記載の半導体装置の製造方法。
(23) 前記第１の絶縁膜はシリコン酸化膜であり、前記第２の絶縁膜はシリコン窒化膜であり、前記第３の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであり、第４の絶縁膜はシリコン酸化膜、不純物含有シリコン酸化膜のいずれかであることを特徴とする(20)に記載の半導体装置の製造方法。
(24) 前記第１の領域はメモリセル領域であり、前記第２の領域は周辺回路領域であり、前記第１、第２及び第３の導電パターンは、ビット線であることを特徴とする(20)に記載の半導半導体装置の製造方法。
【０１３５】
【発明の効果】
以上述べたように本発明によれば、第１領域と第２領域でゲート電極と半導体基板の上に第１絶縁膜を形成し、この第１絶縁膜を第２領域でエッチバックしてゲート電極側面にサイドウォールとして残し、第１絶縁膜と同じ材料の第２絶縁膜を第１領域と第２領域に形成し、第２絶縁膜に対して選択エッチングが可能な第３絶縁膜を第２絶縁膜上に形成し、第１領域のゲート電極の間で第１、第２及び第３絶縁膜をエッチングして半導体基板を露出する第１ホールを形成し、第１ホール中に不純物含有半導体のプラグを形成し、プラグと第３絶縁膜を覆う第４絶縁膜を形成し、第１領域の第４絶縁膜をパターニングしてプラグの上に第２ホールを形成すると同時に第４絶縁膜〜第２絶縁膜までをパターニングして第２領域の不純物拡散層に接続される第３ホールを形成するようにしている。
【０１３６】
これによれば、第１領域のプラグから一部がはみ出して第２ホールが形成されても、その下の第１絶縁膜が残るので、その第１絶縁膜によって第２ホールから半導体基板が露出することがなく、その第２ホール内に形成される金属膜を半導体基板に接触することを防止できる。
また、別の発明によれば、第１領域においてゲート電極の間で下側絶縁膜に形成される第１ホールが一方のゲート電極に片寄って形成され、その第１ホール内のプラグを覆う上側絶縁膜に形成される第２ホールが第１ホールからずれて半導体基板の不純物拡散層に達する深さを有する場合に、第２ホールのうちプラグからはみ出した部分に選択的に埋込用絶縁膜を形成するようにした。
【０１３７】
これにより、第２ホール内に形成される金属膜と半導体基板との接続を、埋込用絶縁膜によって防止することができる。
さらに他の本発明によれば、第１領域と第２領域のゲート電極上と第２領域の一層目配線上にそれぞれ第１絶縁膜を形成し、ゲート電極と一層目配線と半導体基板の上に第２絶縁膜を形成し、第２領域の第２絶縁膜をエッチバックして第２領域のゲート電極側面と一層目配線の側面に残すとともに第２絶縁膜を第１領域の全体に残し、第１絶縁膜と同じ条件でエッチング可能な第３絶縁膜を第１領域と第２領域にそれぞれ形成し、第３絶縁膜と第２絶縁膜を第１の領域でパターニングしてゲート電極の間にホールを形成し、そのホール内にプラグを形成し、その後に、プラグと第３絶縁膜の上に第４絶縁膜を形成する工程を有している。
【０１３８】
これにより、第４絶縁膜とその下の第２及び第３絶縁膜をエッチャントを変えずにパターニングすることにより、第１領域のプラグの上と第２領域のゲート電極の上と一層目配線の上にそれぞれホールを同時に形成することが可能になり、これによりホール形成のスループットを向上することができる。
【図面の簡単な説明】
【図１】図１(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その１）である。
【図２】図２(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その２）である。
【図３】図３(a),(b) は、第１の従来技術に係る半導体装置の製造工程を示す断面図（その３）である。
【図４】図４(a) 〜(c) は、第１の従来技術に係る半導体装置の製造工程において上下のホール間にズレが生じた場合の製造工程を示す断面図である。
【図５】図５(a) は、図３(a) のＩ−Ｉ線断面図であり、図５(b) は、図４(c) のII−II線断面図である。
【図６】図６は、第２の従来技術に係る半導体装置の断面図である。
【図７】図７は、図６に示した半導体装置の各要素の配置を示す平面図である。
【図８】図８(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図９】図９(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図１０】図１０(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図１１】図１１(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図１２】図１２(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その５）である。
【図１３】図１３(a),(b) は、本発明の第１実施形態の半導体装置の製造工程を示す断面図（その６）である。
【図１４】図１４は、本発明の第１実施形態の半導体装置を示す断面図である。
【図１５】図１５(a),(b) は、本発明の第１実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図（その１）である。
【図１６】図１６は、本発明の第１実施形態の半導体装置の製造工程において、プラグにズレが生じ、そのプラグの上のホールにズレが生じなかった状態を示す断面図（その２）である。
【図１７】図１７は、本発明の第１実施形態の半導体装置において、プラグにズレが生じ且つそのプラグの上のホールにズレが生じなかった状態を示す断面図である。
【図１８】図１８(a) は、図１１(b) のIII-III 線断面図であり、図１８(b) は、図１５(b) のVI−VI線断面図である。
【図１９】図１９は、本発明の第１実施形態の半導体装置のメモリセル領域の要素の配置を示す平面図である。
【図２０】図２０(a) は、本発明の第１実施形態の半導体装置におけるプラグの大きさ及び配置を示す平面図で、図２０(b) は、従来技術のプラグの大きさ及び配置を示す平面図である。
【図２１】図２１(a),(b) は、本発明の第１実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図（その１）である。
【図２２】図２２は、本発明の第１実施形態の半導体装置におけるメモリセル領域のビット配線とプラグの接続、周辺回路領域における配線と不純物拡散層との接続に関する別な構造を示す断面図（その２）である。
【図２３】図２３(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２４】図２４(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図２５】図２５(a),(b) は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図２６】図２６は、本発明の第２実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図２７】図２７(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２８】図２８(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図２９】図２９(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その３）である。
【図３０】図３０(a),(b) は、本発明の第３実施形態の半導体装置の製造工程を示す断面図（その４）である。
【図３１】図３１は、図３０に示した半導体装置の各要素の配置を示す平面図である。
【符号の説明】
１…シリコン基板（半導体基板）、５…ゲート酸化膜（ゲート絶縁膜）、８…保護絶縁膜、９…ゲート電極、１０…ゲート電極、１１…不純物拡散層、１２…不純物拡散層、１３…シリコン窒化膜（絶縁膜）、１３ｓ，１３ａ…サイドウォールスペーサ、１４…フォトレジスト、１５…シリコン窒化膜（絶縁膜）、１６…層間絶縁膜、１６ａ，１６ｂ…コンタクトホール、１７…フォトレジスト、１８ａ，１８ｂ…プラグ、１９…層間絶縁膜、２０…フォトレジスト、１９ａ…ホール、１９ｂ…コンタクトホール、２１ａ…ビット線、２１ｂ…配線、２８…キャパシタ、３０ａ，３０ｂ…金属プラグ、３１…シリコン基板（半導体基板）、３８…保護絶縁膜、３９…ゲート電極、４０…ゲート電極、４０ａ…配線、４３…シリコン窒化膜、４３ｓ，４３ａ…サイドウォール、４６…層間絶縁膜、４６ａ，４６ｂ…コンタクトホール、４９…層間絶縁膜、４９ａ，４９ｂ，４９ｃ…ホール、５１ａ…ビット線、５１ｂ，５１ｃ…配線、５３…層間絶縁膜、５４…層間絶縁膜、５５…プラグ、５９…キャパシタ、６０…層間絶縁膜、７１ａ，７１ｂ…サイドウォール、７２…シリコン窒化膜、７３…層間絶縁膜、７４ａ，７４ｂ…プラグ、７５…層間絶縁膜、７６…シリコン窒化膜、７７ａ…ビット線、７７ｂ…配線。
Claims (8)
- 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、
前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、
前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、
前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、
前記第１のゲート電極の上及び側面と前記第１のゲート電極間の領域の前記半導体基板とを覆う第１の絶縁膜と、
前記第２のゲート電極の側面に形成され、前記第１の絶縁膜と同じ材料よりなるサイドウォールと、
前記第１の領域で前記第１の絶縁膜の上に形成され、且つ前記第２の領域で前記第２のゲート電極及び前記第２の不純物拡散層の上に形成された、前記第１の絶縁膜と同じ材料からなる第２の絶縁膜と、
前記第２の絶縁膜の上に形成され、且つ前記第１及び第２の絶縁膜に対して選択的にエッチングを行うことが可能な第３絶縁膜と、
前記第１のゲート電極の間に形成され、且つ前記第１、第２及び第３の絶縁膜を通して前記第１の不純物拡散層に達する深さに形成された第１のホールと、
前記第１のホール内に埋め込まれた不純物含有半導体よりなる第１のプラグと、
前記第１のプラグと前記第３絶縁膜の上に形成された第４の絶縁膜と、
前記第１の領域において、前記４の絶縁膜に形成され、且つ少なくとも一部が前記第１のプラグに重なる位置に形成された第２のホールと、
前記第２の領域において、前記第４の絶縁膜から前記第２の絶縁膜に形成され且つ前記第２の不純物拡散層に達する深さの第３のホールと、
前記第２のホール内を通り、前記第２のホール内では前記第１のプラグに電気的に接続される第１の金属パターンと、
前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンと
を有することを特徴とする半導体装置。 - 前記第１のホールは、前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置に形成され、
前記第２のホールの一部は、前記第１のプラグから横にはみ出して形成され、且つ前記第３の絶縁膜と前記第２の絶縁膜に至る深さまで形成され、
前記第２のホールを通る前記第１の金属パターンは、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が断たれている
ことを特徴とする請求項１に記載の半導体装置。 - 前記第１の領域で前記第１のプラグに接続されない前記第１の不純物拡散層の上の前記第１〜第３の絶縁膜に形成された第４のホールと、
前記第４のホール内に埋込まれた不純物含有半導体からなる第２のプラグと、
前記第４の絶縁膜の上に形成される第５の絶縁膜と、
前記第２のプラグの上の前記第４及び第５絶縁膜内に形成された第５のホールと、
前記第５のホール内に形成された第３のプラグと、
前記５の絶縁膜の上に形成されて前記第３のプラグに接続されるキャパシタ用の下部電極と、前記下部電極の表面に形成された誘電体膜と、前記誘電体膜の上に形成された上部電極とからなるキャパシタと
を有することを特徴とする請求項１又は請求項２に記載の半導体装置。 - 半導体基板の第１の領域の上に第１のゲート絶縁膜を介して形成される複数の第１のゲート電極と、
前記第１のゲート電極の間の前記半導体基板内に形成された第１の不純物拡散層と、
前記半導体基板の第２の領域の上に第２のゲート絶縁膜を介して形成される第２のゲート電極と、
前記第２のゲート電極の両側の前記半導体基板内に形成される第２の不純物拡散層と、
前記第１のゲート電極と前記第２のゲート電極のそれぞれの側面に形成された第１の絶縁膜と、
前記第１のゲート電極と前記第２のゲート電極と前記半導体基板の上に形成され、且つ前記第１の絶縁膜に対して選択的にエッチングが可能な第２の絶縁膜と、
前記第１の領域において前記第１のゲート電極の間で一側方の前記第１のゲート電極側に片寄った位置であって、前記第１の不純物拡散層の上の前記第１の絶縁膜及び前記第２の絶縁膜内に形成された第１のホールと、
前記第１のホール内に形成された不純物含有半導体よりなるプラグと、
前記プラグと前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第１の領域において、前記第１，第２及び第３の絶縁膜に形成され、一部が前記プラグに重なる位置に形成された第２のホールと、
前記第２の領域において、前記第２の不純物拡散層の上の前記第１，第２及び第３の絶縁膜に形成された第３のホールと、
前記第２のホール内の底部に形成された第４の絶縁膜と、
前記第２のホールを通して前記プラグに接続され、且つ前記第４の絶縁膜を介して前記第１の不純物拡散層との接続が絶たれる第１の金属パターンと、
前記第３のホールを通して前記第２の不純物拡散層に接続される第２の金属パターンと
を有することを特徴とする半導体装置。 - 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１の複数のゲート電極を形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、
前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、
前記第２の領域において、前記第１の絶縁膜をエッチバックしてスペーサとして前記第２のゲート電極の側面に選択的に残す工程と、
前記第１の絶縁膜と同じ材料からなる第２の絶縁膜を前記第１の領域の第１の絶縁膜の上に重ねて形成するとともに、該第２の絶縁膜によって前記第２の領域の前記第２のゲート電極、前記スペーサ及び前記第２の不純物拡散層を覆う工程と、
前記第２の絶縁膜の上に、前記第２の絶縁膜とは異なる材料からなる第３の絶縁膜を形成する工程と、
前記第１の領域において、前記第１の不純物拡散層の上の前記第１、第２及び第３の絶縁膜をエッチングすることにより、前記第１のゲート電極の間を通る第１のホールを形成する工程と、
前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、
前記プラグと前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、
前記第１の領域において、前記第４の絶縁膜をパターニングすることによって前記プラグの少なくとも一部に重なる第２のホールを形成するとともに、前記第２の領域において、前記第４、第３及び第２の絶縁膜をパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、
前記第２のホール内及び前記第３のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記金属膜の一部を除去することにより、前記第２のホールを通して前記プラグに接続される第１の金属パターンと、前記第３のホール上を通して前記第２の不純物拡散層に接続される第２の金属パターンとを形成する工程とをさらに有することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第１のゲート電極の間の前記第１のホールは、一側方の前記第１のゲート電極に片寄った位置に形成され、
前記第２のホールは、前記第４、第３及び第２の絶縁膜をエッチングすることにより前記プラグの側方にはみ出して形成され、
前記第２のホール内において前記金属膜は、前記第１の絶縁膜によって前記第１の不純物拡散層との接触が絶たれて形成される
ことを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。 - 半導体基板の第１の領域に第１のゲート絶縁膜を介して第１のゲート電極を複数形成するとともに、前記半導体基板の第２の領域で第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第１のゲート電極の間の前記半導体基板に第１の不純物拡散層を形成するとともに、前記第２のゲート電極の両側の前記半導体基板に第２の不純物拡散層を形成する工程と、
前記第１及び第２のゲート電極と前記第１及び第２の不純物拡散層の上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、前記第１の絶縁膜とは異なる材料からなる第２の絶縁膜を形成する工程と、
前記第１の領域において、前記第１の不純物拡散層の上方の前記第２の絶縁膜及び前記第１の絶縁膜をパターニングすることにより、前記第１のゲート電極の間であって一側方の前記第１のゲート電極に片寄った第１のホールを形成する工程と、
前記第１のホールの中に不純物含有半導体よりなるプラグを形成する工程と、
前記プラグと前記第２の絶縁膜の上に第３の絶縁膜を形成する工程と、
前記第１の領域において前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記プラグの上面から一部がはみ出した第２のホールを形成するとともに、前記第２の領域において、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を順にパターニングすることによって前記第２の不純物拡散層の上に第３のホールを形成する工程と、
前記第３の絶縁膜上と前記第２のホール内と前記第３のホールの内に第５の絶縁膜を形成する工程と、
前記第５の絶縁膜をエッチングすることにより、前記第２のホール内のうちの前記プラグからはみ出した領域に残す工程と、
前記第２のホール内及び前記第３のホール内に金属膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
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