JPH10321724A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10321724A
JPH10321724A JP9260443A JP26044397A JPH10321724A JP H10321724 A JPH10321724 A JP H10321724A JP 9260443 A JP9260443 A JP 9260443A JP 26044397 A JP26044397 A JP 26044397A JP H10321724 A JPH10321724 A JP H10321724A
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contact hole
insulating film
substrate
forming
film
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Shigemi Okawa
成実 大川
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Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 コンタクトホールの形成にあたって、自己整
合法を、工程を増加させることなく安定して実現する半
導体装置及びその製造方法を提供する。 【解決手段】 基板上に領域１と領域２を有し、基板上
の領域２に形成された導電層１からなる配線層と、その
上に形成された絶縁膜１と、領域１及び絶縁膜１上に形
成された絶縁膜２と、領域１において、基板表面に達
し、絶縁膜２に形成された、径１を有するコンタクトホ
ール１と、領域２において、絶縁膜１表面に達し、絶縁
膜２に形成された、径１より大きい径２を有するコンタ
クトホール２と、コンタクトホール１内に埋め込まれた
導電層２からなるプラグと、コンタクトホール２内の側
壁に形成された、導電層２からなるサイドウォールと、
配線層に達し、コンタクトホール２下に位置する絶縁膜
１に形成された、径２より小さい径３を有するコンタク
トホール３とを有する半導体装置又はその製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係わり、特に自己整合コンタクトを用い
る半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化、及び低価格化を
達成する為には、その基本構成要素である半導体素子の
微細化を進めていかなければならない。半導体素子の微
細化を進めるには、コンタクトホール形成時における配
線間のショート等の弊害を防止する位置合わせ余裕を、
限りなく小さくする必要がある。
【０００３】従来より、微細なコンタクトホールを形成
する方法として、セルフアラインドコンタクト法（Self
Aligned Contact：ＳＡＣ）と呼ばれる方法が知られて
いる。この方法は、たとえば特開昭５８−１１５８５９
号公報に開示されている。
【０００４】すなわち、ＭＯＳトランジスタのゲート電
極上に第１の絶縁膜を形成した状態でゲート電極のパタ
ーニングを行う。次いで、ソース・ドレイン拡散層を形
成後、さらに第２の絶縁膜を全面に形成し、異方性エッ
チング法を用いて第２の絶縁膜をエッチングし、拡散層
を露出する。
【０００５】これによって、第１の絶縁膜を含むゲート
電極部の側壁に第２の絶縁膜が形成されるため、ゲート
電極の周囲を第１、第２の絶縁膜で完全に絶縁すること
ができ、かつ、第１、第２の絶縁膜上にエッチング特性
の異なる第３の絶縁膜を形成した場合にも、自己整合
（セルフアラインド）的に拡散層上にコンタクトホール
を形成することが可能となる。
【０００６】このようなセルフアラインドコンタクト法
を用いてコンタクト窓を形成すると、下地の導電層とコ
ンタクトホールとの位置合わせ余裕をとらなくてもよい
ため、その余裕分だけセルを微細にすることができる。
【０００７】次に、ＤＲＡＭ (Dynamic Random Access
Memory) セルで用いられる改良されたセルフアラインド
コンタクト技術の一例を図２７と図２８の工程断面図を
もとに説明する。
【０００８】図２７と図２８は、典型的なメモリセル部
をワードラインの延在方向に交差する方向で切断した断
面図である。この図をもとに、ビットラインや蓄積電極
とＭＯＳトランジスタのソース・ドレイン拡散層とのコ
ンタクトホールをセルフアラインドコンタクト技術を用
いて形成する方法について具体的に説明する。
【０００９】はじめに、図２７（ａ）に示すように、Ｌ
ＯＣＯＳ酸化膜１１２で画定されたシリコン基板１１１
の活性領域上にゲート絶縁膜１１３を形成し、さらにそ
の上にポリシリコン層１１４とタングステンシリサイド
層１１５からなるポリサイドゲート電極を形成する。ゲ
ート電極とＬＯＣＯＳ酸化膜をマスクとして、ソース・
ドレイン拡散層１１６を形成し、次にポリサイドゲート
電極の周囲を覆う窒化膜１１７を形成する。このポリサ
イドゲート電極がワードラインに相当する。
【００１０】この工程までは、前記したセルフアライン
ドコンタクト法と同じであるため、前記した特開昭５８
−１１５８５９号に記載された方法によって行なえばよ
い。
【００１１】続いて、全面にシリコン酸化膜１１８を形
成する。この酸化膜は後工程を容易にするために、ＣＭ
Ｐ（Chemical Mechanical Polishing 化学機械研磨）法
等を用いて平坦化しておく。
【００１２】次に、図２７（ｂ）に示すように、平坦化
された酸化膜１１８の上にレジストを塗布し、通常のフ
ォトリソグラフィ法を用いて、エッチングのマスクとな
るレジスト層のパターニングを行い、レジストパターン
１１９を形成する。
【００１３】次に、図２８（ａ）に示すように、上記レ
ジストパターンをマスクとして酸化膜１１８をエッチン
グし、拡散層１１６に到達するコンタクトホール１２０
を形成する。このとき、エッチング条件は酸化膜とシリ
コン窒化膜の選択比が大きくなるような条件で行う。し
たがって、酸化膜のエッチングによって窒化膜１１７が
露出しても、窒化膜はほとんどエッチングされない。窒
化膜１１７によってエッチングが自動停止し、最初に形
成した窒化膜によるセルフアラインドコンタクトホール
領域とほぼ同等の領域がコンタクトホールとして形成さ
れる。
【００１４】続いて、レジストパターンを周知の技術で
除去する。次に、図２８（ｂ）に示すようにコンタクト
ホール内に導電層１２１を形成する。
【００１５】以上のような方法で形成したコンタクトホ
ールは、レジストパターン１１９が位置ずれを起こして
ゲート電極の上部や近傍に開口されたとしても、導電層
１２１とポリサイド電極とのショートを生じないので、
コンタクトホールをポリサイドゲート電極に対して位置
合わせ余裕をとる必要がない。
【００１６】すなわち、本技術によれば、層間絶縁膜と
なる酸化膜１１８を平坦化し、かつコンタクトホールを
セルフアラインドで形成することが可能となる。
【００１７】
【発明が解決しようとする課題】ところが、高集積化さ
れた半導体装置では微細化のために多層工程が用いられ
ているため、このような従来のセルフアラインドコンタ
クト法では、以下のような問題点がある。
【００１８】例えばメモリセル部と周辺回路部とにおい
て、同一層からなる配線層を同時に形成したり、同一工
程において異なる層の導電層に同時にコンタクトホール
を形成することにより、工程数を減らす必要性が大き
い。
【００１９】そこで、図２９（ａ）〜（ｃ）と図３０
（ａ）〜（ｃ）とを用いて、従来の技術の問題点を以下
に説明する。
【００２０】まず、図２９（ａ）〜（ｃ）を用いて、第
１の例を説明する。図２９（ａ）に示すように、シリコ
ン基板１１１上にゲート絶縁膜１１３を形成し、さら
に、メモリセル部にはポリシリコンとタングステンシリ
サイドとからなるポリサイドゲート電極１１５、周辺回
路部にはポリサイドゲート電極と同じ構成を有する第１
の配線層１１５ａを形成する。
【００２１】なお、ポリサイドゲート電極１１５上と第
１の配線層１１５ａ上には、ともに窒化膜１１７ａが形
成されている。さらに、少なくともポリサイドゲート電
極１１５をマスクとして、シリコン基板１１１に不純物
を導入し、ソース・ドレイン拡散層（図示せず）を形成
する。
【００２２】次に、図２９（ｂ）に示すように、窒化膜
からなるサイドウォールをポリサイドゲート電極１１５
および第１の配線層１１５ａの側壁に形成することによ
り、ポリサイドゲート電極１１５および第１の配線層１
１５ａの周囲を覆う窒化膜１１７を形成する。このポリ
サイドゲート電極はワードラインに相当する。
【００２３】続いて、全面にシリコン酸化膜１１８を形
成する。このシリコン酸化膜は後工程を容易にするため
に、ＣＭＰ法等を用いて平坦化する。
【００２４】次に、図２９（ｃ）に示すように、平坦化
されたシリコン酸化膜１１８の上にレジストを塗布し、
通常のフォトリソグラフィ法を用いて、レジストパター
ン１１９を形成する。
【００２５】さらに、レジストパターン１１９をマスク
としてシリコン酸化膜１１８をエッチングし、ソース・
ドレイン拡散層（図示せず）に到達するコンタクトホー
ル１２０ａと、第１の配線層１１５ａ上の窒化膜１１７
に到達するコンタクトホール１２０ｂとを形成する。こ
のとき、エッチング条件はシリコン酸化膜と窒化膜との
選択比が大きくなるような条件で行う。
【００２６】ここまでは、従来技術を用いた自己整合コ
ンタクトについての説明であるが、第１の配線層１１５
ａ上においては、窒化膜１１７がほとんどエッチングさ
れないため、ソース・ドレイン拡散層へのコンタクトホ
ールと第１の配線層へのコンタクトホールとを同時に形
成することはできなかった。
【００２７】したがって、ソース・ドレイン拡散層への
コンタクトホール内および第１の配線層へのコンタクト
ホール内に同一の配線層を電気的に接続するには、第１
の配線層１１５ａ上の窒化膜１１７をエッチングするべ
く、さらに、フォトリソグラフィ法を用いなければなら
ず、歩留りが低下するという問題点があった。
【００２８】また、図３０（ａ）〜（ｃ）を用いて第２
の例を説明する。図３０（ａ）に示すように、シリコン
基板１１１上にゲート絶縁膜１１３を形成し、さらに、
メモリセル部にはポリシリコンとタングステンシリサイ
ドとからなるポリサイドゲート電極１１５、周辺回路部
にはポリサイドゲート電極と同じ構成を有する第１の配
線層１１５ａを形成する。さらに、少なくともポリサイ
ドゲート電極１１５をマスクとして、シリコン基板１１
１に不純物を導入し、ソース・ドレイン拡散層（図示せ
ず）を形成する。なお、ポリサイドゲート電極１１５と
第１の配線層１１５ａとは、ともに酸化膜１２７で覆わ
れている。このポリサイドゲート電極はワードラインに
相当する。
【００２９】次に、図３０（ｂ）に示すように、全面に
シリコン酸化膜１３７と窒化膜１４７とを順次形成す
る。さらに、全面にシリコン酸化膜１１８を形成する。
この酸化膜は後工程を容易にするために、ＣＭＰ法等を
用いて平坦化しておく。
【００３０】次に、図３０（ｃ）に示すように、パター
ニングされたレジストマスク（図示せず）をマスクとし
て酸化膜１１８をエッチングし、ソース・ドレイン拡散
層（図示せず）に到達するコンタクトホール１２０ａ
と、第１の配線層１１５ａ上のシリコン酸化膜１２７に
到達するコンタクトホール１２０ｂとを形成する。
【００３１】この時、コンタクトホールのエッチング
を、第１段階では窒化膜と選択比の大きい条件でシリコ
ン酸化膜１１８をエッチングし、第２段階ではシリコン
酸化膜と選択比の大きい条件で窒化膜１４７をエッチン
グし、第３段階でシリコン酸化膜１３７をエッチングす
る。この方法により、ポリサイドゲート電極１１５に対
して自己整合的にコンタクトホール１２０ａを形成する
ことができる。
【００３２】ここまでは、従来技術を用いた自己整合コ
ンタクトについての説明であるが、この第２の例におい
ても、上記第１の例で説明したのと同様の問題が生じ
る。
【００３３】すなわち、第１の配線層１１５ａ上におい
ては、酸化膜１２７がほとんどエッチングされないた
め、ソース・ドレイン拡散層へのコンタクトホールと第
１の配線層へのコンタクトホールとを同時に形成するこ
とができない。
【００３４】つまり、上記第１の例および第２の例に示
した２つの自己整合コンタクトの形成法では、ポリサイ
ドゲート電極上に窒化膜を用いることを特徴としてお
り、この窒化膜がシリコン酸化膜のエッチングの際のス
トッパーとなることを利用して、自己整合的にコンタク
トホールを形成している。
【００３５】したがって、上記に説明した従来のような
コンタクトホールのエッチング方法では、基板へのコン
タクトホール内および第１の配線層へのコンタクトホー
ル内に同一の配線層を電気的に接続するには、第１の配
線層へのコンタクトホールの形成は基板へのコンタクト
ホールの形成とは別のフォトリソグラフィ法を用いる必
要があり、工程が増えるという問題を引き起こす。
【００３６】半導体装置の製造においては、プロセスの
コスト低減が重要課題であり、特に、１回のパターニン
グ工程を低減することは、レジスト塗布、露光、現像と
いう一連の工程を全て低減することができるため、極め
て重要な課題である。
【００３７】本発明の目的は、コンタクトホールの形成
にあたって、自己整合コンタクト法を、工程を増加させ
ることなく安定して実現する半導体装置およびその製造
方法を提供することを目的である。
【００３８】
【課題を解決するための手段】上記の課題は、以下に示
す半導体装置により解決される。
【００３９】すなわち、半導体基板上に第１の領域と第
２の領域とを有する半導体装置において、前記基板上の
前記第２の領域に形成された第１の導電層からなる第１
の配線層と、該第１の配線層を覆って形成された第１の
絶縁膜と、前記第１の絶縁膜を覆って半導体基板上に形
成された第２の絶縁膜と、前記第１の領域において、前
記第２の絶縁膜を貫通し、前記基板表面に達し、第１の
径を有する第１のコンタクトホールと、前記第２の領域
において、第２の絶縁膜を貫通して前記第１の絶縁膜表
面に達し、前記第１の径より大きい第２の径を有する第
２のコンタクトホールと、前記第１のコンタクトホール
内に埋め込まれた第２の導電層からなる第１の導電性プ
ラグと、前記第２のコンタクトホール内の側壁上に形成
され、該第２の導電層からなる導電性サイドウォール
と、該第２のコンタクトホール下に位置する前記第１の
絶縁膜を貫通して前記第１の配線層に達し、前記第２の
径より小さい第３の径を有する第３のコンタクトホール
とによって解決される。
【００４０】また、以下に示す半導体装置の製造方法に
より解決される。すなわち、半導体基板上に第１の領域
と第２の領域とを有する半導体装置の製造方法におい
て、前記基板上に、第１の導電層と第１の絶縁膜とを順
次積層する積層工程と、該第１の絶縁膜と該第１の導電
層とをパターニングして、前記第２の領域に第１の配線
層を形成する第１配線層形成工程と、前記第１の配線層
を覆って、前記基板上に第２の絶縁膜を形成する第２絶
縁膜形成工程と、該第２の絶縁膜を選択的にエッチング
して、前記基板表面を露出し第１の径を有する第１のコ
ンタクトホールを該第１の領域に、該第１の絶縁膜を露
出し該第１の径より大きい第２の径を有する第２のコン
タクトホールを前記第２の領域に形成する第１、第２コ
ンタクトホール形成工程と、該第１のコンタクトホール
内を充填する第２の導電層からなる第１の導電性プラグ
と、該第２のコンタクトホール内の側壁上に、該第１の
絶縁膜の一部を露出し、該第２の導電層からなる導電性
サイドウォールとを形成するプラグ・サイドウォール形
成工程と、次いで、前記第２の絶縁膜と、該第１の導電
性プラグと、該導電性サイドウォールとをマスクにし
て、該露出した第１の絶縁膜の一部をエッチングし、前
記第１の配線層を露出する第３のコンタクトホールを形
成する第３コンタクトホール形成工程とを有する半導体
装置の製造方法によって解決される。
【００４１】基板に達し第１の径を有する第１のコンタ
クトホールと、配線層上に形成された絶縁膜に達し第１
の径より大きい第２の径を有する第２のコンタクトホー
ルとを形成し、このホール径の違いにより第１のコンタ
クトホールにはプラグを形成して、第２のコンタクトホ
ール側壁にはサイドウォールを形成する。
【００４２】このプラグとサイドウォールとをマスクと
して、サイドウォール内に露出している絶縁膜をエッチ
ングすることにより、絶縁膜をエッチングするためのフ
ォトマスクを特に必要とせず、自己整合的に絶縁膜をエ
ッチングし、配線層に達するコンタクトホールを形成す
ることができる。
【００４３】
【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施形態について、ＤＲＡＭを一例として具体的に説
明する。
【００４４】［第１実施形態］本発明の第１実施形態
は、図１〜図４に示される。
【００４５】図１は、本実施形態におけるメモリセル部
ＭＣおよび周辺回路部ＰＣの平面図である。
【００４６】図２〜図４は、本発明の第１実施形態を説
明する半導体装置の工程断面図であり、図面の左側がメ
モリセル部で、右側が周辺回路部である。これらの工程
断面図は、図１の平面図に対応する断面図であり、図１
のＡ−Ａ’断面を示している。
【００４７】図中、１はｐ型シリコン基板、３はゲート
酸化膜、５（５ａ）はゲート電極（ワード線となる第１
の配線層）、７はＳｉＮ膜、９はＢＰＳＧ膜、１１ａ、
１１ｂはコンタクトホール、１３はプラグ、１５はサイ
ドウォール、１７はビット線（第３の配線層）を示して
いる。
【００４８】以下、図面を参照して、第１実施形態の半
導体装置の製造方法について説明する。
【００４９】図２（ａ）参照。ｐ型シリコン基板１上に
公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行
い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜（図示せ
ず）を形成する。
【００５０】次いで、熱酸化により、厚さ５〜８ｎｍの
ゲート酸化膜となるＳｉＯ2 膜３を、フィールドＳｉＯ
2 膜で画定された素子形成領域に形成する。
【００５１】次いで、ＣＶＤ法により全面に、高濃度に
ｎ型またはｐ型の不純物を含む厚さ５０ｎｍのドープト
シリコン層、厚さ１００〜１２０ｎｍのＷＳｉ層、厚さ
８０〜１００ｎｍのＳｉＮ膜を順次形成する。なお、ド
ープトシリコン層は、多結晶シリコン、アモルファスシ
リコンのいずれも用いることができる。
【００５２】次いで、パターニングされたレジストマス
ク（図示せず）により、ＳｉＮ膜を例えばＦ系で、ＷＳ
ｉとドープトシリコン層とを例えばＣｌ系でそれぞれ選
択的に除去して、メモリセル部でゲート電極５（第２の
配線層）、周辺回路部で第１の配線層５ａをそれぞれ形
成する。なお、ゲート電極はワード線となる。
【００５３】次いで、ゲート電極５をマスクとして、Ｐ
（リン）イオンをシリコン基板１中に注入し、ｎ- 型不
純物拡散層（図示せず）を形成する。なお、ｎ- 型不純
物拡散層は、セル部では転送トランジスタのソース、ド
レインとなり、周辺回路部ではｎチャネルトランジスタ
のＬＤＤ用の拡散層となる（図示せず）。
【００５４】次いで、減圧ＣＶＤ法により全面に厚さ５
０〜１００ｎｍ、好ましくは８０ｎｍのＳｉＮ膜を形成
し、異方性エッチングにより、ＳｉＮ膜からなるサイド
ウォールを形成することにより、ゲート電極５を覆うＳ
ｉＮ膜７を形成する。ＳｉＮ膜７は、後で形成するＢＰ
ＳＧ膜９を除去する際のストッパ膜となる。
【００５５】次いで、平坦化膜として全面に厚さ３００
〜４００ｎｍのＢＰＳＧ膜９を形成し、窒素雰囲気中で
８００℃程度の熱処理によりＢＰＳＧ膜９をリフローす
る。なお、完全に平坦化を行うために、ＣＭＰ(Chemica
l Mechanical Polishing) 法により表面を研磨して平坦
化を行うことが好ましい。
【００５６】また、ＢＰＳＧ膜に代えて、或いは共にＰ
ＳＧ、ＳＯＧ、絶縁性樹脂等を用いることもできる。
【００５７】図２（ｂ）参照。パターニングされたレジ
ストマスク（図示せず）により、ＢＰＳＧ膜９を選択的
にエッチングして、セルフアラインドコンタクト（ＳＡ
Ｃ）による基板へのコンタクトホール１１ａをゲート電
極間に、第１の配線層へのコンタクトホール１１ｂを周
辺回路部に形成する。このとき、コンタクトホール１１
ａのホール径を０．１５μｍ程度とした場合、コンタク
トホール１１ｂのホール径を０．４５μｍ程度とするの
が好ましい。
【００５８】この段階で、基板へのコンタクトホール１
１ａは、ゲート電極５に対して自己整合的に形成され、
コンタクトホールが基板まで到達するが、第１の配線層
へのコンタクトホール１１ｂは、ＳｉＮ膜７上で止ま
る。
【００５９】なお、コンタクトホール１１ｂは、上記し
たようにＳｉＮ膜７上に開口されたものであり、まだ電
気的に接続するコンタクトをとれるものではない。しか
し、後にこのＳｉＮ膜７を自己整合的にエッチングして
コンタクトホール１１ｃを形成した際に、電気的にコン
タクトをとるホールとして用いられることとなるので、
便宜上、ここではコンタクトホール１１ｂということと
する。
【００６０】図３（ｃ）参照。減圧ＣＶＤ法により、厚
さ１００ｎｍのドープトシリコン層を形成する。この形
成によって、ドープトシリコン層は狭いコンタクトホー
ル１１ａは埋め込むが、第１の配線層への広いコンタク
トホール１１ｂは埋め込まない。言い換えると、ドープ
トシリコン層の厚さを、上記したようにコンタクトホー
ル１１ａは埋め込み、コンタクトホール１１ｂは埋め込
まない程度の値とする。コンタクトホール１１ａ内に露
出していたシリコン基板表面は、完全にドープトシリコ
ン層によって覆われる。
【００６１】次いで、異方性エッチングにより平坦部上
のドープトシリコン層を除去し、基板へのコンタクトホ
ール１１ａにはプラグ１３を形成し、第１の配線層への
コンタクトホール１１ｂには、サイドウォール１５を形
成する。
【００６２】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層ないし金属を用いて、プ
ラグ１３、サイドウォール１５を形成することもでき
る。
【００６３】図３（ｄ）参照。ＢＰＳＧ膜９、プラグ１
３、およびサイドウォール１５をマスクとして、ＣＦ4
等の反応ガスを用いて、第１の配線層５ａ上のＳｉＮ膜
７をドライエッチングし、第１の配線層に達するコンタ
クトホール１１ｃを自己整合的に形成する。
【００６４】図４（ｅ）参照。減圧ＣＶＤ法により全面
に厚さ３０ｎｍのドープトシリコン層、厚さ７０ｎｍの
ＷＳｉ層を順次形成する。次いで、パターニングされた
レジストマスク（図示せず）により、それぞれの層を選
択的に除去して第３の配線層となるビット線１７を形成
する。
【００６５】その後、層間絶縁膜、キャパシタ、配線層
などの形成工程を経ることにより、ＤＲＡＭが製造され
る。
【００６６】本実施形態では、シリコン基板１へのコン
タクトホール１１ａと、第１の配線層５ａへのコンタク
トホール１１ｂとを形成し、この両者のコンタクトホー
ル径を異ならせることによって、コンタクトホール１１
ａ内にはプラグ１３を形成し、コンタクトホール１１ｂ
にはサイドウォール１５を形成している。さらに、サイ
ドウォール１５に対する自己整合によりコンタクトホー
ル１１ｂ内にコンタクトホール１１ｃを形成すること
で、１枚のフォトマスクによりシリコン基板へのコンタ
クトホールと第１の配線層へのコンタクトホールとを同
時に形成することができる。
【００６７】したがって、周辺回路部の第１の配線層に
接続するコンタクトホールを形成するにあたって、さら
なるフォトリソグラフィ工程を必要とせずに、ＳＡＣに
よる微細化を達成することができる。
【００６８】［第２実施形態］第１実施形態においは、
メモリセル部への基板コンタクトと第１の配線層に達す
るコンタクトとを１枚のマスクを用いて形成した後、第
１の配線層へのコンタクトホール内に、第３の配線層を
形成した場合を示したが、第１の配線層へのコンタクト
ホール内に形成するのは、配線層に限られるものではな
く、プラグを埋め込むこともできる。
【００６９】以下、第２実施形態について図面を参照し
つつ、具体的に説明する。第２実施形態は図５に示され
る。図１〜図４と対応する工程についてはその説明を省
略するものとし、図中、同一符号は同一のものを示すも
のとする。
【００７０】図５は、本実施形態を説明する半導体装置
の断面図であり、図１のＡ−Ａ’断面に対応している。
【００７１】図５参照。ｐ型シリコン基板１上に、図２
〜図３で説明したのと同様の技術を用いて、ゲート酸化
膜３、ゲート電極５（第２の配線層となるワード線）、
第１の配線層５ａ、ＳｉＮ膜７、ＢＰＳＧ膜９、コンタ
クトホール１１ａ、１１ｂ、第１のプラグ１３、サイド
ウォール１５、をそれぞれ形成する。
【００７２】ただし、コンタクトホール１１ａのホール
径を０．１５μｍ、コンタクトホール１１ｂのホール径
を０．３０μｍ、プラグ１３およびサイドウォール１５
を形成するためのドープトシリコンの膜厚を１００ｎｍ
とする。
【００７３】次いで、図３（ｄ）に示したように、Ｓｉ
Ｎ膜７を自己整合によりエッチングすると、第１の配線
層へのコンタクトホール１１ｃのホール径が約０．１４
μｍとなる。ただし、このコンタクトホール１１ｃのホ
ール径は、サイドウォールを形成するドープトシリコン
のカバレッジ、およびドープトシリコンのエッチング条
件により変わる値である。
【００７４】つまり、通常、０．３０μｍのホールの側
壁に１００ｎｍの膜を形成して、異方性エッチングを行
うと、側壁には１００ｎｍのサイドウォールが形成でき
るように思われるが、実際には、側壁部におけるカバレ
ッジが良くないこと、エッチング条件にオーバーエッチ
ングが加味されること等から、８０ｎｍの膜厚となって
しまう。
【００７５】したがって、上記したように、コンタクト
ホール１１ｃのホール径は、サイドウォール１５の厚さ
が８０ｎｍとなるため、約０．１４μｍとなる。
【００７６】その後、厚さ７０〜１００ｎｍのドープト
シリコン層を形成し、ＣＭＰ又はエッチバックを行うこ
とにより、第１の配線層に達するコンタクトホール１１
ｃ内にも、第２のプラグ１６を形成することができる。
【００７７】この第２のプラグの材料として、ＴｉＮ、
Ｗ膜等を単層でまたはこれらを組み合わせて使用するこ
とも可能である。
【００７８】本実施形態によれば、基板へのコンタクト
ホールと第１の配線層へのコンタクトホールとを１枚の
マスクを用いて形成し、しかも、第１の配線層へのコン
タクトホール１１ｂのホール径を小さくするか、また
は、第２のプラグを形成する導電層の厚さを厚くするこ
とにより、第１の配線層に達するコンタクトホール内に
第２のプラグ１６を形成することができる。
【００７９】したがって、その後に形成する第２の配線
層は、常に平坦な面の上に形成することになり、段差部
での配線の断線を防止し、フォトリソグラフィの精度を
高くし、配線の信頼性を高く保つことができる。
【００８０】また、第１のプラグを形成する導電層と第
２のプラグを形成する導電層とを異なる材料の導電層を
用いて埋め込むこともできるので、プロセス設計におけ
る自由度を大きくすることもできる。
【００８１】［第３実施形態］次に、第３実施形態につ
いて図面を参照しつつ説明する。
【００８２】第１実施形態では、ＢＰＳＧ膜９、プラグ
１３、サイドウォール１５をマスクにして、第１の配線
層上のＳｉＮ膜７をエッチングし、第１の配線層に達す
るコンタクトホール１１ｃを形成したが、ＢＰＳＧ膜、
プラグ、およびサイドウォールと、ＳｉＮ膜とのエッチ
ング選択比をとることが難しい場合には、ＢＰＳＧ膜を
かなりオーバーエッチングしてしまい、所望膜厚のＢＰ
ＳＧ膜が得られない可能性がある。
【００８３】そこで、本実施形態では、第１の配線層に
達するコンタクトホール１１ｃを形成する際のＳｉＮ膜
のエッチングを容易にする半導体装置およびその製造方
法を提供する。
【００８４】図６〜図８は、第３実施形態における半導
体装置の工程断面図を示したものであり、第１実施形態
で説明した平面図、図１のＡ−Ａ’断面に対応するもの
である。図中、１０はドープトシリコン層を示してお
り、その他の符号は第１実施形態において説明した図２
〜図４の符号と同一のものを示すものとする。
【００８５】図６（ａ）参照。図２（ａ）の工程後、減
圧ＣＶＤ法により、厚さ３０〜７０ｎｍのドープトシリ
コン層１０を形成する。
【００８６】図６（ｂ）参照。パターニングされたレジ
ストマスク（図示せず）により、ドープトシリコン層１
０およびＢＰＳＧ膜９を選択的にエッチングして、ＳＡ
Ｃによる基板へのコンタクトホール１１ａと第１の配線
層へのコンタクトホール１１ｂとを形成する。このと
き、コンタクトホール１１ａのホール径を０．１５μｍ
程度とした場合、コンタクトホール１１ｂのホール径を
０．４５μｍ程度とするのが好ましい。
【００８７】この段階で、基板へのコンタクトホール１
１ａは、ゲート電極５に対して自己整合的に形成され、
コンタクトホールが基板まで到達するが、第１の配線層
へのコンタクトホール１１ｂは、ＳｉＮ膜７上で止ま
る。
【００８８】図７（ｃ）参照。第１実施形態の図３
（ｃ）において説明した方法と同様の方法を用いて、プ
ラグ１３およびサイドウォール１５を形成する。ＳｉＮ
層７が露出している領域以外は、ドープトシリコン層１
０およびドープトシリコンによるプラグ１３およびサイ
ドウォール１５で覆われる。
【００８９】図７（ｄ）参照。ドープトシリコン層１
０、プラグ１３、およびサイドウォール１５をマスクと
して、第１の配線層上のＳｉＮ膜７をエッチング除去し
て、第１の配線層に達するコンタクトホール１１ｃを自
己整合的に形成する。
【００９０】この際のエッチングとして、ＣＦ4 ガスと
Ａｒガスとの混合ガスを用いたドライエッチングを行え
ば、ＳｉとＳｉＮとの選択比が十分に確保できるため、
層間絶縁膜であるＢＰＳＧ膜９の膜減りを完全に防止す
ることができる。
【００９１】図８（ｅ）参照。減圧ＣＶＤ法により全面
に厚さ３０ｎｍのドープトシリコン層、厚さ７０ｎｍの
ＷＳｉ層を順次形成する。次いで、パターニングされた
レジストマスク（図示せず）により、それぞれの層を選
択的に除去して第３の配線層となるビット線１７を形成
する。なお、この時に、ビット線１７の下にあるドープ
トシリコン層１０も同時にパターニングする。
【００９２】その後、層間絶縁膜、キャパシタ、配線層
などの工程を経ることにより、ＤＲＡＭを製造する。
【００９３】本実施形態によれば、ＢＰＳＧ膜９上にド
ープトシリコン層１０、プラグ１３およびサイドウォー
ル１５となるドープトシリコン層を形成しているので、
第１の配線層５ａに達するコンタクトホール１１ｃを形
成するエッチングの際には、ドープトシリコンとＳｉＮ
との選択比だけを考えればよく、容易にエッチングを行
うことができる。なお、ドープトシリコン層１０に限ら
ず、プラグ１３およびサイドウォール１５とエッチング
特性が実質的に等しく、ＳｉＮとエッチング特性の異な
る他の材料の層を形成してもよい。
【００９４】［第４実施形態］次に、第４実施形態につ
いて図面を参照しつつ説明する。
【００９５】第３実施形態では、第１の配線層に達する
コンタクトホール１１ｃを形成するＳｉＮ膜７の除去を
容易にする半導体装置の製造について説明したが、第１
の配線層上に第３の配線層（ビット線）を形成した場
合、第１の配線層上方において段差が生じ、多層配線に
した場合の平坦化が不十分であるという可能性がある。
【００９６】本実施形態によれば、第１の配線層へのコ
ンタクトホール１１ｂ、１１ｃの大きさ、および第３の
配線層の厚さを考慮して半導体装置を製造するため、平
坦化に優れた半導体装置を提供することができる。
【００９７】本発明における第４実施形態について、図
９を参照しつつ具体的に説明する。図９は、第４実施形
態における半導体装置の断面図を示したものであり、図
６〜図８を用いて説明した第３実施形態に示した半導体
装置を改良したものである。図中、図６〜図８で説明し
た符号と同一の符号は、同一のものを示すものとする。
【００９８】本実施形態では、基板へのコンタクトホー
ル１１ａのホール径を０．１５μｍ、第１の配線層への
コンタクトホール１１ｂのホール径を０．３０μｍ、プ
ラグ１３およびサイドウォール１５を形成するためのド
ープトシリコン層の膜厚を１００ｎｍとする。第１の配
線層に達するコンタクトホール１１ｃのホール径は、約
０．１４μｍとなる。
【００９９】したがって、第３の配線層１７ａとして、
膜厚７０ｎｍ以上の導電層を形成すれば、コンタクトホ
ール１１ｃ内を完全に埋め込むことができる。導電層を
パターニングして第３の配線層を形成した後の平坦性を
向上させることができる。第３の配線層は、たとえばド
ープトシリコン層とＷＳｉ層の積層や、Ｔｉ層、ＴｉＮ
層、Ｗ層等の導電層およびこれらの組み合わせから適当
に選択することができる。
【０１００】［第５実施形態］次に、第５実施形態につ
いて図面を参照しつつ説明する。
【０１０１】第３、４実施形態では、層間絶縁膜である
ＢＰＳＧ膜９上に、ドープトシリコン層１０とビット線
１７とを形成したが、第１、２実施形態に比べて、ドー
プトシリコン層１０の厚さだけビット線の高さが高くな
ってしまい、後工程での段差が大きくなり、リソグラフ
ィが難しくなるという可能性がある。
【０１０２】本実施形態によれば、第３、４実施形態に
おいて説明したポリシリコンをそのままビット線として
用いるので、ビット線の高さを抑えることができる。
【０１０３】本発明における第５実施形態について、図
１０〜図１２を参照しつつ具体的に説明する。
【０１０４】図１０〜図１２は、第５実施形態における
半導体装置の工程断面図を示したものであり、図６〜図
８を用いて説明した第３実施形態に示した半導体装置を
改良したものである。図中、図６〜図８で説明した符号
と同一の符号は、同一のものを示すものとする。
【０１０５】図１０（ａ）参照。図２（ａ）の工程後、
減圧ＣＶＤ法により、厚さ５０〜１００ｎｍのＴｉＮ層
１０ａを形成する。なお、ＴｉＮに代えて、ドープトシ
リコンやＷ等を用いてもよい。
【０１０６】図１０（ｂ）参照。パターニングされたレ
ジストマスク（図示せず）により、ＴｉＮ層１０ａおよ
びＢＰＳＧ膜９を選択的にエッチングして、ＳＡＣによ
る基板へのコンタクトホール１１ａと第１の配線層への
コンタクトホール１１ｂとを形成する。このとき、コン
タクトホール１１ａのホール径を０．１５μｍ程度とし
た場合、コンタクトホール１１ｂのホール径を０．３０
μｍ程度とするのが好ましい。
【０１０７】この段階で、基板へのコンタクトホール１
１ａは、ゲート電極５に対して自己整合的に形成され、
コンタクトホールが基板まで到達するが、第１の配線層
へのコンタクトホール１１ｂは、ＳｉＮ膜７上で止ま
る。
【０１０８】図１１（ｃ）参照。第１実施形態の図３
（ｃ）において説明した方法と同様の方法を用いて、プ
ラグ１３およびサイドウォール１５を形成する。
【０１０９】図１１（ｄ）参照。ＴｉＮ層１０ａ、プラ
グ１３、およびサイドウォール１５をマスクとして、Ｃ
Ｆ4 ガス、ＣＨＦ3 ガス、およびＡｒガスの混合ガスに
より第１の配線層上のＳｉＮ膜７をドライエッチングし
て、第１の配線層に達するコンタクトホール１１ｃを自
己整合的に形成する。
【０１１０】なお、プラグ１３、およびサイドウォール
１５の導電材料をＴｉＮとすることにより、上記エッチ
ングは、ＴｉＮ層とＳｉＮ膜との選択比がとれれば良
く、容易にエッチングを行うことができる。
【０１１１】図１２（ｅ）参照。その後、厚さ７０〜１
００ｎｍのＴｉＮを形成し、ＣＭＰ又はエッチバックを
行うことにより、第１の配線層に達するコンタクトホー
ル１１ｃ内にも、第２のプラグ１６ａを形成することが
できる。また、この第２のプラグ１６ａは、第１の配線
層と第３の配線層（ビット線）とを接続する機能を有す
る。
【０１１２】続いて、ＴｉＮ層１０ａをパターニングさ
れたレジストマスク（図示せず）により選択的にエッチ
ングすることにより、ビット線を形成する。
【０１１３】本実施形態によれば、第１の配線層に達す
るコンタクトホール１１ｃを形成するために、ＳｉＮ膜
７をエッチングする際のストッパと、ビット線とをＴｉ
Ｎ層１０ａによって兼用させることにより、装置の高さ
を全体的に低くすることができ、次工程において、さら
に基板へのコンタクトホールを形成する場合にも、リソ
グラフィを容易にすることができる。
【０１１４】［第６実施形態］第１〜５実施形態では、
ゲート電極５（５ａ）（第２の配線層）の上面および側
壁にのみＳｉＮ膜を用いた場合のセルフアラインコンタ
クトについて説明したが、本発明はこれに限られるもの
ではなく、全面にＳｉＮ膜を形成した場合のセルフアラ
インコンタクトにも適用できる。
【０１１５】以下、本発明における第６実施形態につい
て、図１３〜図１５を参照して具体的に説明する。図
中、図２〜図１２で説明した符号と同一の符号は、同一
のものを示すものとする。
【０１１６】図１３〜図１５は本実施形態による半導体
装置の製造方法を説明する工程断面図であり、図面の左
側がメモリセル部で、右側が周辺回路部である。これら
の工程断面図は、図１の平面図に対応する断面図であ
り、図１のＡ−Ａ’断面を示している。
【０１１７】以下、図面を参照して、第６実施形態の半
導体装置の製造方法について説明する。
【０１１８】図１３（ａ）参照。ｐ型シリコン基板１上
に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行
い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜（図示せ
ず）を形成する。
【０１１９】次いで、熱酸化により、厚さ５〜８ｎｍの
ゲート酸化膜となるＳｉＯ2 膜３を、フィールドＳｉＯ
2 膜で画定された素子形成領域に形成する。
【０１２０】次いで、ＣＶＤ法により全面に、高濃度に
ｎ型またはｐ型の不純物を含む厚さ５０ｎｍのドープト
シリコン層、厚さ１００〜１２０ｎｍのＷＳｉ、厚さ５
０〜ｎｍのＳｉＯ2 膜を順次形成する。なお、ドープト
シリコン層は、多結晶シリコン、アモルファスシリコン
のいずれも用いることができる。
【０１２１】次いで、パターニングされたレジストマス
ク（図示せず）により、ＳｉＯ2 膜を例えばＦ系で、Ｗ
Ｓｉとドープトシリコン層とを例えばＣｌ系でそれぞれ
選択的に除去して、メモリセル部でゲート電極５、周辺
回路部で第１の配線層５ａ、ゲート電極および第１の配
線層上にＳｉＯ2 膜７ｂをそれぞれ形成する。なお、ゲ
ート電極はワード線となる。
【０１２２】次いで、ゲート電極５をマスクとして、Ｐ
（リン）イオンをシリコン基板１中に注入し、ｎ- 型不
純物拡散層（図示せず）を形成する。なお、ｎ- 型不純
物拡散層は、メモリセル部では転送トランジスタのソー
ス、ドレインとなり、周辺回路部ではｎチャネルトラン
ジスタのＬＤＤ用の拡散層となる（図示せず）。
【０１２３】図１３（ｂ）参照。減圧ＣＶＤ法により全
面に厚さ３０〜６０ｎｍ、好ましくは５０ｎｍのＳｉＯ
2 膜を形成し、異方性エッチングにより、ＳｉＯ2 膜か
らなるサイドウォールを形成することにより、ゲート電
極５を覆うＳｉＯ2 膜７ｃを形成する。
【０１２４】次いで、減圧ＣＶＤ法により全面に厚さ１
０〜２０ｎｍのＳｉＯ2 膜２７、および厚さ３０〜７０
ｎｍのＳｉＮ膜３７をそれぞれ積層する。
【０１２５】図１４（ｃ）参照。平坦化膜として全面に
厚さ２００〜４００ｎｍのＢＰＳＧ膜９を形成し、窒素
雰囲気中で８００℃程度の熱処理によりＢＰＳＧ膜９を
リフローする。なお、完全に平坦化を行うために、ＣＭ
Ｐ法により表面を研磨して平坦化を行うことが好まし
い。
【０１２６】また、ＢＰＳＧ膜に代えて、或いは共にＰ
ＳＧ、ＳＯＧ、絶縁性樹脂等を用いることもできる。
【０１２７】さらに、ＢＰＳＧ膜９上に厚さ５０ｎｍの
ドープトシリコン層１０を形成する。
【０１２８】次いで、パターニングされたレジストマス
ク（図示せず）により、ドープトシリコン層１０、ＢＰ
ＳＧ膜９をそれぞれ選択的にエッチングして、ＳＡＣに
よる基板へのコンタクトホール１１Ａと第１の配線層へ
のコンタクトホール１１Ｂとを形成する。このとき、コ
ンタクトホール１１Ａのホール径を０．１５μｍ程度と
した場合、コンタクトホール１１Ｂのホール径を０．４
５μｍ程度とするのが好ましい。
【０１２９】図１４（ｄ）参照。続いて、ＳｉＮ膜３７
をＳｉＯ2 膜２７と選択比の大きい条件でエッチングす
る。この段階でＳｉＯ2 膜２７が露出する。さらに、Ｓ
ｉＯ 2 膜２７をエッチングする。この段階で、基板への
コンタクトホール１１ａは、ゲート電極５に対して自己
整合的に形成され、コンタクトホールが基板まで到達す
るが、第１の配線層へのコンタクトホール１１ｂは、Ｓ
ｉＯ2 膜７ｂ上で止まる。
【０１３０】図１５（ｅ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層はコンタクトホール
１１ａを埋め込み、第１の配線層へのコンタクトホール
１１ｂは埋め込まない。ドープトシリコン層の厚さは、
上記したようにコンタクトホール１１ａは埋め込み、コ
ンタクトホール１１ｂは埋め込まない程度の厚さとす
る。
【０１３１】次いで、異方性エッチングにより、基板へ
のコンタクトホール１１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール１１ｂには、サイドウ
ォール１５を形成する。
【０１３２】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層を用いて、プラグ１３、
サイドウォール１５を形成することもできる。
【０１３３】図１５（ｆ）参照。ドープトシリコン層１
０、プラグ１３、およびサイドウォール１５をマスクと
して、第１の配線層上のＳｉＯ2 膜７ｂをエッチング除
去して、第１の配線層に達するコンタクトホール１１ｃ
を自己整合的に形成する。
【０１３４】次いで、減圧ＣＶＤ法により全面に厚さ３
０ｎｍのドープトシリコン層、厚さ７０ｎｍのＷＳｉを
順次形成する。次いで、パターニングされたレジストマ
スク（図示せず）により、それぞれの層を選択的に除去
してビット線１７を形成する。
【０１３５】その後、層間絶縁膜、キャパシタ、配線層
などの工程を経ることにより、ＤＲＡＭが製造される。
【０１３６】本実施形態によれば、ゲート電極の側壁材
料として、シリコン酸化膜を用いているので、ＳｉＮ膜
を用いた場合に比べて、ホットキャリア耐性を向上する
ことができ、信頼性に優れたトランジスタを形成するこ
とができる。
【０１３７】［第７実施形態］第１〜６実施形態では、
シリコン基板１表面にダメージが入る恐れがある。つま
り、異方性エッチングを用いてゲート電極５の側壁にサ
イドウォール形成する時と、基板へのコンタクトホール
１１ａを形成する時の２回にわたって、基板１表面がエ
ッチング雰囲気に晒されてしまう。このため、基板１中
に欠陥を生じる可能性が高く、特にＤＲＡＭにおいては
リフレッシュ特性を悪化させてしまうという恐れがあ
る。
【０１３８】そこで、本実施形態は、シリコン基板１表
面が、エッチング雰囲気に晒される回数を１回のみにす
ることにより、良好なリフレッシュ特性が得られる半導
体装置を提供することを特徴とする。
【０１３９】以下、本発明における第７実施形態につい
て、図１６〜１８を参照して具体的に説明する。
【０１４０】図１６〜図１８は、本実施形態を示す半導
体装置の断面図であり、第３実施形態で説明した半導体
装置を改良したものである。なお、図中、同一符号は同
一のものを示すものとする。
【０１４１】本実施形態における半導体装置の製造工程
は、第１、３実施形態において説明した製造工程とほぼ
同様であり、以下異なる点について説明する。
【０１４２】図１６（ａ）参照。まず、図２（ａ）で説
明したのと同様に、ゲート酸化膜３を形成後、厚さ５０
ｎｍのドープトシリコン層、厚さ１００〜１２０ｎｍの
ＷＳｉ、厚さ８０〜１００ｎｍのＳｉＮ膜を順次形成す
る。
【０１４３】次いで、図２（ａ）で説明したのと同様
に、パターニングされたレジストマスク（図示せず）に
より、ＳｉＮ膜、ＷＳｉ、ドープトシリコン層をそれぞ
れ選択的に除去して、ゲート電極５、第１の配線層５
ａ、ゲート電極５および第１の配線層５ａ上のＳｉＮ膜
７ａをそれぞれ形成する。
【０１４４】図１６（ｂ）参照。減圧ＣＶＤ法により全
面に厚さ５０ｎｍのＳｉＮ膜３７を形成する。これによ
り、ゲート電極５上には、ＳｉＮ膜７ａとＳｉＮ膜３７
とが形成され、ゲート電極５の側壁および基板１上に
は、ほぼ同じ膜厚を有するＳｉＮ膜３７が形成される。
また、このＳｉＮ膜３７は、後で形成するＢＰＳＧ膜９
を除去する際のストッパ膜となる。
【０１４５】次いで、図２（ａ）で説明したのと同様の
方法を用いて、ＢＰＳＧ膜９を形成する。さらに、減圧
ＣＶＤ法により、厚さ３０〜７０ｎｍのドープトシリコ
ン層１０を形成する。
【０１４６】図１７（ｃ）参照。パターニングされたレ
ジストマスク（図示せず）により、ドープトシリコン層
１０およびＢＰＳＧ膜９を選択的にエッチングして、Ｓ
ＡＣによる基板へのコンタクトホール２１Ａと第１の配
線層へのコンタクトホール２１Ｂとを形成する。このと
き、コンタクトホール２１Ａのホール径を０．１５μｍ
程度とした場合、コンタクトホール２１Ｂのホール径を
０．４５μｍ程度とするのが好ましい。
【０１４７】この段階で、基板へのコンタクトホール２
１Ａと、第１の配線層へのコンタクトホール２１Ｂは、
ＳｉＮ膜３７上で止まる。
【０１４８】図１７（ｄ）参照。引き続いて、ＳｉＮ膜
３７をエッチングし、コンタクトホール２１ａ、２１ｂ
を形成する。この時、エッチングする膜厚を配線間の基
板上のＳｉＮ膜３７の膜厚とすることにより、基板上の
ＳｉＮ膜３７は除去され、基板へのコンタクトホール２
１ａが形成されるが、第１の配線層上のＳｉＮ膜７ａは
除去されない。
【０１４９】図１８（ｅ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層はコンタクトホール
２１ａを埋め込み、第１の配線層へのコンタクトホール
２１ｂは埋め込まない。
【０１５０】次いで、異方性エッチングにより、基板へ
のコンタクトホール２１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール２１ｂには、サイドウ
ォール１５を形成する。
【０１５１】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層を用いて、プラグ１３、
サイドウォール１５を形成することもできる。
【０１５２】図１８（ｆ）参照。ドープトシリコン層１
０、プラグ１３、およびサイドウォール１５をマスクと
して、ＣＦ4 ガスとＡｒガスとの混合ガスを用いて、第
１の配線層上のＳｉＮ膜７ａをドライエッチングして、
第１の配線層に達するコンタクトホール２１ｃを自己整
合的に形成する。
【０１５３】次いで、減圧ＣＶＤ法により全面に厚さ３
０ｎｍのドープトシリコン層、厚さ７０ｎｍのＷＳｉを
順次形成する。次いで、パターニングされたレジストマ
スク（図示せず）により、それぞれの層を選択的に除去
してビット線１７を形成する。
【０１５４】その後、層間絶縁膜、キャパシタ、配線層
などの形成工程を経ることにより、ＤＲＡＭが製造され
る。
【０１５５】本実施形態によれば、２つのゲート電極５
間の基板表面は、基板へのコンタクトホール２１ａを開
口する際に異方性エッチング雰囲気に１回だけ晒され
る。一方、第１実施形態では、ＳｉＮ膜７を形成する側
壁形成時と基板へのコンタクトホール１１ａを開口する
際の２回、基板表面が異方性エッチング雰囲気に晒され
ることになる。
【０１５６】したがって、基板中の欠陥を極力低減する
ことが必要なＤＲＡＭでは、本実施形態の方法を用いる
メリットは大きい。
【０１５７】［第８実施形態］本実施形態は、第６実施
形態と第７実施形態とを組み合わせたものであり、ＤＲ
ＡＭにおけるホットキャリア耐性の向上とリフレッシュ
特性の向上とを達成する半導体装置を提供する。
【０１５８】本発明の第８実施形態は、図１９〜図２１
に示される。図１９〜図２１は、本実施形態を示す半導
体装置の工程断面図であり、図中、図２〜図１８におい
て用いた符号と同一の符号は、同一のものを示すものと
する。
【０１５９】図１９（ａ）参照。ｐ型シリコン基板１上
に公知の技術を用いてＬＯＣＯＳ分離（選択酸化）を行
い、厚さ２５０ｎｍのフィールドＳｉＯ2 膜（図示せ
ず）を形成した後、熱酸化により、厚さ５〜８ｎｍのゲ
ート酸化膜となるＳｉＯ2 膜３を、フィールドＳｉＯ2
膜で画定された素子形成領域に形成する。
【０１６０】次いで、ＣＶＤ法により全面に、高濃度に
ｎ型またはｐ型の不純物を含む厚さ５０ｎｍのドープト
シリコン層、厚さ１００〜１２０ｎｍのＷＳｉ、厚さ５
０ｎｍのＳｉＯ2 膜７ｂを順次形成する。
【０１６１】次いで、パターニングされたレジストマス
ク（図示せず）により、ＳｉＯ2 膜７ｂを例えばＦ系
で、ＷＳｉとドープトシリコン層とを例えばＣｌ系でそ
れぞれ選択的に除去して、メモリセル部でゲート電極
５、周辺回路部で第１の配線層５ａをそれぞれ形成す
る。
【０１６２】次いで、公知の技術を用いて、シリコン基
板１中に不純物イオンを注入し、不純物拡散層（図示せ
ず）を形成する。
【０１６３】図１９（ｂ）参照。減圧ＣＶＤ法により全
面に厚さ５０ｎｍのＳｉＯ2 膜２７、厚さ３０〜７０ｎ
ｍのＳｉＮ膜３７をそれぞれ形成する。
【０１６４】図２０（ｃ）参照。平坦化膜として全面に
厚さ２００〜４００ｎｍのＢＰＳＧ膜９を形成し、窒素
雰囲気中で８００℃程度の熱処理によりＢＰＳＧ膜９を
リフローする。なお、完全に平坦化を行うために、ＣＭ
Ｐ法により表面を研磨して平坦化を行うことが好まし
い。
【０１６５】さらに、ＢＰＳＧ膜９上に厚さ５０ｎｍの
ドープトシリコン層１０を形成する。
【０１６６】次いで、パターニングされたレジストマス
ク（図示せず）により、ドープトシリコン層１０、ＢＰ
ＳＧ膜９をそれぞれ選択的にエッチングして、ＳＡＣに
よる基板へのコンタクトホール１１Ａと第１の配線層へ
のコンタクトホール１１Ｂとを形成する。このとき、コ
ンタクトホール１１Ａのホール径を０．１５μｍ程度と
した場合、コンタクトホール１１Ｂのホール径を０．４
５μｍ程度とするのが好ましい。
【０１６７】図２０（ｄ）参照。続いて、ＳｉＮ膜３７
をＳｉＯ2 膜２７と選択比の大きい条件でエッチングす
る。この段階でＳｉＯ2 膜２７が露出する。さらに、Ｓ
ｉＯ 2 膜２７をエッチングする。この段階で、基板への
コンタクトホール１１ａは、ゲート電極５に対して自己
整合的に形成され、コンタクトホールが基板まで到達す
るが、第１の配線層へのコンタクトホール１１ｂは、Ｓ
ｉＯ2 膜７ｂ上で止まる。
【０１６８】図２１（ｅ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層はコンタクトホール
１１ａを埋め込み、第１の配線層へのコンタクトホール
１１ｂは埋め込まない。
【０１６９】次いで、異方性エッチングにより、基板へ
のコンタクトホール１１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール１１ｂには、サイドウ
ォール１５を形成する。
【０１７０】図２１（ｆ）参照。ドープトシリコン層１
０、プラグ１３、およびサイドウォール１５をマスクと
して、第１の配線層上のＳｉＯ2 膜７ｂをエッチング除
去して、第１の配線層に達するコンタクトホール１１ｃ
を自己整合的に形成する。
【０１７１】次いで、減圧ＣＶＤ法により全面に厚さ３
０ｎｍのドープトシリコン層、厚さ７０ｎｍのＷＳｉを
順次形成する。次いで、パターニングされたレジストマ
スク（図示せず）により、それぞれの層を選択的に除去
してビット線１７を形成する。
【０１７２】その後、層間絶縁膜、キャパシタ、配線層
などの形成工程を経ることにより、ＤＲＡＭが製造され
る。
【０１７３】本実施形態によれば、ゲート電極の側壁材
料として、シリコン酸化膜を用いているので、ＳｉＮ膜
を用いた場合に比べて、ホットキャリア耐性を向上する
ことができ、信頼性に優れたトランジスタを形成するこ
とができる。さらに、シリコン基板１表面がエッチング
雰囲気に晒されるのは、コンタクトホール１１ａを形成
する際の１回だけに限られるので、シリコン基板表面の
ダメージを極力低減することができる。
【０１７４】［第９実施形態］第１実施形態から第８実
施形態では、周辺回路部における第１の配線層上のＳｉ
Ｎ膜を自己整合的に除去することによって、第１の配線
層に達するコンタクトホールの形成を容易にすることが
できることを説明した。
【０１７５】本実施形態では、メモリセル部における基
板へのコンタクトホール、周辺回路部における第１の配
線層に達するコンタクトホールおよび基板へのコンタク
トホールの形成を容易にすることができる半導体装置お
よびその製造方法を提供する。
【０１７６】以下、第９実施形態について図面を参照し
つつ、具体的に説明する。本実施形態は図２２と図２３
（ａ）〜（ｃ）に示される。
【０１７７】図２２は、本実施形態におけるメモリセル
部ＭＣおよび周辺回路部ＰＣの平面図である。
【０１７８】図２３（ａ）〜（ｃ）は、本実施形態を説
明する半導体装置の工程断面図で、図面の左側がメモリ
セル部、右側が周辺回路部の断面図であり、図２２のＢ
−Ｂ’断面にそれぞれ対応している。
【０１７９】なお、本実施形態は、第３実施形態におい
て説明した製造工程と類似の製造工程を用いるものであ
り、図中、第３実施形態で説明した図６〜図８の符号と
同一の符号は、同一のものを示すものとする。
【０１８０】図２３（ａ）参照。図６（ａ）にて説明し
たのと同様の方法を用いて、基板１上に、ゲート酸化膜
３、ゲート電極５、ゲート電極と同一工程で形成される
第１配線層５ａ、第１配線層５ａ上に形成されたＳｉＮ
膜７ａ、ゲート電極５を覆うＳｉＮ膜７、ＢＰＳＧ膜
９、ドープトシリコン層１０をそれぞれ形成する。
【０１８１】図２３（ｂ）参照。パターニングされたレ
ジストマスク（図示せず）により、ＢＰＳＧ膜９を選択
的にエッチングして、ＳＡＣによる基板へのコンタクト
ホール１１ａと第１の配線層へのコンタクトホール１１
ｂと、ＳＡＣによらない基板へのコンタクトホール１１
ｄとをそれぞれ形成する。このとき、コンタクトホール
１１ａのホール径を０．１５μｍ程度とした場合、コン
タクトホール１１ｂのホール径を０．４５μｍ程度とす
るのが好ましい。また、ＳＡＣによらない基板へのコン
タクトホール１１ｄのホール径は０．３０〜０．４５μ
ｍ程度とするのが好ましい。
【０１８２】この段階で、基板へのコンタクトホール１
１ａおよびＳＡＣによらない基板へのコンタクトホール
１１ｄは、コンタクトホール底が基板まで到達するが、
第１の配線層へのコンタクトホール１１ｂは、ＳｉＮ膜
７ａ上で止まる。
【０１８３】図２３（ｃ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層はコンタクトホール
１１ａを埋め込み、第１の配線層へのコンタクトホール
１１ｂおよびＳＡＣによらない基板へのコンタクトホー
ル１１ｄは埋め込まない。
【０１８４】次いで、異方性エッチングにより、基板へ
のコンタクトホール１１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール１１ｂおよび基板への
コンタクトホール１１ｄには、サイドウォール１５を形
成する。
【０１８５】次いで、ドープトシリコン層１０、プラグ
１３、およびサイドウォール１５をマスクとして、第１
の配線層上のＳｉＮ膜７ａをエッチング除去して、第１
の配線層に達するコンタクトホール１１ｃを自己整合的
に形成する。
【０１８６】以下、図８（ｅ）で説明したのと同様の方
法を用いて、ビット線１７（図示せず）を形成する。
【０１８７】本実施形態によれば、ＳＡＣによる基板へ
のコンタクトホール、ＳＡＣによらない基板へのコンタ
クトホール、および第１の配線層に達するコンタクトホ
ールを１枚のマスクにて形成することができる。
【０１８８】また、ＳＡＣによらない基板へのコンタク
トホール１１ｄではプラグを形成せず、基板とビット線
１７とが直接コンタクトするので、コンタクト抵抗を小
さくすることができ、設計上のマージンを大きくするこ
とができる。
【０１８９】なお、ＳＡＣによらない基板へのコンタク
トホール１１ｄ内にもプラグを埋め込むことができ、こ
の場合には、ビット線１７を形成する際の下地段差を軽
減することが可能となる。
【０１９０】［第１０実施形態］以下、第１０実施形態
について図面を参照しつつ、具体的に説明する。本実施
形態は図２２と図２４（ａ）〜（ｃ）に示される。
【０１９１】図２４（ａ）〜（ｃ）は、本実施形態を説
明する半導体装置の工程断面図であり、図２２のＢ−
Ｂ’断面にそれぞれ対応している。本実施形態は第７実
施形態において説明した製造工程と類似の製造工程を用
いるものであり、図中、第７実施形態で説明した図１６
〜図１８の符号と同一の符号は、同一のものを示すもの
とする。
【０１９２】図２４（ａ）参照。図１６（ａ）〜（ｂ）
にて説明したのと同様の方法を用いて、基板１上に、ゲ
ート酸化膜３、ゲート電極５、ゲート電極上に形成され
たＳｉＮ膜７ａ、ＳｉＮ膜３７、ＢＰＳＧ膜９、ドープ
トシリコン層１０をそれぞれ形成する。
【０１９３】図２４（ｂ）参照。パターニングされたレ
ジストマスク（図示せず）により、ドープトシリコン層
１０およびＢＰＳＧ膜９を選択的にエッチングして除去
する。引き続いて、ＳｉＮ膜３７をエッチングする。こ
の時、エッチングする膜厚を配線間の基板上のＳｉＮ膜
３７の膜厚とすることにより、基板上のＳｉＮ膜３７は
除去され、基板へのコンタクトホール２１ａが形成され
るが、第１の配線層上のＳｉＮ膜７ａは除去されない。
【０１９４】なお、コンタクトホール２１ａのホール径
を０．１５μｍ程度とした場合、コンタクトホール２１
ｂのホール径を０．４５μｍ程度とするのが好ましい。
また、ＳＡＣによらない基板へのコンタクトホール２１
ｄのホール径は０．３０〜０．４５μｍ程度とするのが
好ましい。
【０１９５】図２４（ｃ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層はコンタクトホール
２１ａを完全に埋め込み、第１の配線層へのコンタクト
ホール２１ｂおよびＳＡＣによらない基板へのコンタク
トホール２１ｄは部分的にしか埋め込まない。
【０１９６】次いで、異方性エッチングにより、基板へ
のコンタクトホール２１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール２１ｂおよびＳＡＣに
よらない基板へのコンタクトホール２１ｄには、サイド
ウォール１５を形成する。
【０１９７】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層を用いて、プラグ１３、
サイドウォール１５を形成することもできる。
【０１９８】次いで、ドープトシリコン層１０、プラグ
１３、およびサイドウォール１５をマスクとして、第１
の配線層上のＳｉＮ膜７ａをエッチング除去して、第１
の配線層に達するコンタクトホール２１ｃを自己整合的
に形成する。
【０１９９】以下、図８（ｅ）で説明したのと同様の方
法を用いて、ビット線１７（図示せず）を形成する。
【０２００】本実施形態によれば、第９実施形態と同様
な効果を得ることができる。しかも、第７実施形態にお
いて説明したように、基板ダメージを低減することもで
きる。
【０２０１】［第１１実施形態］以下、第１１実施形態
について図面を参照しつつ、具体的に説明する。本実施
形態は図２２と図２５（ａ）〜（ｃ）に示される。
【０２０２】図２５（ａ）〜（ｃ）は、本実施形態を説
明する半導体装置の工程断面図であり、図２２のＢ−
Ｂ’断面にそれぞれ対応している。本実施形態は第６実
施形態において説明した製造工程と類似の製造工程を用
いるものであり、図中、第６実施形態で説明した図１３
〜図１５の符号と同一の符号は、同一のものを示すもの
とする。
【０２０３】図２５（ａ）参照。図１３（ａ）〜（ｂ）
にて説明したのと同様の方法を用いて、基板１上に、ゲ
ート酸化膜３、ゲート電極５、ゲート電極上に形成され
たＳｉＯ2 膜７ｂ、ゲート電極５を覆うＳｉＯ2 膜７
ｃ、ＳｉＯ2 膜２７、ＳｉＮ膜３７、ＢＰＳＧ膜９、ド
ープトシリコン層１０をそれぞれ形成する。
【０２０４】図２５（ｂ）参照。パターニングされたレ
ジストマスク（図示せず）により、ドープトシリコン層
１０およびＢＰＳＧ膜９を選択的にエッチングして除去
する。引き続いて、ＳｉＮ膜３７、ＳｉＯ2 膜２７を順
次エッチングする。
【０２０５】この時、ＳｉＯ2 膜２７をエッチングする
膜厚を配線間の基板上のＳｉＯ2 膜２７の膜厚とするこ
とにより、基板上のＳｉＯ2 膜２７は除去され、基板へ
のコンタクトホール１１ａが形成されるが、第１の配線
層上のＳｉＯ2 膜７ｂは除去されない。
【０２０６】なお、コンタクトホール１１ａのホール径
を０．１５μｍ程度とした場合、コンタクトホール１１
ｂのホール径を０．４５μｍ程度とするのが好ましい。
また、ＳＡＣによらない基板へのコンタクトホール１１
ｄのホール径は０．３０〜０．４５μｍ程度とするのが
好ましい。
【０２０７】図２５（ｃ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層をコンタクトホール
１１ａに埋め込み、第１の配線層へのコンタクトホール
１１ｂおよびＳＡＣによらない基板へのコンタクトホー
ル１１ｄは埋め込まない。
【０２０８】次いで、異方性エッチングにより、基板へ
のコンタクトホール１１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール１１ｂおよびＳＡＣに
よらない基板へのコンタクトホール１１ｄには、サイド
ウォール１５を形成する。
【０２０９】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層を用いて、プラグ１３、
サイドウォール１５を形成することもできる。
【０２１０】次いで、ドープトシリコン層１０、プラグ
１３、およびサイドウォール１５をマスクとして、第１
の配線層上のＳｉＯ2 膜７ｂをエッチング除去して、第
１の配線層に達するコンタクトホール１１ｃを自己整合
的に形成する。
【０２１１】以下、図８（ｅ）で説明したのと同様の方
法を用いて、ビット線１７（図示せず）を形成する。
【０２１２】本実施形態によれば、第９実施形態と同様
の効果を得ることができる。しかも、第６実施形態にお
いて説明したように、ホットキャリア耐性を向上するこ
とができる。
【０２１３】［第１２実施形態］以下、第１２実施形態
について図面を参照しつつ、具体的に説明する。本実施
形態は図２２と図２６（ａ）〜（ｃ）に示される。
【０２１４】図２６（ａ）〜（ｃ）は、本実施形態を説
明する半導体装置の工程断面図であり、図２２のＢ−
Ｂ’断面にそれぞれ対応している。本実施形態は第８実
施形態において説明した製造工程と類似の製造工程を用
いるものであり、図中、第８実施形態で説明した図１９
〜図２１の符号と同一の符号は、同一のものを示すもの
とする。
【０２１５】図２６（ａ）参照。図１９（ａ）〜（ｂ）
にて説明したのと同様の方法を用いて、基板１上に、ゲ
ート酸化膜３、ゲート電極５、ゲート電極上に形成され
たＳｉＯ2 膜７ｂ、ＳｉＯ2 膜２７、ＳｉＮ膜３７、Ｂ
ＰＳＧ膜９、ドープトシリコン層１０をそれぞれ形成す
る。
【０２１６】図２６（ｂ）参照。パターニングされたレ
ジストマスク（図示せず）により、ドープトシリコン層
１０およびＢＰＳＧ膜９を選択的にエッチングして除去
する。引き続いて、ＳｉＮ膜３７、ＳｉＯ2 膜２７をエ
ッチングする。
【０２１７】この時、ＳｉＯ2 膜２７をエッチングする
膜厚を配線間の基板上のＳｉＯ2 膜２７の膜厚とするこ
とにより、基板上のＳｉＯ2 膜２７は除去され、基板へ
のコンタクトホール１１ａが形成されるが、第１の配線
層上のＳｉＯ2 膜７ｂは除去されない。
【０２１８】なお、コンタクトホール１１ａのホール径
を０．１５μｍ程度とした場合、コンタクトホール１１
ｂのホール径を０．４５μｍ程度とするのが好ましい。
また、ＳＡＣによらない基板へのコンタクトホール１１
ｄのホール径は０．３０〜０．４５μｍ程度とするのが
好ましい。
【０２１９】図２４（ｃ）参照。減圧ＣＶＤ法により、
厚さ１００ｎｍのドープトシリコン層を形成する。この
形成によって、ドープトシリコン層をコンタクトホール
１１ａに埋め込み、第１の配線層へのコンタクトホール
１１ｂおよびＳＡＣによらない基板へのコンタクトホー
ル１１ｄは埋め込まない。
【０２２０】次いで、異方性エッチングにより、基板へ
のコンタクトホール１１ａにはプラグ１３を形成し、第
１の配線層へのコンタクトホール１１ｂおよびＳＡＣに
よらない基板へのコンタクトホール１１ｄには、サイド
ウォール１５を形成する。
【０２２１】なお、ドープトシリコン層を用いる代わり
に、Ｗ、ＴｉＮ等の他の導電層を用いて、プラグ１３、
サイドウォール１５を形成することもできる。
【０２２２】次いで、ドープトシリコン層１０、プラグ
１３、およびサイドウォール１５をマスクとして、第１
の配線層上のＳｉＯ2 膜をエッチング除去して、第１の
配線層に達するコンタクトホール１１ｃを自己整合的に
形成する。
【０２２３】以下、図２１（ｆ）で説明したのと同様の
方法を用いて、ビット線１７（図示せず）を形成する。
【０２２４】本実施形態によれば、第９実施形態と同様
の効果を得ることができる。しかも、第８実施形態にお
いて説明したように、基板ダメージの低減およびホット
キャリア耐性の向上に寄与することができる。
【０２２５】以上説明した実施例においては、自己整合
コンタクト孔と共に、自己整合コンタクト孔よりも径の
大きなコンタクト孔を形成し、自己整合コンタクト孔を
埋める導電層を形成する工程と同時に径の大きなコンタ
クト孔においては、導電性サイドウォールを形成した。
自己整合コンタクト孔は導電層によって埋められ、径の
大きなコンタクト孔においてはサイドウォールの内部に
下地層が露出する。サイドウォールをマスクとして、下
地層をエッチングし、コンタクト孔を形成することがで
きる。以下、導電性サイドウォールを用いることなく、
ゲート電極へのコンタクト孔を形成することのできる実
施例を説明する。
【０２２６】［第１３実施形態］図３１（ａ）に示すよ
うに、ｐ型シリコン基板４０表面上に選択的にフィール
ド酸化膜４１を形成し、活性領域を画定する。活性領域
表面上にゲート酸化膜４７を熱酸化により形成する。熱
酸化は、たとえば温度８００℃〜９００℃においてドラ
イまたはウェット雰囲気中で基板表面を酸化し、約５ｎ
ｍ〜１５ｎｍの熱酸化膜を形成することにより行う。
【０２２７】ゲート酸化膜を形成した後、ゲート酸化膜
上にゲート電極層４８を形成する。ゲート電極層は、た
とえば厚さ５０ｎｍ〜１００ｎｍのＰを１×１０21／ｃ
ｍ3ドープしたポリシリコン層と、厚さ５０ｎｍ〜１０
０ｎｍのタングステンシリサイド（ＷＳｉ）層との積層
によって形成する。ポリシリコン層の形成は、たとえば
基板温度４００℃〜６００℃でＳｉＨ4 またはＳｉ2 Ｈ
6 とＰＨ3 をソースガスとした化学気相堆積（ＣＶＤ）
によって形成する。ＷＳｉ層は、たとえば基板温度３０
０℃〜７００℃で、ＳｉＨ4 とＷＦ6 をソースガスとし
たＣＶＤにより形成する。
【０２２８】なお、ポリシリコン層の代わりにアモルフ
ァスシリコン層を用いてもよい。また、シリコン層とＷ
Ｓｉ層とのポリサイド層の他に、他のポリサイド層や単
独のシリコン層をゲート電極層として用いることもでき
る。また、ＣＶＤの代わりにスパッタリングでゲート電
極層を形成することもできる。
【０２２９】ゲート電極層４８の上に、シリコン窒化膜
４９を厚さ５０ｎｍ〜２００ｎｍ程度積層する。シリコ
ン窒化膜は、たとえば基板温度６００℃〜８００℃でＳ
ｉＨ 4 とＮＨ3 をソースガスとしたＣＶＤにより作成す
ることができる。
【０２３０】シリコン窒化膜４９の上に、ホトレジスト
のパターンを形成し、シリコン窒化膜４９、ゲート電極
層４８を同一形状にパターニングする。たとえば、シリ
コン窒化膜４９は、Ｆ系エッチャントを用いたエッチン
グによりパターニングし、ゲート電極層はＣｌ系のエッ
チャントを用いたエッチングによりパターニングする。
【０２３１】パターニング後、ホトレジスト層は除去す
る。パターニングしたゲート電極構造の上に、再びシリ
コン窒化膜を厚さ５０ｎｍ〜１５０ｎｍ程度積層する。
再度形成したシリコン窒化膜を、Ｆ系エッチャントを用
いたリアクティブイオンエッチング（ＲＩＥ）により異
方的にエッチングし、ゲート電極構造側壁上にのみサイ
ドウォールとして残す。ゲート電極層４８上に最初に形
成したシリコン窒化膜と、サイドウォールのシリコン窒
化膜とを合わせ、シリコン窒化膜４９で示す。
【０２３２】なお、ゲート電極構造をパターニング後、
低不純物濃度のｎ型不純物のイオン注入を行い、低不純
物濃度のｎ型領域４２を形成し、サイドウォール作成
後、メモリセル領域ＭＣをマスクで覆って高不純物濃度
のｎ型不純物のイオン注入を行い、高不純物濃度のｎ型
領域４３を作成する。周辺回路領域ＰＣにおいては、ラ
イトリ ドープド ドレイン（ＬＤＤ）構造のトランジ
スタが作成され、メモリセル領域ＭＣにおいては、低不
純物濃度のソース／ドレイン領域のみを有するトランジ
スタが形成される。
【０２３３】図３１（ｂ）に示すように、ゲート電極構
造４８およびその上面および側面を覆うシリコン窒化膜
４９を覆って、基板全面上にシリコン酸化膜５０を堆積
する。シリコン酸化膜５０は、たとえば厚さ３０ｎｍ〜
１００ｎｍ程度の高温ＣＶＤ酸化膜と、厚さ１００ｎｍ
〜３００ｎｍ程度のＢＰＳＧ酸化膜との積層によって形
成することができる。ＣＶＤ酸化膜は、たとえば基板温
度７００℃〜９００℃で、ＳｉＨ4 と酸化剤とをソース
ガスとしたＣＶＤにより作成することができる。
【０２３４】酸化膜５０の少なくとも上層としてＢＰＳ
Ｇ層を用いた場合は、温度８００℃〜１０００℃でリフ
ロー処理を行い、表面を平坦化する。なお、リフロー処
理に加え、またはリフロー処理に代えて、化学機械研磨
（ＣＭＰ）を用いて平坦化処理を行ってもよい。
【０２３５】酸化膜５０の上に、ホトレジストのマスク
を形成し、メモリセル領域におけるビットコンタクト用
開口５１および周辺回路領域におけるゲートコンタクト
用開口５２をエッチングにより形成する。このエッチン
グは、酸化膜、窒化膜とに対し選択比が低く、シリコン
層やＷＳｉ層に対しては選択比の大きいエッチングによ
り行う。たとえば、Ｆ系エッチャントを用いたドライエ
ッチングによりエッチ処理する。
【０２３６】ビット線コンタクト孔５１は、ホトレジス
トパターンの開口によってその位置が定められ、一対の
ゲート電極構造４８の間に形成される。ただし、ゲート
電極４８側壁上のシリコン窒化膜は、部分的または全面
的に除去されてしまう。
【０２３７】コンタクト孔５１、５２を形成した後、レ
ジストマスクを除去し、基板全面上にシリコン酸化膜５
３を、たとえば厚さ３０ｎｍ〜１００ｎｍ堆積する。こ
のシリコン酸化膜５３は、たとえばＳｉＨ4 と酸化剤と
をソースガスとしたＣＶＤにより作成した高温酸化（Ｈ
ＴＯ）膜で形成する。
【０２３８】シリコン酸化膜５３堆積後、Ｆ系エッチャ
ントを用いた異方性エッチングを行い、平坦面上のシリ
コン酸化膜５３を除去し、コンタクト孔５１、５２側壁
上にのみサイドウォール５３を残す。
【０２３９】ビットコンタクト孔５１においては、シリ
コン窒化膜４９が除去されていても、新たにＨＴＯ膜５
３が形成されるため、ゲート電極４８の絶縁が確保され
る。
【０２４０】図３１（ｃ）で示すように、基板全面上に
配線層を形成し、パターニングすることによって配線５
４を形成する。配線層５４は、たとえばゲート電極４８
と同様のポリサイド構造で形成することができる。ビッ
トコンタクト孔５１内に形成される配線５４は、ビット
線を構成する。配線５４は、ビットコンタクト孔を埋め
込んでもよい。図中、右側のビット線５４と、左側の配
線５４とが接続されている場合、図中右側のトランジス
タはセンスアンプのトランジスタを構成する。
【０２４１】図３１（ｄ）に示すように、配線５４を覆
って酸化膜５５を形成する。酸化膜５５は、酸化膜５０
と同様にたとえばＨＴＯ酸化膜とＢＰＳＧ層の積層によ
って形成することができる。また、ＢＰＳＧ層を用いた
場合、酸化膜堆積後リフロー処理やＣＭＰ処理を行って
表面を平坦化することが望ましい。
【０２４２】酸化膜５５表面上にレジストマスクを形成
し、酸化膜５５、５０を貫通してキャパシタ電極用のコ
ンタクト孔５６を形成する。コンタクト孔５６の形成
は、窒化膜に対して選択比の高いシリコン酸化膜のエッ
チングにより行う。
【０２４３】たとえば、Ｃ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ2 の
混合ガスをエッチャントとしたエッチングにより行う。
選択比の高いエッチングを行うことにより、コンタクト
孔５６は、ゲート電極４８側壁上のシリコン窒化膜４９
によってエッチングを制限され、シリコン窒化膜４９に
対し、自己整合的にその位置が定められる。
【０２４４】一回のエッチングのみによってキャパシタ
電極用のコンタクト孔５６が形成されるため、コンタク
ト孔５６底面上に露出するシリコン基板の受けるダメー
ジを少なくすることができる。
【０２４５】その後、基板全面上に多結晶シリコン層を
堆積し、パターニングすることによって蓄積電極５７を
形成する。蓄積電極５７表面上にキャパシタ誘電体膜を
形成し、さらに、シリコン膜等によって対向電極を形成
して、メモリセル用のキャパシタを形成する。
【０２４６】必要に応じ、さらに層間絶縁膜、配線層形
成工程を繰り返し、半導体記憶装置を完成させる。
【０２４７】本実施例においては、種類の異なる絶縁膜
に対し、選択比の低いエッチングを行うことによって基
板に達するコンタクト孔と、ゲート電極に達するコンタ
クト孔とを同時に作成し、種類の異なる絶縁膜に対して
選択比の高いエッチングによって蓄積電極用のコンタク
ト孔を自己整合的に形成することができる。
【０２４８】ゲート電極をシリコン窒化膜で覆うと、ト
ランジスタ特性を劣化させる恐れがある。安定なトラン
ジスタ特性を得るためには、ゲート電極は酸化膜で絶縁
することが好ましい。
【０２４９】［第１４実施形態］図３２（ａ）に示すよ
うに、前述の実施例同様、ｐ型シリコン基板４０の表面
上に、フィールド酸化膜４１を形成し、活性領域を画定
する。活性領域表面上にゲート酸化膜４７を形成し、ゲ
ート酸化膜４７上にゲート電極層４８を形成する。ここ
までの工程は、第１３実施形態と同様である。ゲート電
極層４８の上に、基板温度７００℃〜９００℃のＣＶＤ
により、厚さ約５０ｎｍ〜２００ｎｍのＨＴＯ酸化膜６
０を形成する。酸化膜６０とゲート電極層４８をレジス
トマスクを用いたエッチングによりパターニングする。
【０２５０】その後、レジストマスクを除去し、基板全
面上に再びＨＴＯ膜を厚さ５０ｎｍ〜１５０ｎｍ程度堆
積し、ＲＩＥにより異方的にエッチングしてゲート電極
構造側壁上にのみサイドウォールを残す。このシリコン
酸化膜のサイドウォールと先に形成したシリコン酸化膜
を合わせ、シリコン酸化膜６０で示す。
【０２５１】ＲＩＥによりサイドウォールを形成した
後、再び基板全面上にＨＴＯ膜６１を厚さ１０ｎｍ〜５
０ｎｍ堆積する。シリコン酸化膜６１上に、シリコン窒
化膜６２をＣＶＤにより厚さ３０ｎｍ〜１００ｎｍ堆積
する。シリコン酸化膜６１、シリコン窒化膜６２は、下
地形状に対しコンフォーマルに形成される。シリコン窒
化膜６２の上に、酸化膜６３を形成する。この酸化膜６
３は、前述の実施例の酸化膜５０同様ＣＶＤによるＨＴ
Ｏ膜とＢＰＳＧ膜の積層で形成することができる。酸化
膜６３表面は、好ましくは平坦化する。
【０２５２】図３２（ｂ）に示すように、酸化膜６３表
面上にレジストマスクを形成し、酸化膜、窒化膜に対
し、選択比の低いエッチングによりビットコンタクト用
のコンタクト孔６４および周辺回路領域におけるゲート
電極に対するコンタクト孔６５を形成する。このエッチ
ングは、前述の実施例同様、Ｆ系エッチャントを用いた
ドライエッチングにより行うことができる。
【０２５３】コンタクト孔６４、６５形成後、レジスト
マスクを除去し、基板全面上にＨＴＯ膜６６をＣＶＤに
より厚さ３０ｎｍ〜１００ｎｍ形成する。このＨＴＯ膜
６６に対し、ＲＩＥによる異方性エッチングを行い、コ
ンタクト孔６４、６５側壁上にのみサイドウォール６６
を残す。このエッチングおよびサイドウォール形成工程
は、基本的に前述の実施例同様であり、ゲート電極５９
側面上の絶縁はサイドウォール６６によって確保され
る。
【０２５４】サイドウォール６６形成後、コンタクト孔
に入り込む配線６７を前述の実施例同様、ポリサイド膜
等によって形成する。
【０２５５】図３２（ｃ）に示すように、配線６７を覆
って基板全面上に酸化膜６８を形成する。酸化膜６８
は、前述の実施例の酸化膜５５同様、ＣＶＤによるＨＴ
Ｏ膜とＢＰＳＧ膜の積層により形成することができる。
酸化膜６８形成後、好ましくはリフロー、ＣＭＰ等によ
る平坦化を行って表面を平坦化する。
【０２５６】酸化膜６８表面上にレジストマスクを形成
し、キャパシタ電極のコンタクト用のコンタクト孔６９
を形成する。コンタクト孔６９形成用のエッチングは、
まず、窒化膜に対して選択比の大きな酸化膜のエッチン
グにより酸化膜６８、６３をエッチングする。このよう
なエッチングは、たとえばＣ4 Ｆ8 ／Ａｒ／ＣＯ／Ｏ 2
の混合ガスをエッチャントとしたドライエッチングによ
り行うことができる。
【０２５７】このエッチング終了後には、コンタクト孔
底面に窒化膜６２が露出する。次に、酸化膜に対し、選
択比の大きな窒化膜のエッチングを行う。このようなエ
ッチングは、たとえばＣＨＦ3 ／Ｏ2 をエッチャントガ
スとしたドライエッチングにより行うことができる。エ
ッチングが終了すると、コンタクト孔底面には酸化膜６
１が露出する。コンタクト孔底面に露出した酸化膜６１
を、エッチングで除去することにより、基板表面を露出
することができる。コンタクト孔６９完成後、基板全面
上に多結晶シリコン層を堆積し、パターニングすること
によって蓄積電極７０を形成する。その後、キャパシタ
誘電体層の堆積、対向電極の堆積を行い、メモリセルの
キャパシタを形成する。さらに、必要な層間絶縁膜形
成、配線層形成工程を経て、半導体記憶装置を完成させ
る。
【０２５８】本実施例によれば、前述の実施例同様、ビ
ット線コンタクトと同時に周辺回路におけるゲート電極
に対するコンタクトを形成することができる。また、蓄
積電極用コンタクト孔は、一回の自己整合工程により形
成することができる。さらに、ゲート電極は、直接窒化
膜に触れていないため、トランジスタ特性を安定化する
ことが容易である。
【０２５９】［第１５実施形態］図３３（ａ）に示すよ
うに、図３１（ａ）と同様の工程により、シリコン基板
４０表面上に、ゲート電極４８、シリコン窒化膜４９を
形成し、酸化膜５０で覆う。酸化膜５０上に、レジスト
マスクＰＲ１を形成し、窒化膜に対して選択比の大きな
酸化膜エッチングを行ってコンタクト孔５１、５２、５
９を形成する。コンタクト孔５１、５９は、酸化膜のエ
ッチングのみによってコンタクト対象である基板表面を
露出する。コンタクト孔５２は、窒化膜４９によってエ
ッチングが停止する。
【０２６０】このまま、窒化膜４９のエッチングを行う
と、露出した基板表面に与えるダメージが大きくなる。
【０２６１】図３３（ｂ）に示すように、レジストマス
クＰＲ１を除去し、新たにレジストマスクＰＲ２を形成
する。レジストマスクＰＲ２は、形成したコンタクト孔
５１、５９を覆うのが目的であり、そのパターン精度は
緩やかなものでよい。レジストマスクＰＲ２は、コンタ
クト孔５２を露出する。
【０２６２】レジストマスクＰＲ２、酸化膜５０をエッ
チングマスクとし、コンタクト孔５２底面に露出した窒
化膜４９のエッチングを行う。このエッチングは、酸化
膜５０、ゲート電極４８に対し、選択比の大きな窒化膜
エッチングで行う。このようにして、コンタクト孔５
１、５９底面に露出した基板表面にダメージを与えるこ
となく、ゲート電極４８上の窒化膜４９を除去し、ゲー
トコンタクト孔５２を作成することができる。
【０２６３】図３３（ｃ）に示すように、コンタクト孔
完成後、レジストマスクＰＲ２は除去する。
【０２６４】以上の実施例において、ウェル形成工程は
説明を省略したが、必要に応じて基板表面にｎ型ウェ
ル、ｐ型ウェル、トリプルウェル等を形成することがで
きる。また、他の周知の技術を用い、種々の形状のメモ
リセルや蓄積キャパシタを形成することができる。ま
た、上述の実施例を種々に組み合わせることも当業者に
は自明であろう。
【０２６５】以上、本発明の実施形態について、第１実
施形態から第１５実施形態を用いて、ＤＲＡＭの構造お
よびその製造方法を説明したが、本発明はこれらＤＲＡ
Ｍには限られない。例えば、１層目配線およびそれとは
異なる層の２層目配線へのコンタクトホールを同時に形
成するような半導体装置であれば、何れにも本発明を適
用することができる。
【０２６６】
【発明の効果】本発明によれば、基板上に達し第１の径
を有する第１のコンタクトホールと、配線層上に形成さ
れた絶縁膜に達し第１の径より大きい第２の径を有する
第２のコンタクトホールとを形成し、このホール径の違
いにより第１のコンタクトホールにはプラグを形成し
て、第２のコンタクトホール側壁にはサイドウォールを
形成した構造を採用しているので、このプラグとサイド
ウォールとをマスクとして、サイドウォール内に露出し
ている絶縁膜をエッチングすることにより、この絶縁膜
をエッチングするためのフォトマスクを特に必要とせ
ず、自己整合的にこの絶縁膜をエッチングし、配線層に
達するコンタクトホールを形成することができる。
【０２６７】したがって、本発明では、ＳＡＣによる微
細なコンタクトホールの形成にあたって、特に工程を増
加させることなく複数のコンタクトホールを形成するこ
とができ、半導体装置の高性能化・高密度化に寄与する
ところが大きい。
【０２６８】また、レジストマスクにより位置合わせ精
度が決まるエッチングによって深さの異なるコンタクト
孔を同時に形成し、自己整合工程によるエッチングによ
って蓄積電極に対するコンタクト孔等のダメージの少な
いコンタクト孔を形成することができる。メモリセル領
域におけるビットコンタクト配線とゲート電極との絶縁
は、コンタクト孔側壁上に形成するサイドウォールによ
って行うことができる。サイドウォールを酸化膜で形成
すれば、ビット線とゲート電極間の容量を低減すること
ができる。
【０２６９】また、高精度を必要としないレジストマス
クを１枚追加することにより、レベルの異なるコンタク
ト孔を形成することができる。この場合も、基板表面に
与えるダメージを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１〜８実施形態における半導体装置
のメモリセル部（ａ）および周辺回路部（ｂ）の平面図
である。
【図２】本発明の第１実施形態を説明する半導体装置の
工程断面図 (その1)である。
【図３】本発明の第１実施形態を説明する半導体装置の
工程断面図 (その2)である。
【図４】本発明の第１実施形態を説明する半導体装置の
工程断面図 (その3)である。
【図５】本発明の第２実施形態における半導体装置の断
面図である。
【図６】本発明の第３実施形態を説明する半導体装置の
工程断面図 (その1)である。
【図７】本発明の第３実施形態を説明する半導体装置の
工程断面図 (その2)である。
【図８】本発明の第３実施形態を説明する半導体装置の
工程断面図 (その3)である。
【図９】本発明の第４実施形態における半導体装置の断
面図である。
【図１０】本発明の第５実施形態を説明する半導体装置
の工程断面図 (その1)である。
【図１１】本発明の第５実施形態を説明する半導体装置
の工程断面図 (その2)である。
【図１２】本発明の第５実施形態を説明する半導体装置
の工程断面図 (その3)である。
【図１３】本発明の第６実施形態を説明する半導体装置
の工程断面図 (その1)である。
【図１４】本発明の第６実施形態を説明する半導体装置
の工程断面図 (その2)である。
【図１５】本発明の第６実施形態を説明する半導体装置
の工程断面図 (その3)である。
【図１６】本発明の第７実施形態を説明する半導体装置
の工程断面図 (その1)である。
【図１７】本発明の第７実施形態を説明する半導体装置
の工程断面図 (その2)である。
【図１８】本発明の第７実施形態を説明する半導体装置
の工程断面図 (その3)である。
【図１９】本発明の第８実施形態を説明する半導体装置
の工程断面図 (その1)である。
【図２０】本発明の第８実施形態を説明する半導体装置
の工程断面図 (その2)である。
【図２１】本発明の第８実施形態を説明する半導体装置
の工程断面図 (その3)である。
【図２２】本発明の第９〜１２実施形態における半導体
装置のメモリセル（ａ）および周辺回路部（ｂ）の平面
図である。
【図２３】本発明の第９実施形態を説明する半導体装置
の工程断面図である。
【図２４】本発明の第１０実施形態を説明する半導体装
置の工程断面図である。
【図２５】本発明の第１１実施形態を説明する半導体装
置の工程断面図である。
【図２６】本発明の第１２実施形態を説明する半導体装
置の工程断面図である。
【図２７】従来例における半導体装置の工程断面図 (そ
の1)である。
【図２８】従来例における半導体装置の工程断面図 (そ
の2)である。
【図２９】従来の問題点を説明する半導体装置の工程断
面図 (その1)である。
【図３０】従来の問題点を説明する半導体装置の工程断
面図 (その2)である。
【図３１】本発明の第１３実施形態を説明する半導体装
置の工程断面図である。
【図３２】本発明の第１４実施形態を説明する半導体装
置の工程断面図である。
【図３３】本発明の第１５実施形態を説明する半導体装
置の工程断面図である。
【符号の説明】
５ ゲート電極（ワード線） ５ａ 第１の配線層 ７ ゲート電極を覆う窒化膜 ７ａ ＳｉＮ膜 ７ｂ ＳｉＯ2 膜 ７ｃ ゲート電極を覆う酸化膜 ９ ＢＰＳＧ膜 １０ ドープトシリコン層 １１ａ 基板へのコンタクトホール １１ｂ 第１の配線層へのコンタクトホール １１ｃ ＳＡＣによらない基板へのコンタクトホール １３ 導電性プラグ １５ 導電性サイドウォール ５３、６６ （絶縁性）サイドウォール ５６、６９ （蓄積電極用）コンタクト孔

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１の領域と第２の領域
    とを有する半導体装置において、 前記基板上の前記第２の領域に形成された第１の導電層
    からなる第１の配線層と、 該第１の配線層を覆って形成された第１の絶縁膜と、 前記第１の絶縁膜を覆って半導体基板上に形成された第
    ２の絶縁膜と、 前記第１の領域において、前記第２の絶縁膜を貫通し、
    前記基板表面に達し、第１の径を有する第１のコンタク
    トホールと、 前記第２の領域において、第２の絶縁膜を貫通して前記
    第１の絶縁膜表面に達し、前記第１の径より大きい第２
    の径を有する第２のコンタクトホールと、 前記第１のコンタクトホール内に埋め込まれた第２の導
    電層からなる第１の導電性プラグと、 前記第２のコンタクトホール内の側壁上に形成され、該
    第２の導電層からなる導電性サイドウォールと、 該第２のコンタクトホール下に位置する前記第１の絶縁
    膜を貫通して前記第１の配線層に達し、前記第２の径よ
    り小さい第３の径を有する第３のコンタクトホールとを
    有する半導体装置。
  2. 【請求項２】 前記第１の絶縁膜と前記第２の絶縁膜と
    は、エッチング特性が異なる請求項１記載の半導体装
    置。
  3. 【請求項３】 前記第１の領域に、前記第１の導電層か
    らなる複数の第２の配線層を有し、 前記第１の絶縁膜が第２の配線層を覆い、前記複数の第
    ２の配線層の間に、前記第１のコンタクトホールを有す
    る請求項１又は２記載の半導体装置。
  4. 【請求項４】 前記第１のコンタクトホールがメモリセ
    ルのビットコンタクトであり、前記第２のコンタクトホ
    ールがセンスアンプ回路内のゲート電極へのコンタクト
    である請求項３記載の半導体装置。
  5. 【請求項５】 前記第２の絶縁膜上に、前記第２の導電
    層とエッチング特性が実質的に等しい第３の導電層を有
    する請求項１〜４のいずれかに記載の半導体装置。
  6. 【請求項６】 前記第２のコンタクトホールおよび前記
    第３のコンタクトホール内に、前記第１の配線層と電気
    的に接続する第２の導電性プラグを有する請求項１〜５
    のいずれかに記載の半導体装置。
  7. 【請求項７】 前記第２の絶縁膜には、前記基板を露出
    し、前記第１の径より大きい第４の径を有する第４のコ
    ンタクトホールが形成されている請求項１〜６のいずれ
    かに記載の半導体装置。
  8. 【請求項８】 半導体基板上に第１の領域と第２の領域
    とを有する半導体装置の製造方法において、 前記基板上に、第１の導電層と第１の絶縁膜とを順次積
    層する積層工程と、 該第１の絶縁膜と該第１の導電層とをパターニングし
    て、前記第２の領域に第１の配線層を形成する第１配線
    層形成工程と、 前記第１の配線層を覆って、前記基板上に第２の絶縁膜
    を形成する第２絶縁膜形成工程と、 該第２の絶縁膜を選択的にエッチングして、前記基板表
    面を露出し第１の径を有する第１のコンタクトホールを
    該第１の領域に、該第１の絶縁膜を露出し該第１の径よ
    り大きい第２の径を有する第２のコンタクトホールを前
    記第２の領域に形成する第１、第２コンタクトホール形
    成工程と、 該第１のコンタクトホール内を充填する第２の導電層か
    らなる第１の導電性プラグと、該第２のコンタクトホー
    ル内の側壁上に、該第１の絶縁膜の一部を露出し、該第
    ２の導電層からなる導電性サイドウォールとを形成する
    プラグ・サイドウォール形成工程と、 次いで、前記第２の絶縁膜と、該第１の導電性プラグ
    と、該導電性サイドウォールとをマスクにして、該露出
    した第１の絶縁膜の一部をエッチングし、前記第１の配
    線層を露出する第３のコンタクトホールを形成する第３
    コンタクトホール形成工程とを有する半導体装置の製造
    方法。
  9. 【請求項９】 前記第１の絶縁膜と前記第２の絶縁膜と
    は、エッチング特性が異なる請求項８記載の半導体装置
    の製造方法。
  10. 【請求項１０】 前記積層工程後、前記第１の絶縁膜と
    前記第１の導電層とをパターニングして、前記第１の領
    域にも複数の第２の配線層を形成し、 前記第１のコンタクトホールを、該複数の第２の配線層
    の間に形成する工程を有する請求項８又は９記載の半導
    体装置の製造方法。
  11. 【請求項１１】 前記第２絶縁膜形成工程後、続いて、
    前記第２の絶縁膜上に、前記第２の導電層とエッチング
    特性が実質的に等しい第３の導電層を形成し、 前記第１、第２コンタクトホール形成工程においては、
    該第３の導電層と該第２の絶縁膜とを選択的にエッチン
    グして、前記第１のコンタクトホールと前記第２のコン
    タクトホールとを形成する工程を有する請求項９〜１１
    のいずれかに記載の半導体装置の製造方法。
  12. 【請求項１２】 前記第３コンタクトホール形成工程
    後、前記第２のコンタクトホール内と前記第３のコンタ
    クトホール内とを充填する第２の導電性プラグを形成す
    る工程を有する請求項８〜１１のいずれかに記載の半導
    体装置の製造方法。
  13. 【請求項１３】 前記第１、第２コンタクトホール形成
    工程において、前記基板表面を露出し、前記第１の径よ
    り大きい第３の径を有する第４のコンタクトホールを形
    成する工程を有する請求項８〜１２のいずれかに記載の
    半導体装置の製造方法。
  14. 【請求項１４】 第１と第２の領域を有する半導体基板
    と、 半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された前記第１領域の複数の
    第１ゲート電極と前記第２領域の第２ゲート電極と、 前記第１ゲート電極および前記第２ゲート電極の上面お
    よび側面を覆う第１絶縁膜と、 前記第１絶縁膜を覆って前記半導体基板上に形成され、
    第１絶縁膜とエッチング特性が異なる材料で形成された
    第２絶縁膜と、 前記第１の領域で前記第２絶縁膜を貫通し、前記複数の
    第１ゲート電極のうちの２つの間で基板表面に達する第
    １コンタクト孔と、 前記第２の領域で第２絶縁膜、第１絶縁膜を貫通し、第
    ２ゲート電極表面に達する第２のコンタクト孔と、 前記第１、第２のコンタクト孔の側壁上に形成された絶
    縁物のサイドウォールと、 前記第１の領域で第２絶縁膜を貫通し、基板表面に達す
    る第３のコンタクト孔とを有する半導体装置。
  15. 【請求項１５】 前記半導体装置が半導体記憶装置であ
    り、さらに、 前記第１のコンタクト孔を介して基板と接続するビット
    線と、 前記第２のコンタクト孔を介して第２ゲート電極に接続
    する周辺回路の配線と、 前記第３のコンタクト孔を介して基板に接続する蓄積キ
    ャパシタの電極とを有する請求項１４記載の半導体装
    置。
  16. 【請求項１６】 前記第１の絶縁膜が前記ゲート電極の
    上面および側面上にのみ形成された請求項１４または１
    ５記載の半導体装置。
  17. 【請求項１７】 前記第１の絶縁膜が窒化膜であり、前
    記第２の絶縁膜が酸化膜である請求項１６記載の半導体
    装置。
  18. 【請求項１８】 前記第１の絶縁膜が基板全面上に形成
    された積層を含む請求項１４記載の半導体装置。
  19. 【請求項１９】 前記積層が酸化膜とその上に形成され
    た窒化膜を含む請求項１８記載の半導体装置。
  20. 【請求項２０】 半導体基板上に複数の絶縁ゲート電極
    構造を形成する工程と、 前記絶縁ゲート構造を覆う第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜を覆って基板全面上に、第１の絶縁膜
    とエッチング特性の異なる第２の絶縁膜を形成する工程
    と、 前記第２の絶縁膜を貫通して、前記複数の絶縁ゲート電
    極構造のうちの２つの間で基板表面に達する第１コンタ
    クト孔と、前記第２の絶縁膜、第１の絶縁膜を貫通して
    前記複数の絶縁ゲート電極構造の１つに達する第２のコ
    ンタクト孔を形成する工程と、 前記第１、第２のコンタクト孔の側面上に絶縁物のサイ
    ドウォールを形成する工程と、 前記第２の絶縁膜を貫通し、基板表面に達する第３のコ
    ンタクト孔を形成する工程とを含む半導体装置の製造方
    法。
  21. 【請求項２１】 前記第３のコンタクト孔は、前記複数
    のゲート電極の１つを覆う第１の絶縁膜によって自己整
    合されている請求項２０記載の半導体装置の製造方法。
  22. 【請求項２２】 前記半導体装置が半導体記憶装置であ
    り、 前記第１のコンタクト孔がビットコンタクトであり、 前記第２のコンタクト孔が周辺回路におけるゲートコン
    タクトであり、 前記第３のコンタクト孔が蓄積キャパシタの蓄積電極コ
    ンタクトである請求項２０又は２１記載の半導体装置の
    製造方法。
  23. 【請求項２３】 さらに、前記第１および第２のコンタ
    クト孔を形成する工程後、前記第３のコンタクト孔を形
    成する工程の前に、 前記第１および第２のコンタクト孔を介して基板又はゲ
    ート電極と電気的に接続する配線を形成する工程と、 前記配線を覆って基板全面上に第３の絶縁膜を形成する
    工程とを有し、前記第３のコンタクト孔を形成する工程
    は前記第３および第２の絶縁膜を貫通して開口をエッチ
    する工程である請求項２０記載の半導体装置の製造方
    法。
  24. 【請求項２４】 前記第１の絶縁膜を形成する工程が、
    前記複数の絶縁ゲート電極構造の上面および側面を覆う
    窒化膜を形成する工程を含む請求項２０記載の半導体装
    置の製造方法。
  25. 【請求項２５】 前記第１の絶縁膜を形成する工程が、
    前記複数の絶縁ゲート電極構造の上面および側面を覆っ
    て基板全面上に積層絶縁膜を形成する工程を含む請求項
    ２０記載の半導体装置の製造方法。
  26. 【請求項２６】 前記積層絶縁膜が下側の酸化膜と上側
    の窒化膜との積層を含む請求項２５記載の半導体装置の
    製造方法。
  27. 【請求項２７】 半導体基板上に複数の絶縁ゲート電極
    構造を形成する工程と、 前記絶縁ゲート構造を覆う第１の絶縁膜を形成する工程
    と、 前記第１の絶縁膜を覆って基板全面上に、第１の絶縁膜
    とエッチング特性の異なる第２の絶縁膜を形成する工程
    と、 前記第２の絶縁膜を貫通して、基板表面に達する第１の
    コンタクト孔と、前記第２の絶縁膜を貫通して前記複数
    の絶縁ゲート電極構造の１つの上の第１絶縁膜に達する
    第２のコンタクト孔を形成する工程と、 前記第１のコンタクト孔を覆うマスクを形成する工程
    と、 前記マスクをエッチングマスクとして前記第２のコンタ
    クト孔底部の第１の絶縁膜をエッチングする工程とを含
    む半導体装置の製造方法。
  28. 【請求項２８】 前記第１の絶縁膜が窒化膜を含み、前
    記第２の絶縁膜が酸化膜である請求項２７記載の半導体
    装置の製造方法。
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