KR0149528B1 - 반도체 소자의 콘트롤 게이트 전극 형성방법 - Google Patents
반도체 소자의 콘트롤 게이트 전극 형성방법Info
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Abstract
본 발명은 플래쉬 EEPROM 소자의 제조공정에서 콘트롤 게이트 전극을 형성시키기 위한 방법에 관한 것으로, 콘트롤 게이트로부터 인터폴리 유전체막으로의 정공 주입에 의한 데이터 저장 시간의 감소를 방지하기 위해 콘트롤 게이트를 이층 구조로 형성하되, 하층부는 폴리실리콘게르마늄(Poly SiGe)으로 형성하고 상층부는 폴리실리콘(poly si)으로 형성하여 콘트롤 게이트와 인터폴리 유전체막(interpoly dielectric)간의 정공(hole)에 대한 에너지 장벽(Energy barrier)이 커짐으로써 콘트롤 게이트로부터의 정공 주입(hole injection)이 억제되어 데이터 보존 시간(Data retention time)이 증가될 수 있는 반도체 소자의 콘트롤 게이트 전극 형성방법에 관한 것이다.
Description
제1 내지 제7도는 본 발명에 따른 반도체 소자의 콘트롤 게이트 전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 터널 산화막
3 : 플로팅 게이트 4 : 제1산화막
5 : 질화막 6 : 제2산화막
7 : 제1콘트롤 게이트 8 : 제2콘트롤 게이트
9 : 소오스 영역 10 : 드레인 영역
본 발명은 반도체 소자의 콘트롤 게이트 전극 형성방법에 관한 것으로, 특히 플래시(Flash) EEPROM 소자의 제조 공정에서 콘트롤 게이트(Control Gate) 전극을 이층 구조로 형성하되 하층부는 폴리실리콘게르마늄(Poly SiGe)으로 형성하고 상층부는 폴리실리콘(poly si)으로 형성하여 콘트롤 게이트와 인터폴리 유전체막(interpoly dielectric)간의 정공(hole)에 대한 에너지 장벽(Energy barrier)이 커짐으로써 콘트롤 게이트로부터의 정공 주입(hole injection)이 억제되어 데이터 보존 시간(Data reterntion time)이 증가될 수 있는 반도체 소자의 콘트롤 게이트 전극 형성방법에 관한 것이다.
일반적으로 데이터 보존 시간은 플로팅 게이트(Floating Gate)에 기억되는 있는 데이터(Data)가 얼마나 오랫동안 소실되지 않고 보존되는가를 나타내는 것으로써 플래쉬 EEPROM 소자에서 가장 중요한 요소중의 하나이다. 플로팅 게이트에 저장되어 있는 데이터가 소실되는 주원인은 포지티브 바이어스(positive bias)가 콘트롤 게이트에 인가되는 데이터 독출(Data reading)조건에서 콘트롤 게이트로부터 인터폴리 유전체막으로의 정공 주입 및 터널 산화막쪽으로의 누설(leakage) 때문이다. 또한 콘트롤 게이트와 플로팅 게이트 사이에는 높은 개패시턴스 커플링 비(Capacitance Coupling Ratio)가 존재해야 되기 때문에 인터폴리 유전체막으로 단순 산화막대신 산화막-질화막-산화막(이하 ONO라 칭함)의 3층 구조를 사용하고 있다. 이때 ONO 구조의 질화막(Nitride)은 밴드 간격(band gap)이 작아 ONO 구조의 상부 산화막(Top oxide)의 두께가 얇을 경우 콘트롤 게이트로부터의 정공 주입이 커져 데이터 보존 시간이 줄어들게 된다. 또한 질화막 상부에서는 열산화막(Thermal oxide)이 10Å의 두께 이상으로 형성되기 어렵기 때문에 상부 산화막의 두께를 10Å 이상으로 형성시키려면 화학기상증창(CVD) 방법을 사용해야 하는데, 정확한 두께 제어가 필요한 플래쉬 EEPROM 제조공정에서는 적용이 어려울 뿐만 아니라 두꺼운 유전체막은 캐패시턴스 거플링 비의 감소를 가져와 소자의 성능을 저하시킨다.
따라서, 본 발명은 콘트롤 게이트를 이층 구조로 형성하되 하층부는 폴리실리콘게르마늄(Poly SiGe)으로 형성하고 상층부는 폴리실리콘(poly si)으로 형성하여 상기한 단점을 해소할 수 있는 반도체 소자의 콘트롤 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 터널 산화막 및 플로팅 게이트를 순차적으로 형성시키는 단계와, 상기 플로팅 게이트 상부에 제1산화막, 질화막 및 제2산화막으로 ONO 구조의 인터폴리 유전체막을 형성시키는 단계와, 상기 제2산화막 상부에 정공에 대한 에너지 장벽이 큰 도전물로 제1콘트롤 게이트를 형성시키는 단계와, 상기 제1콘트롤 게이트 상부에 소정의 도전물로 제2콘트롤 게이트를 형성시키는 단계와, 상기 터널 산화막, 플로팅 게이트, 인터폴리 유전체막, 제1콘트롤 게이트 및 제2콘트롤 게이트를 패터닝시키는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1내지 제7도는 본 발명에 따른 반도체 소자의 콘트롤 게이트 전극 형성방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1도는 일반적인 플래쉬 EEPROM 공정에 따라 실리콘 기판(1)상에 터널 산화막(2)을 형성시킨 후 1500Å 정도의 두께로 폴리실리콘을 증착시켜 플로팅 게이트(3)를 형성한 상태에서 POCl3를 도핑(dopping)하는 상태의 단면도이다.
제2도는 플로팅 게이트(3) 상부에 유전체막을 형성시키기 위하여 먼저 제1 산화막(4)을 형성시킨 후 화학기상증착(CVD) 방법에 의해 질화막(5)을 형성시키고 열산화 공정에 의해 10Å 정도의 매우 얇은 제2산화막(6)을 형성시킨 상태의 단면도이다. 이렇게 형성된 ONO 구조의 층을 인터폴리 유전체막이라 한다.
제3도는 인터폴리 유전체막 상부에 폴리실리콘게르마늄을 200 내지 1000Å 두께로 증착시켜 제1콘트롤 게이트(7)를 형성시킨 상태의 단면도이다. 폴리실리콘 게르마늄은 600~650℃의 온도와 50~300 mTorr의 압력에서 SiH4및 GeH4가스를 사용한 화학기상증착(CVD) 방법으로 증착되며, 이때 Ge의 비율은 20 내지 50%가 되게 한다.
제4도는 제1콘트롤 게이트(7) 상부에 폴리실리콘을 증착하여 제2콘트롤 게이트(8)를 형성한 후 POCl3을 도핑하는 상태의 단면도이다.
제5도는 POCl3도핑 후 건식식각(Dry Etch) 방법에 의해 패터닝(patterning)하여 콘트롤 게이트 전극이 형성된 상태의 단면도이며, 이후 제6도에 도시된 바와 같이 비소 이온(Arsenic ion)을 주입(Implantation)시켜 제7도에 도시된 바와 같이 소오스 및 드레인 영역(9 및 10)을 형성시키면 하나의 플래쉬 EEPROM 셀(Cell)이 형성된다.
한편, SiGe은 밴드 간격이 실리콘(Si)보다 작으면서 그 밴드 구조(band structure)는 컨덕션 밴드(Conduction band)쪽의 에너지 준위(Energy level)가 실리콘과 거의 같고 밸런스 밴드(Valance band)쪽은 실리콘보다 높은 특성이 있다. 그러므로 콘트롤 게이트에서 유전체막과 접하는 부위를 SiGe로 형성할 경우 전자(Electron)에 대한 장벽(barrier)은 별로 차이가 없고 정공(hole)에 대한 장벽은 커지기 때문에 콘트롤 게이트로부터의 정공 주입(hole injection)이 억제될 수 있다.
상술한 바와 같이 본 발명에 의하면 콘트롤 게이트를 이층 구조로 형성하되 하층부는 폴리실리콘게르마늄(Poly SiGe)으로 형성하고 상층부는 폴리실리콘(poly si)으로 형성하여 콘트롤 게이트쪽에서 인터폴리 유전체막쪽으로의 정공에 대한 에너지 장벽이 커지므로 정공 주입이 억제되어 데이터 저장 시간이 증가됨에 따라 메모리 소자의 신뢰도가 증가하며, ONO 구조의 인터폴리 유전체막중의 제2산화막 두께를 증가시키지 않고도 콘트롤 게이트로부터의 정공 주입을 억제할 수 있어 캐패시턴스 커플링 비를 증가시킬 수 있다. 또한 콘트롤 게이트의 상부층이 폴리실리콘이므로 이후 접속공정(Contact process)은 기존의 공정을 그대로 적용시킬 수 있는 탁월한 효과가 있다.
Claims (5)
- 실리콘 기판상에 터널 산화막 및 플로팅 게이트를 순차적으로 형성시키는 단계와, 상기 플로팅 게이트 상부에 제1산화막, 질화막 및 제2산화막으로 ONO 구조의 인터폴리 유전체막을 형성시키는 단계와, 상기 제2산화막 상부에 정공에 대한 에너지 장벽이 큰 도전물로 제1콘트롤 게이트를 형성시키는 단계와, 상기 제1콘트롤 게이트 상부에 소정의 도전물로 제2콘트롤 게이트를 형성시키는 단계와, 상기 터널 산화막, 플로팅 게이트, 인터폴리 유전체막, 제1콘트롤 게이트 및 제2콘트롤 게이트를 패터닝시키는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 제2산화막은 열산화 공정으로 10Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제1항에 있어서, 상기 제1콘트롤 게이트는 600 내지 650℃의 온도와 50 내지 300mTorr의 압력에서 SiH4및 GeH4가스를 사용한 화학 기상 증착방법에 의해 증착되는 폴리실리콘게르마늄으로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성방법.
- 제3항에 있어서, 상기 폴리실리콘게르마늄내의 게르마늄의 농도는 20 내지 50%인 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 제2콘트롤 게이트는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 콘트롤 게이트 전극 형성 방법.
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