KR20110119087A - 스택형 반도체 장치 - Google Patents

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KR20110119087A
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이호철
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삼성전자주식회사
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Abstract

본 발명은 스택형 반도체 장치를 공개한다. 스택형 반도체 장치는 적층된 n개(n은 자연수)의 칩을 구비하고, 상기 n개의 칩 각각은 제1 레이어에 형성되는 j개(j ≥ n/2 인 최소 자연수)의 제1 상부 전극과 제2 레이어의 상기 제1 상부 전극 각각과 대응하는 위치에 형성되는 j개의 하부 전극, 상기 j개의 하부 전극에 연결되는 j개의 제1 관통 전극 및 하나의 인버터를 구비하는 인식 코드 생성부를 구비하고, 상기 j개의 제1 상부 전극은 상기 대응하는 j개의 하부 전극에 1비트 로테이션하여 전기적으로 연결되되, 상기 j개의 제1 상부 전극 중 하나의 제1 상부 전극은 상기 인버터를 통해 상기 j개의 하부 전극 중 하나의 하부 전극에 연결되는 것을 특징으로 한다.

Description

스택형 반도체 장치{Stacked semiconductor device}
본 발명은 스택형 반도체 장치에 관한 것으로, 특히 스택된 복수개의 칩 각각을 선택 할 수 있는 스택형 반도체 장치에 관한 것이다.
전자 제품의 소형화, 다기능화에 의해 반도체 장치 또한 고집적화, 다기능화 되어가고 있다. 그리고 반도체 장치의 고집적화 다기능화를 위하여 복수개의 칩이 하나의 반도체 장치에 패키징 되는 멀티 칩 패키지(multi chip package : MCP) 반도체 장치가 등장하였다. 멀티 칩 패키지 반도체 장치는 단층형 멀티 칩 패키지 반도체 장치와 다층형 멀티 칩 패키지 반도체 장치로 구분할 수 있다. 단층형 멀티 칩 패키지 반도체 장치는 복수개의 칩을 서로 나란하게 배치하여 패키징하는 반도체 장치이다. 다층형 멀티 칩 패키지 반도체 장치는 통상 스택형 반도체 장치로 알려진 반도체 장치로서 복수개의 칩을 적층하여 패키징하는 반도체 장치이다.
스택형 반도체 장치는 복수개의 칩이 적층되므로 3차원 구조를 가진다. 종래의 스택형 반도체 장치는 적층된 복수개의 칩 상의 입출력 단자들 사이를 와이어 본딩(wire bonding)하여 연결하거나, 복수개의 칩 각각의 입출력 단자들과 스택형 반도체 장치의 외부 접속 단자 사이를 와이어 본딩하여 각종 신호를 입출력하도록 구성하였다. 그러나 와이어 본딩을 사용하기 때문에 인덕턴스(inductance)가 커짐에 따라 반도체 장치의 성능이 저하되고, 반도체 장치의 크기가 커지며, 전력 소모가 증가하게 되는 단점이 있었다.
상기한 단점을 보완하기 위해 WSP(Wafer-level processed Stack Package)기술이 개발되었다. WSP 기술은 적층되는 복수개의 칩 각각을 웨이퍼 레벨에서 레이저(laser)를 이용하여 칩을 수직으로 관통하는 비아 홀(via hall)을 형성하고, 비아 홀 내부를 관통 전극(through silicon via : TSV)으로 충전하여, 적층되는 복수개의 칩 각각의 회로들을 직접 연결하는 방식이다. 따라서 WSP 기술을 적용하는 스택형 반도체 장치는 적층되는 복수개의 칩 각각을 직접 연결하게 되므로, 와이어가 불필요하므로 반도체 장치의 성능을 높일 수 있으며, 복수개의 칩 사이의 상하 간격을 줄일 수 있기 때문에 스택형 반도체 장치의 두께를 획기적으로 줄일 수 있다. 또한 반도체 장치의 실장 면적도 줄일 수 있는 장점이 있다. 즉 스택형 반도체 장치는 높은 집적도와 더불어 성능의 향상을 도모할 수 있으며, 전력 소모를 줄일 수 있다.
그러나 스택형 반도체 장치는 복수개의 칩이 적층되는 구성을 가지므로, 복수개의 칩 각각이 외부의 장치와 직접 연결되지 않는다. 그러므로 복수개의 칩을 각각 선택하기에 용이하지 않다. 따라서 적층된 복수개의 칩 각각을 용이하게 선택하기 방법이 필요하다.
본 발명의 목적은 스택된 복수개의 칩 각각을 선택 할 수 있도록 인식코드를 생성할 수 있는 스택형 반도체 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 스택형 반도체 장치의 일 실시예는 적층된 n개(n은 자연수)의 칩을 구비하고, 상기 n개의 칩 각각은 제1 레이어에 형성되는 j개(j ≥ n/2 인 최소 자연수)의 제1 상부 전극과 제2 레이어의 상기 제1 상부 전극 각각과 대응하는 위치에 형성되는 j개의 하부 전극, 상기 j개의 하부 전극에 연결되는 j개의 제1 관통 전극 및 하나의 인버터를 구비하는 인식 코드 생성부를 구비하고, 상기 j개의 제1 상부 전극은 상기 대응하는 j개의 하부 전극에 1비트 로테이션하여 전기적으로 연결되되, 상기 j개의 제1 상부 전극 중 하나의 제1 상부 전극은 상기 인버터를 통해 상기 j개의 하부 전극 중 하나의 하부 전극에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치는 상기 적층된 n개의 칩 중 인쇄회로 기판에 인접한 칩은 외부에서 인가되는 j비트의 인식 코드를 인가받고, 나머지 칩은 인접한 칩을 통해 상기 j비트의 인식 코드를 인가받는 것을 특징으로 한다.
상기 목적을 달성하기 위한 n 개의 칩 각각은 상기 인식 코드 생성부로부터 상기 j비트의 인식 코드를 인가받아 디코딩하여 n 비트의 칩 코드를 출력하는 인식 코드 디코더, 외부 또는 인접한 칩으로부터 칩 선택 코드를 인가받기 위하여 상기 제1 레이어 상에 형성되는 제2 상부 전극, 상기 제2 상부 전극의 하부에 형성되는 제2 관통 전극을 구비하는 칩 선택 코드 전송부, 및 상기 n 비트의 칩 코드와 상기 칩 선택 코드를 인가받고, 상기 칩 선택 코드에 대응하는 n 비트의 칩 선택 신호와 상기 n비트의 칩 코드가 매치되는 경우에 선택 신호를 활성화하는 선택 신호 발생부를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 선택 신호 발생부는 k(k ≥
Figure pat00001
인 최소 자연수)비트의 상기 칩 선택 코드를 인가받아 디코딩하여 상기 n 비트의 칩 선택 신호를 출력하는 선택코드 디코더를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 선택 신호 발생부는 n 비트의 상기 칩 선택 코드를 n 비트의 칩 선택 신호로서 인가받는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치는 5개 이상의 칩이 적층되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치의 다른 실시예는 적층된 2m개(m은 자연수)의 칩을 구비하고, 상기 2m개의 칩 각각은 제1 레이어에 형성되는 m개의 상부 전극과 상기 제1 레이어의 하부에 위치하는 제2 레이어에 상기 상부 전극 각각과 대응하는 위치에 형성되는 m개의 하부 전극, 상기 m개의 하부 전극의 하부에 형성되는 m개의 관통 전극 및 하나의 인버터를 구비하는 인식 코드 생성부를 구비하고, 상기 m개의 상부 전극은 상기 대응하는 m개의 하부 전극에 1비트 로테이션하여 전기적으로 연결되되, 상기 m개의 상부 전극 중 하나의 상부 전극은 상기 인버터를 통해 상기 m개의 하부 전극 중 하나의 하부 전극에 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치는 2m개의 칩 각각은 적어도 하나의 옵션 인버터를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치는 2p*m+1 번째(p는 자연수) 칩의 상기 옵션 인버터를 활성화하여 대응하는 인식 코드의 1비트를 반전하여 전송하고, 나머지 칩의 상기 옵션 인버터는 비활성화하여 대응하는 인식 코드의 1비트를 반전없이 전송하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 스택형 반도체 장치는 상기 적층된 2m개의 칩 중 인쇄회로 기판에 인접한 칩은 외부에서 인가되는 m비트의 인식 코드를 인가받고,나머지 칩은 인접한 칩을 통해 상기 m비트의 인식 코드를 인가받는 것을 특징으로 한다.
상기 목적을 달성하기 위한 2m개의 칩 각각은 상기 인식 코드 생성부로부터 상기 m비트의 인식 코드를 인가받아 디코딩하여 2m비트의 칩 코드를 출력하는 인식 코드 디코더, 외부 또는 인접한 칩으로부터 칩 선택 코드를 인가받기 위하여 상기 제1 레이어 상에 형성되는 제2 상부 전극, 상기 제2 상부 전극의 하부에 형성되는 제2 관통 전극을 구비하는 칩 선택 코드 전송부, 및 상기 2m비트의 칩 코드와 상기 칩 선택 코드를 인가받고, 상기 칩 선택 코드에 대응하는 2m비트의 칩 선택 신호와 상기 2m비트의 칩 코드가 매치되는 경우에 선택 신호를 활성화하는 선택 신호 발생부를 추가로 더 구비하는 것을 특징으로 한다.
따라서, 본 발명의 스택형 반도체 장치는 복수개의 칩을 동일하게 설계하여도 관통 전극의 개수를 줄이면서 복수개의 칩이 서로 다른 인식코드를 가지도록 하여, 스택된 복수개의 칩 각각을 선택할 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 스택형 반도체 장치의 일예를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 스택형 반도체 장치의 다른 예를 나타내는 도면이다.
도 3은 도 2의 스택형 반도체 장치에서 각각의 칩의 일예를 나타내는 도면이다.
도 4는 도 2의 스택형 반도체 장치에서 각각의 칩의 다른 예를 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 장치의 또 다른 예를 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 스택형 반도체 장치를 설명하면 다음과 같다.
스택형 반도체 장치에서 복수개의 칩이 각각 선택될 수 있도록 하기 위해서는 복수개의 칩 각각이 서로 다른 인식코드를 가져야 한다. 적층된 복수개의 칩 각각이 서로 다른 값의 인식코드를 가지면, 외부 장치는 인식코드에 대응하는 칩 선택 신호나 칩 선택 코드 또는 칩 선택 어드레스 등을 이용하여 적층된 복수개의 칩에서 하나의 칩을 선택할 수 있다. 즉 특정 칩에 대한 인식 코드와 외부 장치에서 인가하는 칩 선택 신호나 칩 선택 코드 또는 칩 선택 어드레스가 매치되는 경우에 해당 칩이 선택된다. 그러나 복수개의 칩이 서로 다른 인식코드를 가지도록, 복수개의 칩 각각을 개별적으로 설계하는 것은 비효율적이다.
이에 본 발명에서는 스택형 반도체 장치에서 복수개의 칩을 동일하게 설계하여도 관통 전극의 개수를 줄이면서 복수개의 칩이 서로 다른 인식코드를 가질 수 있도록 한다.
도 1은 본 발명의 일 실시예에 따른 스택형 반도체 장치의 일예를 나타내는 도면으로 6개의 칩을 적층한 반도체 장치를 나타낸다. 도 1에서는 설명의 편의를 위하여 각각의 칩(CH10 ~ CH15)에서 인식 코드를 생성하기 위한 인식코드 생성부만을 도시하였다.
도 1을 참조하면 각각의 칩(CH10 ~ CH15)은 복수개의 레이어(Layer) (TL, SL)를 구비한다. 도 1은 반도체 장치의 단면도를 도시하였으므로 레이어(TL, SL)가 하나의 라인으로 표현되었으나, 각각의 레이어는 회로가 형성되는 영역이다. 즉 각 레이어(TL, SL)에는 각종 소자 및 연결 라인이 형성된다.
상부 레이어(TL)는 칩의 표면에 형성되고, 상부 레이어(TL) 상에 구비되는 복수개의 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153))은 범프(bump)((B101, B102, B103) ~ (B151, B152, B153))를 통해 인접한 칩 또는 외부의 인쇄회로 기판(미도시)과 전기적으로 연결된다. 하부 레이어(SL)는 상부 레이어(TL)의 하부에 형성되고, 복수개의 하부 전극((P101, P102, P103) ~ (P151, P152, P153))을 구비한다. 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153))과 하부 전극(P101, P102, P103) ~ (P151, P152, P153))은 메탈 라인과 같은 연결 라인에 의해 전기적으로 연결되어 각종 신호를 상호 전송할 수 있다. 또한 하부 전극((P101, P102, P103) ~ (P151, P152, P153))은 관통 전극((T101, T102, T103) ~ (T151, T152, T153)) 및 범프((B101, B102, B103) ~ (B151, B152, B153))를 통하여 인접한 칩 또는 외부의 인쇄회로 기판(미도시)과 전기적으로 연결될 수 있다.
도 1의 각각의 칩(CH10 ~ CH15)에서 관통 전극((T101, T102, T103) ~ (T151, T152, T153))은 하부 전극((P101, P102, P103) ~ (P151, P152, P153))과 연결되어, 범프(B111 ~ B153)를 통해 인접한 칩과 연결된다. 도 1에서는 인식코드 생성하기 위한 부분만을 도시하였으므로 관통 전극((T101, T102, T103) ~ (T151, T152, T153))이 하부 전극((P101, P102, P103) ~ (P151, P152, P153))에만 접촉하는 것으로 도시하였으나, 인식코드 생성부가 아닌 다른 회로부에서는 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153)) 또한 관통 전극((T101, T102, T103) ~ (T151, T152, T153))및 범프((B101, B102, B103) ~ (B151, B152, B153))를 통하여 인접한 칩과 전기적으로 연결될 수 있다.
일반적으로 하부 전극((P101, P102, P103) ~ (P151, P152, P153))에 연결되는 관통 전극((T101, T102, T103) ~ (T151, T152, T153))은 반도체 칩 제조 공정 시에 먼저 관통 전극을 형성한 후 하부 레이어(SL)를 형성하는 비아-미들(via-middle) 공정에 의해 구현되는 반면, 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153))에 연결되는 관통 전극은 반도체 칩 제조 공정 시에 하부 레이어(SL) 형성 후에 관통 전극을 형성하는 비아-라스트(via-last) 공정에 의해 구현된다.
그리고 도 1에서는 복수개의 칩 각각의 상부 레이어(TL)가 아래로 향하도록 페이스 다운(Face down) 형태로 적층된 스택형 반도체 장치를 일예로 도시하였다. 도 1과 같이 페이스 다운 형태로 적층된 반도체 장치에서 최하단에 배치되는 칩(CH10)의 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153))이 범프((B101, B102, B103) ~ (B151, B152, B153))를 통해 인쇄회로 기판과 전기적으로 연결되고, 나머지 칩(CH11 ~ CH15)의 상부 전극((Q111, Q112, Q113) ~ (Q151, Q152, Q153))은 각각 범프((B111, B112, B113) ~ (B151, B152, B153))를 통해 바로 아래에 배치되는 칩(CH10 ~ CH14)의 관통 전극(T101 ~ T153)과 전기적으로 연결된다.
도 1에서 6개의 칩 각각은 인식코드를 생성하기 위하여 적층되는 칩 개수의 절반 개수인 3개의 관통 전극((T101, T102, T103) ~ (T151, T152, T153))을 구비한다. 각각의 관통 전극((T101, T102, T103) ~ (T151, T152, T153))은 하부 레이어(SL)의 대응하는 하부 전극((P101, P102, P103) ~ (P151, P152, P153))에 연결된다. 또한 6개의 칩 각각은 상부 레이어(TL) 또는 하부 레이어(SL) 상에 형성되는 하나의 인버터(IV10 ~ IV15)를 구비한다.
각각의 칩(CH10 ~ CH15)에서 복수개의 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153))과 복수개의 하부 전극((P101, P102, P103) ~ (P151, P152, P153))은 1대1로 매칭되는 구조를 갖는다. 그리고 상부 전극((Q101, Q102, Q103) ~ (Q151, Q152, Q153)) 중 일 측단의 상부 전극(Q103, Q113, Q123, Q133, Q143, Q153) 은 동일 칩 내의 타 측단의 하부 전극(P101, P111, P121, P131, P141, P151)과 연결 라인에 의해 전기적으로 연결된다. 나머지 상부 전극들((Q101, Q102) ~ (Q151, Q152)) 각각은 대응하는 하부 전극((P101, P102) ~ (P151, P152))의 인접한 하부 전극((P102, P103) ~ (P152, P153))에 연결 라인에 의해 전기적으로 연결된다. 즉 상부 전극들((Q101, Q102, Q103) ~ (Q151, Q152, Q153))은 하부 전극들((P101, P102, P103) ~ (P151, P152, P153))에 1 전극 단위만큼 로테이션(rotation)되어 연결되는 구조를 갖는다. 상부 및 하부 전극들((Q101, Q102, Q103) ~ (Q151, Q152, Q153), (P101, P102, P103) ~ (P151, P152, P153))은 각각 인식 코드의 비트에 대응하므로 결과적으로 상부 전극들((Q101, Q102, Q103) ~ (Q151, Q152, Q153))에 인가된 인식 코드를 1비트 단위만큼 로테이션 하여 하부 전극((P101, P102, P103) ~ (P151, P152, P153))으로 인가한다.
그리고 인버터(IV10 ~ IV15)는 상부 전극들((Q101, Q102, Q103) ~ (Q151, Q152, Q153)) 중 하나의 전극(Q103, Q123, Q133, Q143, Q153)으로부터 인가되는 신호를 반전하여 하부 전극(P101, P111, P121, P131, P141, P151)으로 인가한다. 따라서 복수개의 칩(CH10 ~ CH15) 각각은 인접한 칩 또는 인쇄회로 기판에서 상부 전극들((Q101, Q102, Q103) ~ (Q151, Q152, Q153))로 인가되는 인식코드 중 1 비트를 반전하고, 1비트 단위로 로테이션하여 하부 전극((P101, P102, P103) ~ (P151, P152, P153))으로 인가한다.
이때 적층된 복수개의 칩(CH10 ~ CH15) 각각에서 인버터(IV10 ~ IV15)를 이용하여 반전하는 비트의 위치는 동일하다. 즉 복수개의 칩(CH10 ~ CH15) 각각에서 인버터(IV10 ~ IV15)는 동일한 위치에 배치된다. 따라서 복수개의 칩은 동일하게 설계될 수 있다. 비록 도 1에서는 일측단의 상부 전극(Q103, Q113, Q123, Q133, Q143, 153)으로 인가된 인식코드를 반전하여 타측단의 하부 전극(P101, P111, P121, P131, P141, P151)으로 인가하는 것으로 도시하였으나, 이는 일 예로서, 복수개의 칩에서 동일한 위치의 비트를 반전하여 인가한다면 인버터(IV10 ~ IV15)의 위치는 조절될 수 있다. 즉 상부 전극(Q101, Q111, Q121, Q131, Q141, Q151)으로 인가된 인식코드를 반전하여 하부 전극(P102, P112, P122, P132, P142, P152)으로 인가할 수도 있다.
칩 인식코드
CH15 1 1 0
CH14 1 0 0
CH13 0 0 0
CH12 0 0 1
CH11 0 1 1
CH10 1 1 1
표 1 은 인쇄회로 기판으로부터 최하단의 범프(B101 ~ B103) 각각으로 하이 레벨의 인식코드가 인가되는 경우에 적층된 칩(CH10 ~ CH15)이 가지는 인식코드를 나타낸다. 각각의 칩(CH10 ~ CH15)은 상부 레이어(TL)로 인가된 신호를 인식코드로 이용할 수도 있으며, 하부 레이어(SL)로 인가된 신호를 인식코드로 이용할 수도 있으나, 표 1 에서는 각 칩(CH10 ~ CH15)이 상부 레이어(TL)로 인가된 신호를 인식코드로 이용하는 것으로 가정하였다.
표 1 에 나타난 바와 같이 도 1의 반도체 장치는 복수개의 칩(CH10 ~ CH15) 각각에서 인식코드를 생성부를 모두 동일하게 구성하여도 복수개의 칩 각각이 서로 다른 인식코드를 생성할 수 있다. 또한 적층되는 칩(CH10 ~ CH15) 개수의 절반 개수의 관통 전극((T101, T102, T103) ~ (T151, T152, T153))만으로도 각 칩이 서로 다른 인식코드를 생성할 수 있다.
따라서 적층된 칩(CH10 ~ CH15)은 모두 동일한 기능을 수행하는 칩인 경우에 적층되는 칩을 모두 동일하게 설계할 수 있다. 예를 들어 적층되는 칩이 모두 메모리 칩인 경우에는 동일하게 설계된 복수개의 메모리 칩을 적층하여 사용하여도 각각의 칩이 서로 다른 인식코드를 갖게 되어 각 칩을 구분할 수 있다. 그리고 적층되는 칩이 서로 다른 칩인 경우에도 인식코드를 생성하기 위한 부분을 각 칩에서 동일하게 설계하면 되므로, 설계가 용이하다.
칩 인식코드
CH15 0 1 1
CH14 1 1 1
CH13 1 1 0
CH12 1 0 0
CH11 0 0 0
CH10 0 0 1
표 2 는 인쇄회로 기판으로부터 최하단의 범프(B101 ~ B103) 각각으로 다른 레벨의 인식코드가 인가되는 경우에도 적층된 칩이 서로 다른 인식코드를 가지는 것을 나타낸다. 표 2 에서는 최하단의 범프(B101 ~ B103)로 인식코드가 "011"로 인가되며, 각각의 칩은 하부 레이어(SL)로 인가된 신호를 인식코드로 이용하는 것으로 가정하였다. 즉 표 2 에 나타난 바와 같이 인쇄회로 기판으로부터 최하단의 범프(B101 ~ B103)로 인가되는 인식코드는 모두 동일 레벨이 아니어도 된다. 그리고 상부 레이어(TL)로 인가되는 인식코드가 아닌 하부 레이어(SL)로 인가되는 인식코드를 각 칩의 인식코드로 사용할 수도 있다.
도 1에서는 하나의 하부 레이어(SL)만을 도시하였으나, 각각의 칩(CH10 ~ CH15)은 복수개의 하부 레이어(SL)를 구비할 수 있다. 각각의 칩(CH10 ~ CH15)이 복수개의 하부 레이어(SL)를 구비하는 경우에, 복수개의 하부 레이어 상호간 또는 복수개의 하부 레이어 각각과 상부 레이어(TL)는 연결 라인에 의해 전기적으로 연결될 수 있다.
또한 상기에서는 페이스 다운(Face down) 형태로 적층된 스택형 반도체 장치를 도시하였으나, 본 발명은 복수개의 칩 각각의 상부 레이어(TL)가 위로 향하도록 페이스 업(Face up) 형태로 적층된 스택형 반도체 장치도 적용 될 수 있다.
도 2는 본 발명의 일 실시예에 따른 스택형 반도체 장치의 다른 예를 나타내는 도면이다.
도 1 에서는 6개의 칩을 적층한 스택형 반도체 장치를 도시하였으나, 도 2에서는 n(n은 자연수)개의 칩(CH20 ~ CH2(n-1))을 적층한 스택형 반도체 장치를 나타낸다. 도 1과 유사하게 도 2 에서도 복수개의 칩 각각에서 인식코드를 생성부만을 도시하였으며, 페이스 다운 형태로 적층된 스택형 반도체 장치를 도시하였다.
적층된 칩(CH20 ~ CH2(n-1))의 개수가 n개이므로 도 2에서 복수개의 칩(CH20 ~ CH2(n-1)) 각각은 인식코드를 생성하기 위해서 j개(j ≥ n/2 인 최소 자연수)의 관통 전극((T201 ~ T20j) ~ (T2(n-1)1 ~ T2(n-1)j))을 구비한다. 그리고 각 칩의 상부 전극((Q201 ~ Q20j) ~ (Q2(n-1)1 ~ Q2(n-1)j))은 1비트 단위로 로테이션 되어 하부 전극((P201 ~ P20j) ~ (P2(n-1)1 ~ P2(n-1)j))을 통해 관통 전극((T201 ~ T20j) ~ (T2(n-1)1 ~ T2(n-1)j))에 연결된다. 여기서 상부 전극((Q201 ~ Q20j) ~ (Q2(n-1)1 ~ Q2(n-1)j)) 들 중 하나의 전극(Q20j, Q21j, ~ Q2(n-1)j)은 각각의 인버터(IV20 ~ IV2(n-1))를 통해 하부 전극(P201, P211, ~ P2(n-1)1)에 연결된다. 즉 상부 레이어(TL)로 인가된 인식코드의 1비트를 반전하고, 1비트만큼 로테이션하여 하부 레이어(SL)로 인가한다.
그리고 도 2에서는 적층되는 n개의 칩 이외에 인터페이스 칩(IFC2)을 추가로 구비하는 스택형 반도체 장치를 도시하였다. 인터페이스 칩(IFC2)은 인쇄회로 기판(미도시)과 연결되어 적층된 복수개의 칩(CH20 ~ CH2(n-1))과 인쇄회로 기판 사이에 각종 데이터를 전송하도록 하며, 경우에 따라서는 별도의 제어부를 구비하여 적층된 복수개의 칩(CH20 ~ CH2(n-1))을 제어한다. 예를 들어 적층된 복수개의 칩(CH20 ~ CH2(n-1))이 모두 메모리 칩인 경우에, 복수개의 칩(CH20 ~ CH2(n-1)) 각각이 개별적으로 제어부를 구비하는 것은 비효율적이다. 이 경우에 적층된 복수개의 칩은 메모리 셀 어레이와 최소한의 제어 회로만을 구비하도록 하고, 복수개의 칩에 대한 공통 제어 회로는 인터페이스 칩(IFC2)에 구비하여 메모리 집적도를 높일 수 있다. 공통 제어 회로는 클럭 발생부, 전원 전압 공급부 등이 포함할 수 있다. 인터페이스 칩(IFC2)의 내부 회로는 다양하게 구성될 수 있으므로, 도 2에서는 인터페이스 칩(IFC2)의 내부 구성을 도시하지 않았다.
도 1 및 도 2에 도시된 바와 같이 본 발명의 스택형 반도체 장치의 일 실시예는 스택되는 칩 개수의 1/2의 개수의 관통 전극을 사용하여 각각의 칩에 대해 서로 다른 인식코드를 생성한다.
도 3은 도 2의 스택형 반도체 장치에서 각각의 칩의 일예를 나타내는 도면으로, 스택형 반도체 메모리 장치에 8개의 칩이 적층되는 것으로 가정하였다. 따라서 인식코드 생성부(10)는 4개의 관통 전극을 구비하고, 4비트의 인식코드(IDi)를 발생한다. 즉 상부 전극을 통해 4비트의 인식 코드(IDi-1)를 인가받고 1비트 단위로 로테이션 및 1비트를 반전하여 하부 전극으로 인식 코드(IDi)를 인가한다. 그리고 각각의 칩은 하부 전극에 인가되는 인식코드(IDi)를 이용하여 칩을 구분하는 것으로 가정한다.
도 3은 각 칩에서 칩 활성화 신호 발생부를 나타내며, 칩 활성화 신호부는 도 2의 인식코드 생성부(10)를 포함한다. 상기한 바와 같이 페이스 다운 평태로 적층된 스택형 반도체 장치에서 각각의 칩의 인식코드 생성부(10)는 인쇄회로 기판 또는 하단에 배치된 칩에서 인가되는 인식코드(IDi-1)를 인가받아 1비트 단위로 로테이션 및 1비트를 반전하여 상단에 배치된 칩으로 인식코드(IDi)를 인가한다. 그리고 도 2에 도시되지 않은 칩 선택 코드 전송부(20)는 관통 전극이 상부 전극에 연결되어, 인쇄회로 기판 또는 인접한 칩으로부터 인가되는 칩 선택 신호(CS[0:7])를 변환하지 않고 다른 인접한 칩으로 전달한다. 도 3에서 칩 선택 신호(CS[0:7])는 적층되는 칩의 개수와 동일한 비트수를 가지고 인가되므로, 8비트의 칩 선택 신호(CS[0:7])가 인가된다.
도 3에서 칩 선택 코드 전송부(20)의 관통 전극은 칩 선택 신호(CS[0:7])를 전송해야하므로, 적층되는 칩의 개수와 동일한 개수로 구비된다. 또한 칩 선택 신호(CS[0:7])는 외부에서 별도로 신호 또는 코드 형태로 인가되거나, 어드레스에 포함되어 인가될 수 있다. 예를 들어 반도체 장치가 메모리 장치인 경우에 칩 선택 신호(CS[0:7]) 뱅크 어드레스, 로우 어드레스, 칼럼 어드레스에 포함되어 인가될 수 있으며, 칩 인에이블 신호나 클럭 인에이블 신호와 같은 형태로도 인가될 수 있다. 즉 칩 선택 신호는 다양한 형태로 인가될 수 있다. 뿐만 아니라 칩 선택 신호(CS0 ~ CS7)는 인쇄회로 기판 또는 인터페이스 칩(IFC2)에서 디코딩되어 디코딩된 형태로 각각의 칩에 인가될 수 있다. 즉 8개의 칩이 적층된 스택형 반도체 장치를 위하여 인쇄 회로 기판 또는 인터페이스 칩(IFC2)에는 3비트의 신호 라인으로 인가되고, 인쇄회로 기판 또는 인터페이스 칩(IFC2)에서 동시에 하나의 비트만 활성화되는 칩 선택 신호(CS[0:7])로 디코딩 될 수 있다.
인식코드 디코더(30)는 인식코드 생성부(10)로부터 인식코드(IDi)를 인가받아 디코딩하여 8비트의 칩 코드(CID0 ~ CID7)를 선택 신호 발생부(50)로 출력한다. 선택 신호 발생부(50)는 복수개의 선택 신호 전송부(150 ~ 157)를 구비하고, 각각의 선택 신호 전송부(150 ~ 157)는 대응하는 칩 선택 신호(CS0 ~ CS7)를 선택 신호(Sel)로서 전송한다. 각각의 칩(CHi)에서 인식코드 디코더(30)는 하나의 칩 코드(CID0 ~ CID7)를 활성화하고, 칩 선택 신호(CS0 ~ CS7) 또한 동시에 하나만 활성화되어 인가될 것이다. 그리고 활성화된 칩 코드(CID0 ~ CID7)와 활성화된 칩 선택 신호(CS0 ~ CS7)가 매치(match)되는 경우에 선택 신호(Sel)가 활성화된다. 그리고 선택 신호(Sel)가 활성화되면 해당 칩이 활성화된다.
복수개의 선택 신호 전송부(150 ~ 157) 각각은 하나의 전송 게이트(transmission gate)(TG0 ~ TG7)와 하나의 인버터(I0 ~ I7)를 구비한다. 인버터(I0 ~ I7)는 대응하는 칩 코드(CID0 ~ CI7)를 반전하여 대응하는 전송 게이트(TG0 ~ TG7)의 PMOS 트랜지스터의 게이트로 인가한다. 그리고 전송 게이트(TG0 ~ TG7)의 NMOS 트랜지스터의 게이트로는 대응하는 칩 코드(CID0 ~ CID7)가 인가된다. 따라서 전송 게이트(TG0 ~ TG7)는 대응하는 칩코드(CID0 ~ CID7)가 활성화되면, 대응하는 칩 선택 신호(CS0 ~ CS7)를 전송한다. 그리고 도시하지 않았으나, 복수개의 선택 신호 전송부(150 ~ 157)는 각각 대응하는 칩 선택 신호(CS0 ~ CS7)인가받아 버퍼링하여 전송 게이트(TG0 ~ TG7)로 인가하는 버퍼(미도시)를 추가로 더 구비할 수 있다.
또한 도 3에서는 복수개의 전송 게이트(TG0 ~ TG7) 중 하나의 전송 게이트(TG0 ~ TG7)의 출력 신호만이 활성화되므로, 선택 신호(Sel)는 복수개의 전송 게이트(TG0 ~ TG7)의 출력을 단순히 와이어 연결하였다. 그러나 선택 신호 발생부(50)는 복수개의 전송 게이트(TG0 ~ TG7)의 출력을 인가받는 논리합 게이트를 추가로 구비하여 선택 신호(Sel)를 생성할 수도 있다. 또한 칩 코드(CID0 ~ CI7)의 활성화 레벨에 따라 다른 논리합 게이트를 사용하여 선택 신호(Sel)를 생성할 수도 있다.
도 4는 도 2의 스택형 반도체 장치에서 각각의 칩의 다른 예를 나타내는 도면이다. 도 4에서는 적층되는 칩의 개수가 도 3과 마찬가지로 8개인 것으로 가정하였다. 그러나 도 4에서 칩 선택 코드 전송부(20-1)는 도 3의 칩 선택 코드 전송부(20)와 달리 칩의 개수가 2k개일 때 k개의 관통 전극을 구비하도록 구성되어 3개의 관통 전극을 갖게 된다. 즉 칩 선택 신호(CS0 ~ CS7)를 위한 관통 전극의 개수를 줄인다. 그리고 각각의 칩(CHi)에서 칩 선택 코드 전송부(20-1)는 칩 선택 코드(CSCD[0:2])를 인가받아 인접한 칩(CHi+1)으로 전송한다. 복수개의 칩(CHi) 각각은 칩 선택 코드 전송부(20-1)의 관통 전극의 개수가 줄어듬에 따라 칩 선택 신호(CS[0:7])보다 적은 비트 수로 인가되는 칩 선택 코드(CSCD[0:2])를 디코딩하여 칩 선택 신호(CS0 ~ CS7)를 생성하기 위한 선택 신호 디코더(40)를 구비한다. 즉 도 4의 칩은 칩 선택 코드 전송부(20-1)의 관통 전극 개수를 줄이고 대신 선택 코드 디코더(40)를 구비하여 칩 선택 신호(CS0 ~ CS7)를 활성화한다.
인식코드 생성부(10), 인식코드 디코더(30) 및 선택 신호 발생부(50)는 도 3과 동일한 구성을 가지므로 별도로 설명하지 않는다.
그리나 도 3 및 도 4의 선택 신호 전송부(150 ~ 157) 각각은 전송 게이트(TG0 ~ TG7)와 인버터(I0 ~ I7)가 아닌 논리곱 게이트로 구현될 수도 있다. 즉 대응하는 칩 코드(CID0 ~ CID7)와 대응하는 칩 선택 신호(CS0 ~ CS7)를 논리곱하여 해당 선택 신호(Sel)를 활성화할 수도 있다. 또한 칩 코드(CID0 ~ CID7)와 칩 선택 신호(CS0 ~ CS7)의 활성화 레벨에 따라 다른 구성을 가질 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 스택형 반도체 장치의 또 다른 예를 나타내는 도면이다.
도 1 내지 도 4에서는 각각의 칩에서 인식코드 생성부(10)의 관통 전극 개수가 적층되는 칩 개수의 1/2개로 구비된다. 그러나 도 4의 반도체 장치는 스택된 칩의 개수가 n(n은 자연수)개 일 때,
Figure pat00002
개의 관통 전극을 구비하여 인식 코드를 생성한다. 도 4에서는 4개의 칩이 적층되는 스택형 반도체 장치를 도시하였으므로, 인식코드 생성부의 관통 전극 개수는 3개로 구비된다.
그리고 도 1 및 도 2와 유사하게 각 칩의 상부 전극((Q301, Q302, Q303) ~ (Q371, Q372, Q373))은 1전극 단위로 로테이션되고, 인버터(IV30 ~ IV31)에 의해 1비트 반전되어 동일 칩의 하부 전극((P301, P302, P303) ~ (P371, P372, P373))로 연결된다. 그러나 도 4의 반도체 장치는 도 1 및 도 2와 마찬가지로 단순히 상부 전극에 인가된 인식 코드를 1 비트 반전((Q301, Q302, Q303) ~ (Q371, Q372, Q373)) 및 로테이션하여 하부 전극((P301, P302, P303) ~ (P371, P372, P373))으로 인가하면, 인식코드가 중복되는 칩이 발생하게 된다. 이러한 문제를 방지하기 위하여 도 4의 반도체 장치는 옵션 인버터(IV36-1)를 더 구비한다.
칩 인식 코드
CH37 0 1 0
CH36 0 1 1
CH35 1 1 0
CH34 1 0 0
CH33 0 0 0
CH32 0 0 1
CH31 0 1 1
CH30 1 1 1
표 3 은 인쇄회로 기판으로부터 최하단의 범프(B301 ~ B303) 각각으로 하이 레벨의 인식코드가 인가되는 경우에 적층된 칩(CH30 ~ CH37)이 가지는 인식코드를 나타낸다. 그리고 각 칩(CH30 ~ CH37)이 상부 레이어(TL)로 인가된 신호를 인식코드로 이용하는 것으로 가정하였다.
표 3 에 나타난 바와 같이 8개의 칩(CH30 ~ CH37)이 적층된 반도체 장치에 대하여 3개의 관통 전극만으로도 서로 다른 인식 코드를 발생할 수 있다. 다만 적층된 복수개의 칩에서 인식코드 발생부는 설계의 편의를 위하여 일반적으로 동일하게 설계되어야 한다. 따라서 비록 도 4에서는 7번째 적층된 칩(CH36)만이 옵션 인버터(IV36-1)를 구비하는 것으로 도시하였으나, 실제로는 모든 칩(CH30 ~ CH37)이 각각 옵션 인버터를 구비하도록 하고, 사용되지 않는 옵션 인버터는 퓨즈 공정, 레이저 공정 및 추가 관통 전극 형성 등으로 비활성화하도록 하여 구현될 것이다.
도 4에서는 8개의 칩(CH30 ~ CH37)을 구비하는 반도체 장치를 예로 들어 설명하였으므로, 하나의 옵션 인버터(IV36-1)만이 추가로 활성화되는 것으로 도시하였다. 그러나 칩의 개수가 확장되면 활성화되는 옵션 인버터의 개수도 증가된다. 경우에 따라서는 하나의 칩에 두 개 이상의 옵션 인버터가 추가로 활성화 될 수도 있다.
그리고 적층되는 칩의 개수가 2m 개인 경우에 2p*m+1 번째(p는 자연수) 칩의 옵션 인버터가 활성화된다. 즉 도 4에서는 7번째 칩의 옵션 인버터(IV36-1)가 활성화되었으나 16개의 칩이 적층 되는 경우에는 9번(16=24, 2*4+1=9)째 칩의 옵션 인버터가 활성화된다.
결과적으로 도 4의 스택형 반도체 장치는 옵션 인버터를 활성화하기 위한 추가적인 공정을 필요로 하지만, 인식 코드를 생성하기 위한 관통 정극의 개수를 최소화 할 수 있다.
본 발명에서 도 1 및 도 2에 도시된 실시예와 도 4에 도시된 실시예는 적층되는 칩의 개수가 4개 이하인 경우에는 동일한 형태로 구현된다.
상기에서는 발명을 용이하게 표현하기 위하여 상부 레이어와 하부 레이어 사이의 간격보다 관통 전극의 길이가 짧은 것으로 나타내었으나, 실제 상부 레이어와 하부 레이어 사이의 간격과 관통 전극의 길이는 다양하게 구현될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 적층된 n개(n은 자연수)의 칩을 구비하고,
    상기 n개의 칩 각각은
    제1 레이어에 형성되는 j개(j ≥ n/2 인 최소 자연수)의 제1 상부 전극과 제2 레이어의 상기 제1 상부 전극 각각과 대응하는 위치에 형성되는 j개의 하부 전극, 상기 j개의 하부 전극에 연결되는 j개의 제1 관통 전극 및 하나의 인버터를 구비하는 인식 코드 생성부를 구비하고,
    상기 j개의 제1 상부 전극은 상기 대응하는 j개의 하부 전극에 1비트 로테이션하여 전기적으로 연결되되, 상기 j개의 제1 상부 전극 중 하나의 제1 상부 전극은 상기 인버터를 통해 상기 j개의 하부 전극 중 하나의 하부 전극에 연결되는 스택형 반도체 장치.
  2. 제1 항에 있어서, 상기 스택형 반도체 장치는
    상기 적층된 n개의 칩 중 인쇄회로 기판에 인접한 칩은 외부에서 인가되는 j비트의 인식 코드를 인가받고, 나머지 칩은 인접한 칩을 통해 상기 j비트의 인식 코드를 인가받는 것을 특징으로 하는 스택형 반도체 장치.
  3. 제2 항에 있어서, 상기 n 개의 칩 각각은
    상기 인식 코드 생성부로부터 상기 j비트의 인식 코드를 인가받아 디코딩하여 n 비트의 칩 코드를 출력하는 인식 코드 디코더;
    외부 또는 인접한 칩으로부터 칩 선택 코드를 인가받기 위하여 상기 제1 레이어 상에 형성되는 제2 상부 전극, 상기 제2 상부 전극의 하부에 형성되는 제2 관통 전극을 구비하는 칩 선택 코드 전송부; 및
    상기 n 비트의 칩 코드와 상기 칩 선택 코드를 인가받고, 상기 칩 선택 코드에 대응하는 n 비트의 칩 선택 신호와 상기 n비트의 칩 코드가 매치되는 경우에 선택 신호를 활성화하는 선택 신호 발생부를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  4. 제3 항에 있어서, 상기 선택 신호 발생부는
    k(k ≥
    Figure pat00003
    인 최소 자연수)비트의 상기 칩 선택 코드를 인가받아 디코딩하여 상기 n 비트의 칩 선택 신호를 출력하는 선택코드 디코더를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  5. 제3 항에 있어서, 상기 선택 신호 발생부는
    n 비트의 상기 칩 선택 코드를 n 비트의 칩 선택 신호로서 인가받는 것을 특징으로 하는 반도체 장치.
  6. 적층된 2m개(m은 자연수)의 칩을 구비하고,
    상기 2m개의 칩 각각은
    제1 레이어에 형성되는 m개의 상부 전극과 상기 제1 레이어의 하부에 위치하는 제2 레이어에 상기 상부 전극 각각과 대응하는 위치에 형성되는 m개의 하부 전극, 상기 m개의 하부 전극의 하부에 형성되는 m개의 관통 전극 및 하나의 인버터를 구비하는 인식 코드 생성부를 구비하고,
    상기 m개의 상부 전극은 상기 대응하는 m개의 하부 전극에 1비트 로테이션하여 전기적으로 연결되되, 상기 m개의 상부 전극 중 하나의 상부 전극은 상기 인버터를 통해 상기 m개의 하부 전극 중 하나의 하부 전극에 연결되는 스택형 반도체 장치.
  7. 제6 항에 있어서, 상기 2m개의 칩 각각은
    적어도 하나의 옵션 인버터를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
  8. 제7 항에 있어서, 상기 스택형 반도체 장치는
    2p*m+1 번째(p는 자연수) 칩의 상기 옵션 인버터를 활성화하여 대응하는 인식 코드의 1비트를 반전하여 전송하고, 나머지 칩의 상기 옵션 인버터는 비활성화하여 대응하는 인식 코드의 1비트를 반전없이 전송하는 것을 특징으로 하는 스택형 반도체 장치.
  9. 제8 항에 있어서, 상기 스택형 반도체 장치는
    상기 적층된 2m개의 칩 중 인쇄회로 기판에 인접한 칩은 외부에서 인가되는 m비트의 인식 코드를 인가받고, 나머지 칩은 인접한 칩을 통해 상기 m비트의 인식 코드를 인가받는 것을 특징으로 하는 스택형 반도체 장치.
  10. 제6 항에 있어서, 상기 2m개의 칩 각각은
    상기 인식 코드 생성부로부터 상기 m비트의 인식 코드를 인가받아 디코딩하여 2m비트의 칩 코드를 출력하는 인식 코드 디코더;
    외부 또는 인접한 칩으로부터 칩 선택 코드를 인가받기 위하여 상기 제1 레이어 상에 형성되는 제2 상부 전극, 상기 제2 상부 전극의 하부에 형성되는 제2 관통 전극을 구비하는 칩 선택 코드 전송부; 및
    상기 2m비트의 칩 코드와 상기 칩 선택 코드를 인가받고, 상기 칩 선택 코드에 대응하는 2m비트의 칩 선택 신호와 상기 2m비트의 칩 코드가 매치되는 경우에 선택 신호를 활성화하는 선택 신호 발생부를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 장치.
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