KR970023464A - 테스트 회로가 설치된 반도체 메모리 - Google Patents

테스트 회로가 설치된 반도체 메모리 Download PDF

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

페이지 모드의 테스트 동작을 수행하는 DRAM용 테스트 회로가 기술된다. 이 테스트 회로는 액티브 저 레벨로부터 행(column) 어드레스 스트로브의 인액티브 고 레벨로의 변화에 응답하여 비교 결정신호 ψ1 또는 열 어드레스 스트로브의 액티브 저 레벨동안에는 CAS신호, 또는 RAS신호를 발생하는 비교 결정 신호 발생 회로(71)를 가진 비교 제어블럭(7A)를 구비한다.

Description

테스트 회로가 설치된 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 테스트 회로의 제1실시예의 블록도.

Claims (3)

  1. 복수의 메모리 셀을 가진 셀 어레이, 상기 메모리 셀 어레이에 접속되어, 이로부터 제1 및 제2메모리 데이터를 동작적으로 출력하는 제1 및 제2데이터 선, 예상값을 전송하는 예상값 데이터 버스를 포함하는 테스터 회로, 선정된 테스트 모드 상태를 검출하여 테스트 제어 신호를 출력하는 테스트 제어 회로, 및 상기 테스트 제어 신호에 응답하여 상기 제1 및 제2메모리 데이터와 상기 예상값 데이터 중에서 매칭(matching)을 검출하는 수용 판정 회로를 구비하는 반도체 메모리 장치에 있어서, 상기 테스트 제어 회로가 열 어드레스 스트로브 신호의 활성 레벨 동안 행 어드레스 스트로브 신호의 활성 레벨에서 비활성 레벨로의 변화에 응답하여 상기 테스트 제어 신호를 발생하는 테스트 제어 신호 발생기 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 수용 판정 회로는, 상기 제1 및 제2메모리 데이터간의 매칭을 검출하기 위한 제1배타적 OR 게이트; 상기 제1메모리 데이터와 상기 예상값 데이터간의 매칭을 검출하기 위한 제2배타적 OR 게이트; 상기 제1 및 제2배타적 OR 게이트의 논리합을 판정하여, 논리합 신호를 검출하기 위한 OR 게이트; 상기 테스트 제어 신호의 공급에 응답하여 상기 논리합 신호와의 논리적 적(logical product)을 판정하여 논리적 신호를 출력하기 위한 AND 게이트; 및 상기 리세트 신호의 공급에 응답하여 리셋되며, 상기 논리적 신호를 저장하여 상기 판정 신호를 출력하기 위한 플립 플롭을 구비하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 테스트 제어 회로는, 상기 테스트 모드 상태에서는, 테스트 사이클이 테스트 모드 판정 신호의 활성화에 응답하여 상기 수용 판정에 대한 것임을 검출하며, 기록 인에이블 신호의 비활성화 상태에서는, 상기 행 어드레스 스트로브 신호의 비활성화 상태로의 시프팅에 응답하여 상기 테스트 제어 신호를 발생하고, 상기 기록 인에이블 신호의 활성화 상태에서는, 상기 테스트 제어 신호의 발생을 정지하며 테스트 모드를 기록 사이클로 설정하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960049913A 1995-10-31 1996-10-30 테스트 회로가 설치된 반도체 메모리 KR100206677B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425444B1 (ko) * 2001-03-27 2004-03-30 삼성전자주식회사 칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965902A (en) * 1995-09-19 1999-10-12 Micron Technology Method and apparatus for testing of dielectric defects in a packaged semiconductor memory device
US5966388A (en) * 1997-01-06 1999-10-12 Micron Technology, Inc. High-speed test system for a memory device
US6011744A (en) * 1997-07-16 2000-01-04 Altera Corporation Programmable logic device with multi-port memory
US6009026A (en) * 1997-07-28 1999-12-28 International Business Machines Corporation Compressed input/output test mode
KR100253354B1 (ko) * 1997-11-20 2000-05-01 김영환 반도체 메모리의 동작 검사장치
US6072737A (en) * 1998-08-06 2000-06-06 Micron Technology, Inc. Method and apparatus for testing embedded DRAM
US6034900A (en) 1998-09-02 2000-03-07 Micron Technology, Inc. Memory device having a relatively wide data bus
US6115303A (en) * 1998-10-09 2000-09-05 Micron Technology, Inc. Method and apparatus for testing memory devices
JP2001014900A (ja) * 1999-06-29 2001-01-19 Fujitsu Ltd 半導体装置及び記録媒体
JP4521922B2 (ja) * 2000-03-17 2010-08-11 Ｏｋｉセミコンダクタ株式会社 組み込み型メモリ試験回路
KR100396700B1 (ko) * 2001-04-02 2003-09-03 주식회사 하이닉스반도체 테스트 회로
DE10121309B4 (de) * 2001-05-02 2004-01-29 Infineon Technologies Ag Testschaltung zum Testen einer zu testenden Schaltung
JP2004020230A (ja) * 2002-06-12 2004-01-22 Mitsubishi Electric Corp 試験容易化回路およびテスタ
JP4400081B2 (ja) * 2003-04-08 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
JP4370527B2 (ja) 2005-05-20 2009-11-25 エルピーダメモリ株式会社 半導体記憶装置
KR100809070B1 (ko) * 2006-06-08 2008-03-03 삼성전자주식회사 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법
JP2009070456A (ja) * 2007-09-12 2009-04-02 Renesas Technology Corp 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
JPH0676598A (ja) * 1992-08-28 1994-03-18 Mitsubishi Electric Corp 半導体記憶装置
JPH0799000A (ja) * 1993-09-30 1995-04-11 Nec Corp Ｒａｍブロックテスト方法および回路
JP3142435B2 (ja) * 1994-02-15 2001-03-07 株式会社東芝 半導体集積回路装置
JP2591468B2 (ja) * 1994-04-20 1997-03-19 株式会社日立製作所 ダイナミックｒａｍのテスト方法
JPH0877797A (ja) * 1994-09-01 1996-03-22 Fujitsu Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425444B1 (ko) * 2001-03-27 2004-03-30 삼성전자주식회사 칩 선택회로를 구비하는 반도체 메모리장치 및 칩선택신호 발생 방법

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