KR100354276B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치는 용장 셀이 용장 워드 라인과 각각 접속되어 배치된 로우 용장 셀 어레이(5) 및 메모리 셀이 워드 라인과 각각 접속되어 배치된 메모리 셀 어레이(6)를 포함한다. 정상 동작 모드에서는, 워드 라인이 입력 어드레스(AD)에 응답하여 순차 활성화되어, 메모리 셀 어레이의 각각의 메모리 셀로부터 기억된 정보(MD)가 판독 출력된다. 입력 어드레스가 메모리 셀 어레이 내의 불량 메모리 셀과 접속된 워드 라인을 지정하는 불량 워드 라인 어드레스와 일치하면, 용장 워드 라인을 선택적으로 활성화하여 활성화가 금지된 워드 라인과 교환함으로써, 용장 워드 라인과 접속된 각각의 용장 셀로부터 기억된 정보를 판독 출력한다. 번-인 테스트 모드에서는, 용장 워드 라인과 워드 라인을 일괄적으로 활성화하고 스트레스를 가하여, 용장 셀 및 메모리 셀에 대하여 일괄적으로 번-인 테스트를 행한다. 따라서, 제조시의 번-인 테스트에 필요한 시간을 단축할 수 있다. 불량 테스트 모드에서는, 용장 워드 라인을 순차 활성화하고 스트레스를 가하여, 각각의 용장 셀에 대해 품질 점검을 하는 불량 테스트를 행한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 메모리 셀 및 용장 셀에 대해 번-인 테스트를 행하는 테스트 회로를 구비한 반도체 기억 장치에 관한 것이다.
본 출원은 일본 특허 출원 번호 평11-57576호에 근거한 것으로, 여기서는 참조로서 포함되어 있다.
통상, 제조되고 있는 반도체 기억 장치의 초기 불량을 제거하기 위해, 고온 상태에서 반도체 기억 장치에 고전압(이하, "스트레스"라고 함)을 인가하여 가속테스트를 행한다. 즉, 상술한 고온 상태에서 반도체 기억 장치에 스트레스를 인가하여 초기 불량을 제거하는 번-인 테스트가 이러한 테스트에 해당한다.
종래에는, 번-인 테스트시에, 반도체 기억 장치를 번-인 테스트 모드로 설정한다. 여기서는, 프리-디코더를 직접 제어함으로써, 다수의 메모리 셀의 워드 라인을 일괄 선택하여, 메모리 셀에 스트레스를 전달한다. 전체 메모리 셀에 소정 시간 이상 동안에 스트레스를 전달하기 위해서, 전체 워드 라인을 순차 선택 또는 일괄 선택하여, 가속 테스트 시간을 단축하고 있다.
지금부터, 도 6을 참조하여 관련 기술 1에 따른 반도체 기억 장치의 예에 대하여 설명한다. 여기서는, 용장 회로를 활성화한 후에, 사용되는 전체 워드 라인을 순차 선택하여 번-인 테스트를 행한다.
번-인 테스트시의 동작을 이하에서 간단하게 설명한다.
도 6에서, 어드레스 버퍼(61)에는 외부 시스템 또는 장치(이하, 단순히 "외부"라고 칭함)로부터 제공된 어드레스 신호 ADRS가 공급된다. 어드레스 버퍼(61)는 어드레스 신호 ADRS를 내부 어드레스 신호 AD로 변환하여, 몇몇 내부 회로, 즉, 로우 용장 선택 회로(63), 로우 디코더(64) 및 컬럼 디코더(65)에 전송한다.
로우 디코더(64)는 내부 어드레스 신호 AD를 디코드하여 워드 라인중 하나를 선택하는 워드 라인 선택 신호 WD를 생성한다. 워드 라인 선택 신호 WD가 정규 메모리 셀 영역(67) 내의 해당 메모리 셀에 공급된다.
로우 디코더(64)는 로우 용장 선택 회로(63)로부터 제어 신호 RDE를 입력한다. 여기서, 제어 신호 RDE가 하이 레벨이면, 예를 들면, 로우 디코더(64)는 워드 라인 선택 신호 WD를 출력하지 않는다. 즉, 로우 디코더(64)는 다음과 같은 이유로 정규 메모리 셀(67)을 선택하지 않는다.
어드레스 신호 ADRS가 지정한 워드 라인과 연결된 메모리 셀에서 불량이 발생하면, 로우 용장 선택 회로(63)가 제어 신호 RDE가 하이 레벨로 설정되어 로우 디코더(64)로 공급되도록 동작한다.
컬럼 디코더(65)는 내부 어드레스 신호 AD를 디코드하여 컬럼 선택 신호 CSL를 생성하고 비트 라인중 하나를 선택하도록 한다. 컬럼 선택 신호 CSL이 컬럼 선택기(68)에 공급된다. 정규 메모리 셀 영역(67)은 정상적인 어드레싱이 행해지는 메모리 셀이 형성된 영역(또는 구역)이다.
정규 메모리 셀 영역(67)에서는, 하이 레벨의 상술한 워드 라인 선택 신호 WD가 다수의 메모리 셀을 활성화시키고, 이로부터 기억된 정보 "MD"의 복수의 세트가 판독 출력된다.
컬럼 선택 신호 CSL은 기억된 정보 MD의 복수의 세트중 하나를 선택한다. 판독 모드에서, 컬럼 선택기(68)는 판독 출력 데이타를 데이타 DT로서 다루고, 이는 입출력 버퍼(69) 내의 지정된 비트 부분에 전송된다. 기록 모드에서, 컬럼 선택기(68)는 데이타 DT를 입출력 버퍼(69) 내의 지정된 비트 부분으로부터 기록 데이타로서 입력한다.판독 모드에서, 입출력 버퍼(69)는 데이터 단자 DATA에 출력되는 출력 신호를 생성하기 위해 데이터 DT를 증폭한다. 기록 모드에서, 입출력 버퍼(69)는 데이터 단자 DATA로부터의 입력 신호로서 데이터 DT를 입력한다. 그래서, 입출력 버퍼(69)는 입력 신호를 증폭하고, 증폭된 신호가 컬럼 선택기(68)에 공급된다. 테스트 모드 설정 회로(62)는 입력 단자 TEST에 의해 외부로부터 입력되는 제어 신호에 기초하여 테스트 신호 T1을 생성한다. 테스트 신호 T1이 로우 용장 선택 회로(63)에 공급된다.
로우 용장 선택 회로(63)는, 내부 어드레스 신호 ADD에 기초하여, 로우 용장 셀 영역(66)과 각각 연결되어 있는 용장 워드 라인중 하나를 선택한다.
다음으로, 도 7을 참조하여 로우 용장 선택 회로(63)를 보다 상세하게 설명한다.
도 7에서, 로우 용장 선택 회로(63)는 로우 용장 어드레스 설정 회로(70o내지 70m)(여기서, "m"은 임의로 선택한 정수임) 및 로우 용장 테스트 디코더(72)를 이용하여 구성되고, 로우 용장 셀 영역(66)에서의 용장 워드 라인이 선택된다.
각각의 로우 용장 어드레스 설정 회로(70o내지 70m)는 정규 메모리 셀 영역(67)에서의 "불량" 메모리 셀이 접속된 워드 라인의 어드레스를 기억한다. 로우 용장 어드레스 설정 회로(70o내지 70m)가 내부에 각기 기억된 어드레스를 입력하는 경우, 인버터(71o내지 71m) 각각에 의해 용장 워드 신호 RDo내지 RDm를 출력한다. 여기서, 각각의 인버터(71o내지 71m)는 입력 신호의 극성을 반전시킨다.
로우 용장 테스트 디코더(71)는 테스트 신호 T1의 입력시에 활성화된다. 따라서, 로우 용장 테스트 디코더(71)는 내부 어드레스 신호 AD에 기초하여, 용장 워드 선택 신호 RWo내지 RWm를 출력한다. NOR 회로(73o)는 2 입력의 "NOR" 논리 회로이다. 여기서, NOR 회로(73o)는 용장 워드 신호 RDo및 용장 워드 선택 신호 RWo중 적어도 하나가 하이 레벨인 경우 로우 레벨의 신호 WDo를 출력한다.
유사하게, NOR 회로(731내지 73m)는, 용장 워드 신호 RDo내지 RDm및/또는 용장 워드 선택 신호 RW1내지 RWm이 하이 레벨인 경우, 로우 레벨의 신호 WD1내지 WDm를 각각 출력하는 2 입력의 "NOR" 논리 회로이다.
인버터(74o내지 74m)는 각각 입력 신호 WDo내지 WDm의 극성을 반전시킨다. 번-인 테스트 모드에서, 각 인버터는 승압 전압 VB와 일치하도록 하이 레벨의 전압을 변환시킨다. 따라서, 인버터(74o내지 74m)는 용장 워드 라인 선택 신호 RWDo내지 RWDm를 각각 생성한다.
NAND 회로(75)는 (m+1) 입력의 NAND 논리 회로이고, NOR 회로(73o내지 73m)로부터 출력된 신호 WDo내지 WDm에 기초하여 워드 라인 선택 금지 신호 RDE를 생성한다. 여기서, 용장 워드 선택 신호 RWo내지 RWm중 하나가 "로우"이면, NAND 회로(75)는 하이 레벨의 워드 라인 선택 금지 신호 RDE를 출력하여, 로우 디코더(64)에 공급한다. 즉, 용장 워드 라인 신호 RWDo내지 RWDm중 하나가 하이가 되는 경우, 워드 라인 선택 금지 신호 RDE가 로우가 되어, 로우 용장 선택 회로(63)가 로우 디코더(64)의 활성화를 금지시킨다. 따라서, 정규 메모리 셀 영역(67)의 워드 라인이 선택되는 것을 금지시킨다.
다음으로, 도 8을 참조하여 로우 용장 어드레스 설정 회로(70o내지 70m)를 나타내는 것으로서, 로우 용장 어드레스 설정 회로(70o)에 대해 설명한다. 즉, 도 8은 로우 용장 어드레스 설정 회로(70o)의 구성을 도시하는 블럭도이다.
도 8에서, 참조 기호 "MM"은 제어 신호 PS에 의해 온 또는 오프되는 p-채널 MOS 트랜지스터(여기서, "MOS"는 "Metal Oxide Semiconductor(금속 산화막 반도체)"의 단축어임)를 지정한다. 내부 어드레스 신호 AD가 로우 용장 어드레스 설정 회로(70o)에 입력되기 전에, p-채널 MOS 트랜지스터(MM)는 로우 레벨의 제어 신호 PS에 의해 라인(DT10)에 대해 프리차지를 행한다.
어드레스 버퍼(61)에 입력되는 상술한 어드레스 신호 ADRS는, 예를 들면, 다수의 어드레스 신호 Ao내지 An(여기서, "n"은 정수임)으로 구성된다.
어드레스 신호 Ao내지 An에 기초하여, 어드레스 버퍼(61)는 내부 어드레스 신호 ADo내지 ADn및 내부 어드레스 신호 ADoB 내지 ADnB를 각각 생성하여 출력한다.
상기한 신호에 응답하여, n-채널 MOS 트랜지스터(Mo내지 Mn) 및 n-채널 MOS 트랜지스터(MoB 내지 MnB)가 제공된다. n-채널 MOS 트랜지스터(Mo)의 경우, 소스는 접지되고, 드레인은 퓨즈 저항기(Ho)에 의해 라인(DT10)에 접속된다. 또한, 내부 어드레스 신호 ADo는 n-채널 MOS 트랜지스터(Mo)의 게이트에 입력된다. 내부 어드레스 신호 ADo가 하이 레벨인 경우, n-채널 MOS 트랜지스터(Mo)는 온이 되어, 라인(DT1O)은 퓨즈 저항기(Ho)에 의해 방전된다.
n-채널 MOS 트랜지스터(MoB)의 경우, 소스는 접지되고, 드레인은 퓨즈 저항기(HoB)에 의해 라인(DT1O)에 접속된다. 또한, 내부 어드레스 신호 ADoB가 n-채널 MOS 트랜지스터(MoB)의 게이트에 입력된다. 내부 어드레스 신호 ADoB가 하이 레벨에 있는 경우, n-채널 MOS 트랜지스터(MoB)는 온이 되어, 라인(DT10)은 퓨즈 저항기(HoB)에 의해 방전된다.
각각의 n-채널 MOS 트랜지스터(M1내지 Mn)는 상술한 n-채널 MOS 트랜지스터(Mo)와 유사하게 설치된다. 즉, 소스는 접지되고, 드레인은 퓨즈 저항기(H1내지 Hn)에 의해 라인(DT10)에 각각 접속된다. 또한, 내부 어드레스 신호 AD1내지 ADn은 n-채널 MOS 트랜지스터(M1내지 Mn)의 게이트에 각각 입력된다. 내부 어드레스 신호 AD1내지 ADn이 하이가 되는 경우, n-채널 MOS 트랜지스터(M1내지 Mn)이 각각 온이 되어, 라인(DT10)이 퓨즈 저항기(H1내지 Hn)에 의해 각각 방전된다.
각각의 n-채널 MOS 트랜지스터(M1B 내지 MnB)는 상술한 n-채널 MOS 트랜지스터(MoB)와 유사하게 설치된다. 즉, 소스는 접지되고, 드레인은 퓨즈 저항기(H1B 내지 HnB)에 의해 라인(DT10)에 각각 접속된다. 또한, 내부 어드레스 신호 AD1B 내지 ADnB가 n-채널 MOS 트랜지스터(M1B 내지 MnB)의 게이트에 각각 입력된다. 내부 어드레스 신호 AD1B 내지 ADnB가 하이가 되면, n-채널 MOS 트랜지스터(M1B 내지 MnB)가 각각 온이 되어, 라인(DT1O)이 퓨즈 저항기(H1B 내지 HnB)에 의해 각각 방전된다.
정규 메모리 셀 영역(67)의 불량 메모리 셀에 접속된 워드 라인을 나타내는 어드레스를 기억하기 위해, 내부 어드레스 신호 AD의 극성에 대해 반대의 값에 대응하는 퓨즈 저항기(H1내지 Hn및 H1B 내지 HnB)중 적어도 하나를 절단한다.
내부 어드레스 신호 ADo, ADoB, AD1및 AD1B가 각각 하이, 로우, 로우, 하이 레벨이라고 가정한다. 이 경우, 퓨즈 저항기(HoB 및 H1)가 절단된다. 상술한 바와 같이, 내부 어드레스 신호 AD의 극성에 반대되는 값에 대응하는 퓨즈 저항기를 절단함으로써, 로우 용장 어드레스 설정 회로(70o)는 정규 메모리 셀 영역(67)의 불량 메모리 셀에 접속된 워드 라인을 지정하는 어드레스를 기억한다.
로우 용장 어드레스 설정 회로(70o)가 정규 메모리 셀 영역(67)의 불량 메모리 셀에 접속된 워드 라인을 지정하는 기억 어드레스를 나타내는 데이타를 입력하면, 라인(DT10)은 방전 경로가 사라지기 때문에 하이 레벨로 되어, 인버터(80)는 로우 레벨 출력을 제공한다.
다음으로, 도 9를 참조하여, 로우 용장 테스트 디코더(72)를 상세하게 설명한다. 도 9는 로우 용장 테스트 디코더(72)의 구성을 도시하는 블럭도이다.
로우 용장 테스트 디코더(72)는, 예를 들면, 4개의 워드 라인을 갖는 로우 용장 셀 영역(66)에 대하여 메모리 셀의 선택을 행한다(도 6 참조). 즉, 로우 용장 테스트 디코더(72)가 소정의 조건 m=4인 경우에 대해서 설명한다.
도 9에서, 참조 번호(82, 83)는 내부 어드레스 신호 ADo, AD1의 극성을 반전시키는 인버터를 각각 표시한다. 또한, 참조 번호(84 내지 87)는 입력 신호에 대하여 "AND" 논리 동작을 행하는 3 입력 AND 회로를 표시한다. 예를 들면, 테스트 신호 T1이 하이이고 내부 어드레스 신호 ADo, AD1둘다가 하이이면, AND 회로(87)는 용장 워드 선택 신호 RWo에 대해 하이 레벨을 출력한다.
즉, 로우 용장 테스트 디코더(72)는, 로우 용장 어드레스 설정 회로(70o내지 70m)의 설정에 관계없이, 테스트 신호 T1에 의해 활성화되어, 로우 용장 셀의 특정 워드 라인이 활성화된다. 따라서, 로우 용장 테스트 디코더(72)는 로우 용장 셀 영역(66)의 메모리 셀에 대하여 동작 테스트를 행하는데 사용된다.
상술한 회로 동작에 따르면, 번-인 테스트 모드에서 외부로부터 제공된 어드레스 신호 ADRS에 기초하여 소정의 워드 라인이 선택되어, 승압 전압 VB가 선택된 워드 라인에 접속된 메모리 셀에 인가된다.
어드레스 버퍼(61)가 불량 메모리 셀에 접속되지 않은 워드 라인을 나타내는 어드레스 신호 ADRS를 입력하면, 로우 디코더(64)는 정규 메모리 셀 영역(67)의 워드 라인을 선택하여, 승압 전압 VB가 선택된 워드 라인에 접속된 메모리 셀에 인가된다. 어드레스 버퍼(61)가 불량 메모리 셀에 접속된 워드 라인을 나타내는 어드레스 신호 ADRS를 입력하면, 본 장치는 정규 메모리 셀 영역(67)의 워드 라인의 선택을 금지시키지만, 로우 용장 선택 회로(63)는 로우 용장 셀 영역(66)의 용장 워드 라인을 선택하여, 승압 전압 VB가 선택된 용장 워드 라인에 접속된 메모리 셀에 인가된다.
일본 특허 공개 제1 공보 제9-63273호는 번-인 테스트 시간을 단축시키기 이위해, 정규 메모리 셀 영역의 복수의 워드 라인에 승압 전압을 동시에 인가하는 "관련 기술 2"로서 반도체 기억 장치의 또 다른 예를 개시하고 있다.
일본 특허 공개 제1 공보 제9-45097호는 번-인 테스트 모드에서, 정규 메모리 셀 영역의 복수의 워드 라인을 선택하는 것 이외에 복수의 용장 워드 라인을 선택하는 "관련 기술 3"으로서 반도체 기억 장치의 다른 예를 개시하고 있다. 즉, 관련 기술 1의 로우 용장 어드레스 설정 회로(예컨대, 도 8의 70o)의 상술한 구성을 도 10에 도시된 바와 같이 변형한 것으로, 전원과 라인(DT100) 사이에 p-채널 MOS 트랜지스터(M100)를 삽입한다. p-채널 MOS 트랜지스터(M100)는 비선택 용장 워드 라인에 대응하는 라인(DT100)이 번-인 테스트 모드에서 로우 레벨로 방전되도록 동작한다.
도 10에서, 번-인 테스트를 나타내는 테스트 신호 T4가 인버터(81)에 의해 p-채널 MOS 트랜지스터(M100)의 게이트에 입력된다. 테스트 신호 T4가 하이 레벨이고 번-인 테스트 모드를 지정하는 경우, p-채널 MOS 트랜지스터(M100)가 턴온된다.
번-인 테스트 모드에서, n-채널 MOS 트랜지스터(Mo내지 Mm) 및 n-채널 MOS 트랜지스터(MoB 내지 MnB)중 임의의 하나가 온되는 반면, p-채널 MOS 트랜지스터(M100)는 턴 온되어 퓨즈 저항기에 의해 라인(DT100)이 방전되는 것을 방지한다. 따라서, 라인(DT100)의 전위 감소를 피할 수 있다.
상술한 바와 같은 이유로, p-채널 MOS 트랜지스터(M100)는, n-채널 MOS 트랜지스터(Mo내지 Mn) 및 n-채널 MOS 트랜지스터(MoB 내지 MnB) 모두가 턴 온될 때 퓨즈 저항기를 통해 전류가 흐른다 해도 라인(DT100)의 전압을 유지하도록 전류를 흐르게할 능력을 필요로 한다.
일본 특허 출원 번호 평3-515818호(국제 특허 공개 공보 번호 WO 92/06475에 해당함)는 도 11에 도시된 "관련 기술 4"로서 반도체 기억 장치(또는 반도체 메모리)의 예를 개시한다. 도 11의 반도체 기억 장치는 워드 라인 선택 회로(151), 불량 어드레스 기억 회로(155)(전술한 퓨즈 저항기에 해당함) 및 로우 디코더(158)에 관계없이 제어 회로(156)(도 6에 도시된 전술한 로우 디코더(64)에 해당함)를 제공한다. 여기서, 본 장치는 정규 메모리 셀의 워드 라인 및 용장 메모리 셀의 용장 워드 라인을 동시에 선택하도록 고안된다.
번-인 테스트 모드에서, 워드 라인 선택 회로(151)는 제어 회로(156)에 입력되는 테스트 모드 신호에 기초하여 복수의 워드 라인에 승압 전압을 인가한다. 누설 전류를 감소시키기 위해, 불량 어드레스 기억 회로(115)에 어드레스가 기억되어 있는 워드 라인에는 승압 전압이 인가되는 것을 방지한다.
상술한 관련 기술 1 내지 4는 다음과 같은 문제점이 있다.
(1) 관련 기술 1의 문제
관련 기술 1의 반도체 기억 장치는 외부로부터 제공되는 어드레스 신호 ADRS를 순차적으로 변화시켜서, 정규 메모리 셀 및 로우 용장 메모리 셀 등의 사용되는 메모리 셀 전부에 순차적으로 승압 전압이 인가될 수 있도록 하고있다. 그러나, 메모리 용량이 증가함에 따라 번-인 테스트 시간이 현저하게 증가하여, 관련 기술 1은 반도체 기억 장치의 제조시에 과도한 시간이 요구되는 문제가 생긴다.
(2) 관련 기술 2의 문제
관련 기술 2는 정규 메모리 셀의 복수의 워드 라인을 선택하는 것을 설명하고 있으나, 로우 용장 셀의 용장 워드 라인을 선택하는 구성에 대해서는 설명이 부족하다. 따라서, 로우 용장 셀의 용장 워드 라인이 선택은, 워드 라인 선택을 금지하는 관련 기술 1의 상술한 제어 신호 RDE와 동일한 특정 신호로 인해 로우 디코더가 동작하는 것을 금지시킨다. 즉, 정규 메모리 셀의 워드 라인을 선택하는 것이 불가능하게 된다.
관련 기술 1과 유사하게, 관련 기술 2는 정규 메모리 셀의 워드 라인 및 로우 용장 셀의 용장 워드 라인을 동시에 선택함으로써 번-인 테스트를 행할 수가 없는 문제가 있다.
(3) 관련 기술 3의 문제점
정규 메모리 셀의 워드 라인과 로우 용장 셀의 용장 워드 라인을 동시에 선택함으로써 번-인 테스트를 행할 수 없는 결점을 해결하기 위해, 관련 기술 3에는 라인(DT10)의 전위를 유지하기 위해 p-채널 MOS 트랜지스터(M100)가 구비되어, 용장 워드 라인이 선택된다.
그러나, 충분한 전류 공급력을 갖는 p-채널 MOS 트랜지스터(M100)를 제공하기 위해, 형성 영역이 증가된다. 이로 인해 칩의 전체 크기가 커진다. 또한, 과도한 전류가 흐르게 된다. 즉, 관련 기술 3은 전류 소비가 증가되는 문제가 생긴다.
또한, 테스트 장치로서의 전류 공급 능력에 한계가 있다. 따라서, 소모되는 전류가 증가하여 일괄적으로 번-인 테스트될 수 있는 반도체 기억 장치의 수가 제한된다. 즉, 번-인 테스트가 전체적으로 많은 시간을 필요로 하는 문제가 있다.
(4) 관련 기술 4의 문제점
관련 기술 4는 정규 메모리 셀의 각각의 워드 라인을 점검하여, 번-인 테스트시에 점검된 워드 라인에 승압 전압을 인가하는 불량 어드레스를 기억하는 불량 어드레스 기억 회로(55)가 필요하다. 이로 인해, 관련 기술 4는 상기 회로의 형성을 위한 영역이 필요하다. 따라서, 칩 면적 크기가 증대하는 문제가 있다.
본 발명의 목적은 번-인 테스트시에 칩 면적 크기를 증대시키지 않고도 복수의 워드 라인에 승압 전압을 동시에 인가할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은 복수의 반도체 기억 장치를 짧은 시간 내에 일괄적으로 번-인 테스트하여, 번-인 테스트에 요구되는 총 시간을 단축시킬 수 있도록 하는 것이다.
본 발명의 다른 목적은 반도체 기억 장치의 제조시에 번-인 테스트의 처리 효율을 향상시키는 것이다.
본 발명의 반도체 기억 장치는 용장 셀이 용장 워드 라인에 각각 접속되어 배치된 로우 용장 셀 어레이와 메모리 셀이 워드 라인에 각각 접속되어 배치된 메모리 셀 어레이를 포함한다. 정상 동작 모드에서는, 워드 라인이 입력 어드레스에 응답하여 순차 활성화되어, 메모리 셀 어레이의 각각의 메모리 셀로부터 기억 정보가 판독 출력된다. 입력 어드레스가 메모리 셀 어레이 내의 불량 메모리 셀에 접속된 워드 라인을 지정하는 불량 워드 라인 어드레스와 일치하면, 용장 워드 라인이 활성화가 금지된 워드 라인이 교체로서 선택적으로 활성화되어, 기억 정보가 용장 워드 라인에 접속된 용장 셀 각각으로부터 판독 출력된다. 번-인 테스트 모드에서, 용장 워드 라인 및 워드 라인들이 일괄 활성화되어 스트레스가 가해지고, 용장 셀 및 메모리 셀에 대하여 번-인 테스트가 일괄적으로 행해진다. 불량 테스트 모드에서는, 용장 워드 라인이 순차적으로 활성화되어 스트레스가 가해지고, 용장 셀 각각에 대한 품질을 점검하기 위한 불량 테스트가 행해진다.
본 발명은 번-인 테스트되는 용장 셀 및 메모리 셀을 동시에 그리고 일괄 선택할 수 있으므로, 제조시의 번-인 테스트에 요구되는 시간을 단축할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블럭도.
도 2는 본 발명의 제1 실시예에 따른 로우 용장 선택 회로의 내부 구성을 도시하는 블럭도.
도 3은 본 발명의 제2 실시예에 따른 로우 용장 선택 회로의 내부 구성을 도시하는 블럭도.
도 4는 본 발명의 제2 실시예에 따른 도 3에 도시된 로우 용장 테스트 디코더의 내부 구성을 도시하는 회로도.
도 5는 본 발명의 제3 실시예에 따른 로우 용장 선택 회로의 내부 구성을 도시하는 블럭도.
도 6은 관련 기술 1의 반도체 기억 장치의 구성을 도시하는 블럭도.
도 7은 도 6에 도시된 로우 용장 선택 회로의 내부 구성을 도시하는 블럭도.
도 8은 도 7에 도시된 로우 용장 어드레스 설정 회로의 내부 구성을 도시하는 회로도.
도 9는 도 7에 도시된 로우 용장 테스트 디코더를 도시하는 회로도.
도 10은 관련 기술 3에 사용되는 로우 용장 어드레스 설정 회로의 내부 구성을 도시하는 회로도.
도 11은 관련 기술 4의 반도체 기억 장치의 구성을 도시하는 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 어드레스 버퍼
2 : 로우 용장 선택 회로
3 : 로우 디코더
4 : 컬럼 디코더
5 : 로우 용장 셀 영역
6 : 정규 메모리 셀 영역
7 : 컬럼 선택기
8 : 입출력 버퍼
9 : 테스트 모드 설정 회로
첨부된 도면을 참조하여, 예로서 본 발명을 더욱 더 상세하게 설명한다.
[A] 제1 실시예
도 1은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 구성을 도시하는 블럭도이다. 도 1에서, 관련 기술 1의 도 6에 도시된 부분과 동일한 부분, 데이타 및 신호에 대해서는 동일한 참조 기호 및 참조 번호를 부여하고, 그에 대한 상세한 설명은 생략한다.
도 1에서, 어드레스 버퍼(1)는 외부로부터 어드레스 신호 ADRS를 공급받아, 내부 어드레스 신호 AD를 생성하여 몇몇 내부 회로, 즉, 로우 용장 선택 회로(2), 로우 디코더(3) 및 컬럼 디코더(4)에 전송한다.
로우 디코더(3)는 내부 어드레스 신호 AD의 일부를 디코드하여 워드 라인중 하나를 선택하기 위한 워드 라인 선택 신호 WD를 생성한다. 워드 라인 선택 신호 WD는 정규 메모리 셀 영역(6)의 대응하는 메모리 셀에 공급된다.
정규 메모리 셀 영역(6)은 정상적인 어드레싱이 행해지는 메모리 셀이 형성되어 있는 영역이다.
정규 메모리 셀 영역(6)에서는, 하이 레벨을 갖는 워드 라인 선택 신호 WD에 의해 복수의 메모리 셀이 활성화된다. 따라서, 기억 정보 MD의 복수의 세트가 판독 출력되어 컬럼 선택기(7)에 공급된다.
로우 디코더(3)에는 로우 용장 선택 회로(2)로부터 출력된 제어 신호 RDE가 입력된다. 로우 디코더(3)는, 하이 레벨을 갖는 제어 신호 RDE를 수신하는 경우, 정규 메모리 셀 영역(6)에 대하여 워드 라인 선택 신호 WD를 출력하지 않는다. 즉, 어드레스 신호 ADRS가 지정한 워드 라인에 접속된 메모리 셀에 불량이 발생하면, 로우 용장 선택 회로(2)가 동작하여 하이 레벨의 제어 신호 RDE를 출력한다. 이 경우, 하이 레벨의 제어 신호 RDE가 입력된 로우 디코더(3)는 정규 메모리 셀 영역(6)의 메모리 셀을 선택하지 않는다.
컬럼 디코더(4)는 앞서 언급한 로우 디코더(3)에 의해 디코드된 내부 어드레스 신호 AD의 일부를 제외한 내부 어드레스 신호 AD의 다른 일부를 디코드한다. 따라서, 컬럼 디코더(4)는 내부 어드레스 신호 AD가 지정한 비트 라인(컬럼 배선 라인)중 하나를 선택하기 위한 컬럼 선택 신호 CSL을 생성한다. 컬럼 선택 신호 CSL이 컬럼 선택기(7)에 공급된다.
컬럼 선택기(7)는, 컬럼 선택 신호 CSL에 응답하여, 정규 메모리 셀 영역(6)으로부터 판독 출력된 기억 정보 MD의 복수의 세트중 하나를 선택한다. 판독 모드에서, 컬럼 선택기(7)는 선택된 기억 정보 MD에 대응하는 판독 데이타로서 데이타 DT를 출력하여 입출력 버퍼(8)의 소정의 비트 부분에 송신한다. 기록 모드에서, 컬럼 선택기(7)는 기록 데이타로서 데이타 DT를 입출력 버퍼(8)의 소정의 비트 부분으로부터 입력한다.
상술한 바와 같이, 컬럼 선택기(7)는 컬럼 선택 신호 CSL에 기초하여, 정규 메모리 셀 영역(6)에서의 내부 어드레스 신호 AD가 지정하는 비트 라인(또는 컬럼 라인)을 선택한다. 따라서, 장치는 선택된 비트 라인과 앞서 설명한 워드 라인 선택 신호 WD에 의해 선택된 워드 라인과 사이에 형성된 교차점에 있는 메모리 셀을 선택한다. 따라서, 선택된 메모리 셀에 기억되어 있는 데이타 DT가 입출력 버퍼(8)로부터 출력된다.
입출력 버퍼(8)는, 판독 모드시에, 데이타 DT를 증폭시켜 출력 신호로서 데이타 단자 DATA에 출력한다. 입출력 버퍼(8)는, 기록 모드시에, 데이타 DT를 입력 신호로서 데이타 단자 DATA로부터 입력하고, 증폭시켜 컬럼 선택기(7)에 출력한다.
테스트 모드 설정 회로(9)는 입력 단자 TEST를 통해 외부의 테스터(도시되지 않음)로부터 제어 신호를 입력한다. 이러한 제어 신호에 기초하여, 테스트 모드 설정 회로(9)는 테스트 신호 T1, T2 및 T4를 생성한다. 여기서, 테스트 신호 T1 및 T4가 로우 용장 선택 회로(2)에 공급되는 반면, 테스트 신호 T2는 로우 디코더(3)에 공급된다. 즉, 테스트 신호 T1 및 T4는 로우 용장 셀 영역(5)의 용장 셀을 테스트하기 위해 이용되는 반면, 테스트 신호 T2는 정규 메모리 셀 영역(6)의 메모리 셀을 테스트하기 위해 이용된다.
테스트 모드 설정 회로(9)는, 번-인 테스트 모드시에, 예를 들면, 하이 레벨의 테스트 신호 T2를 출력한다. 이 경우, 정규 메모리 셀 영역(6)의 워드 라인의 전부 또는 일부를 일괄 선택함으로써 복수의 메모리 셀에 스트레스를 동시에 인가한다. 이는 공지된 기술(들)을 이용하여 실현할 수 있다.
내부 어드레스 신호 AD에 기초하여, 로우 용장 선택 회로(2)는 로우 용장 셀 영역(5)에서 용장 셀을 접속하는 워드 라인중 하나를 선택한다. 또한, 로우 용장 선택 회로(2)는 입력된 테스트 신호 T1 및 T4에 기초하여 번-인 테스트 모드와 정상 동작 모드 사이에서 동작 모드 전환을 행한다.
다음으로, 로우 용장 선택 회로(2)에 대해 도 2를 참조하여 상세하게 설명한다.
도 2는 로우 용장 어드레스 설정 회로(70o내지 70m) 및 로우 용장 테스트 디코더(72)를 이용하여 구성된 로우 용장 선택 회로(2)의 구성을 도시한다. 예컨대, 로우 용장 선택 회로(2)는 로우 용장 셀 영역(5)의 용장 워드 라인을 선택하도록 되어 있다. 도 2에서, 관련 기술 1의 도 7에 도시된 부분과 동일한 부분, 데이타 및 신호에 대해서는 동일한 참조 기호 및 참조 번호를 부여하고, 이에 대한 설명은 생략하기로 한다.
각각의 로우 용장 어드레스 설정 회로(70o내지 70m)는 도 8에 도시된 바와 같이 구성된다. 따라서, 이들 각각은 정규 메모리 셀 영역(6) 내의 불량 메모리 셀에 접속된 워드 라인을 지정하는 어드레스를 기억한다. 또한, 로우 용장 어드레스 설정 회로(70o내지 70m)가 내부에 기억된 어드레스를 각각 입력하는 경우, 인버터(71o내지 70m)를 통해 용장 워드 신호 RDo내지 RDm를 각각 출력한다. 예를 들면, 각각의 인버터(71o내지 71m)는 입력 신호의 극성을 반전시킨다.
구성이 도 9에 도시된 바와 같은 로우 용장 테스트 디코더(72)는 테스트 신호 T1을 입력했을 때 활성화된다. 입력 어드레스 신호 AD에 기초하여, 로우 용장 테스트 디코더(72)는 로우 용장 워드 선택 신호 RWo내지 RWm을 생성한다. 또한, 로우 용장 선택 회로(2)에는 NOR 회로(22o내지 22m)가 구비되어 있다. 여기서, NOR 회로(22o)는 3-입력 NOR 논리 회로로서, 테스트 신호 T4뿐만 아니라 용장 워드 신호 RDo및 용장 워드 선택 신호 RWo를 입력한다. 상술한 신호중 적어도 하나는 하이 레벨이고, NOR 회로(22o)는 로우 레벨의 신호 WDo를 출력한다.
상술한 NOR 회로(22o)와 유사하게, 각각의 NOR 회로(221내지 22m)은 3 입력의 NOR 논리 회로이다. 여기서, 용장 워드 신호 RD1-RDm, 용장 워드 선택 신호 RW1-RWm또는 테스트 신호 T4가 하이가 되면, 이들은 로우 레벨을 각각 갖는 출력 신호 WD1내지 WDm를 출력한다.
또한, 인버터(74o내지 74m)는 입력된 신호 WDo내지 WDm의 극성을 각각 반전시킨다. 이들 각각은, 번-인 테스트 모드에서, 하이 레벨의 입력 신호 WD를 변환시켜 승압 전압 VB와 일치시킨다. 따라서, 인버터(74o내지 74m)는 용장 워드 라인 선택 신호 RWDo내지 RWDm를 각각 선택한다.
OR 회로(25)는 (m+1)-입력의 "OR" 논리 회로이다 (여기서, "m"은 정수임). 용장 워드 신호 RDo내지 RDm중 임의의 하나가 하이가 되면, OR 회로(25)는 하이 레벨의 제어 신호 RDE(이하, "워드 라인 선택 금지 신호"라 칭함)를 생성하여 워드 라인 선택을 금지시킨다. 제어 신호 RDE가 로우 디코더(3)에 공급된다. 즉, 용장 워드 라인 선택 신호 RWDo내지 RWDm중 임의의 하나가 하이가 되는 경우, 워드 라인 선택 금지 신호 RDE가 하이가 되어 로우 디코더(3)의 활성화를 금지시킨다. 따라서, 로우 용장 선택 회로(2)는 로우 디코더(3)의 정규 메모리 셀 영역(6)의 워드 라인 선택을 금지시킨다.
다음으로, 도 1, 2, 8 및 9를 참조하여 본 실시예의 전체 동작예를 설명한다.
구체적으로는, 테스트 신호 T1, T2 및 T4 전부가 로우인 경우를 예를 들어 정상 동작 모드에 대해 설명한다.
정상 동작 모드에서는, 테스트 신호 T1이 도 9에 도시된 로우 용장 테스트 디코더(72)의 AND 회로(84 내지 87)의 소정의 입력 단자에 공급된다. 테스트 신호 T1가 로우 레벨에 있기 때문에, AND 회로(84 내지 87) 전부가 비활성화된다. 그 결과, 로우 용장 테스트 디코더(72)에 입력된 내부 어드레스 신호 AD에 관계없이, 용장 워드 라인 선택 신호 RWDo내지 RWDm전부가 로우가 된다.
또한, 각각의 로우 용장 어드레스 설정 회로(70o내지 70m)는 불량 메모리 셀에 접속된 워드 라인의 어드레스를 나타내는 기억 정보와 일치하는 내부 어드레스 신호 AD를 수신했을 때 하이 레벨을 출력한다. 예를 들면, 로우 용장 어드레스 설정 회로(70o)는 기억 정보와 일치하는 내부 어드레스 신호 AD를 수신하고, 하이 레벨의 용장 워드 신호 RDo를 출력한다.
용장 워드 신호 RDo가 하이가 되기 때문에, OR 회로(25)는 하이 레벨의 워드 라인 선택 금지 신호 RDE를 출력한다. 그 결과, 로우 디코더(3)는 워드 라인 선택 금지 신호 RDE에 의해 비활성화된다. 따라서, 로우 용장 선택 회로(2)는 로우 디코더(3)가 불량 메모리 셀에 접속된 워드 라인 선택 신호 WD를 출력하는 것을 금지시킨다.
따라서, 본 장치는 정규 메모리 셀 영역(6)의 불량 메모리 셀에 접속된 워드 라인의 메모리 셀의 기억 정보 MD를 액세스하는 것이 아니라, 로우 용장 셀 영역(5)의 용장 셀의 기억 정보 MD를 액세스한다. 그 결과, 용장 워드 라인 선택 신호 RWDo내지 RWDm이 로우 용장 셀 영역(5)에 대하여 내부 어드레스 신호 AD에 기초하여 순차 활성화된다. 판독 모드에서, 예를 들면, 대응 용장 셀의 기억 정보 MD의 복수의 세트가 판독 출력되어 비트 라인에 의해 컬럼 선택기(7)에 송신된다.
로우 용장 어드레스 설정 회로(70o내지 70m)가 불량 메모리 셀에 접속된 워드 라인의 어드레스를 나타내는 기억 정보와 일치하지 않는 내부 어드레스 신호 AD를 수신하면, 용장 워드 신호 RDo내지 RDm전부가 로우가 된다.
이러한 이유로, 로우 용장 선택 회로(2)가 로우 레벨의 워드 라인 선택 금지 신호 RDE를 출력한다. 따라서, 로우 디코더(3)는 정규 메모리 셀 영역(6)에 대하여 내부 어드레스 신호 AD에 기초하여 워드 라인 선택 신호 WD를 순차 활성화시키도록 활성화된다. 판독 모드에서, 예를 들면, 대응 메모리 셀의 다수의 기억 정보 세트 MD가 판독 출력되어 비트 라인에 의해 컬럼 선택기(7)에 송신된다.
상술한 바와 같이, 컬럼 디코더(4)는 내부 어드레스 신호 AD에 기초하여 컬럼 선택 신호 CSL을 출력한다. 컬럼 선택 신호 CSL에 기초하여, 컬럼 선택기(7)는 기억 정보 MD에 대응하는 비트 라인을 선택하여, 입출력 버퍼(8)에 의해 단자 DATA에 출력 데이타 DT를 출력한다.
다음으로, 테스트 신호 T1이 로우이고 테스트 신호 T2 및 T4가 하이인 경우의 번-인 테스트 모드에 대하여 설명한다.
번-인 테스트 모드에서, 하이 레벨의 테스트 신호 T4가 NOR 회로(22o내지 22m)의 소정의 단자에 각각 입력된다. 따라서, NOR 회로(22o내지 22m)로부터 출력된 신호 WDo내지 WDm이 로우가 된다.
테스트 신호 T1이 로우 레벨에 있기 때문에, 로우 용장 테스트 디코더(2)가 비활성화되어, 용장 워드 선택 신호 RWo내지 RWm전부가 로우가 된다.
따라서, 인버터(74o내지 74m)는 레벨이 승압 전압 VB와 일치하도록 변환되는 용장 워드 라인 선택 신호 RWDo내지 RWDm를 출력한다. 이 경우, 하이 레벨의 테스트 신호 T4에 의해 로우 용장 셀 영역(5)의 로우 용장 셀 모두에 대해 스트레스 테스트가 일괄적으로 행해진다.
로우 용장 선택 회로(2)가 하이 레벨의 테스트 신호 T4를 수신한다 해도, 로우 용장 테스트 디코더(4)의 출력과 관계없이, 워드 라인 선택 금지 신호 RDE가 하이 레벨을 갖도록 할 수 없다. 또한, 로우 디코더(3)가 하이 레벨의 테스트 신호 T2를 수신하면, 워드 라인 선택 신호 WD 전부를 정규 메모리 셀 영역(6)에 대하여 승압 전압 VB에 일괄적으로 일치하도록 변환하거나, 내부 어드레스 신호 AD가 지정하는 각 블럭에 대응하는 워드 라인 선택 신호 WD의 일부를 정규 메모리 셀 영역(6)에 대하여 승압 전압 VB와 일치하도록 변환한다.
그 결과, 제1 실시예의 반도체 기억 장치는 로우 용장 셀 영역(5)에 대한 용장 워드 라인 선택 신호 RWD 및 정규 메모리 셀 영역(6)에 대한 워드 라인 선택 신호 WD에 승압 전압 VB를 동시에 인가함으로써 번-인 테스트를 행할 수 있다.
다음으로, 테스트 신호 T1이 하이이고 테스트 신호 T2 및 T4가 로우인 경우의, 로우 용장 셀 영역(5)의 로우 용장 셀에 대한 불량의 존재를 점검하는 불량 테스트 모드에 대해 설명한다. 이러한 테스트는 제조시의 웨이퍼 상의 로우 용장 셀에 대해 행한다. 이러한 테스트시에는, 트러블 없이, 로우 용장 셀 영역(5)의 로우 용장 셀 각각에 대해 데이타가 판독 또는 기록될 수 있는지에 대해 점검이 이루어진다. 즉, 로우 용장 셀이 정규 메모리 셀 영역(6)의 불량 메모리 셀을 교환하기 위해 사용될 수 있는지에 대한 결정이 이루어진다. 여기서, 불량이 검출된 로우 용장 셀에 대한 정보는 테스터에 기억된다. 따라서, 이러한 "불량" 로우 용장 셀은 교환을 위해 사용된다.
테스트 신호 T1이 하이이기 때문에, 로우 용장 테스트 디코더(72)가 활성화되어, 용장 워드 선택 신호 RWo내지 RWm이 내부 어드레스 신호 AD에 기초하여 순차적으로 활성화된다. 판독 모드에서, 예를 들면, 해당 메모리 셀의 기억 정보 MD의 복수의 세트를 판독 출력하여 컬럼 선택기(7)에 송신한다.
컬럼 디코더(4)는 내부 어드레스 신호 AD에 기초하여 컬럼 선택 신호 CSL을 선택한다. 컬럼 선택 신호 CSL에 응답하여, 컬럼 선택기(7)는 기억 정보 MD에 대응하는 비트 라인을 선택하여, 입출력 버퍼(8)를 통해 단자 DATA에 데이타 DT를 출력한다.
제1 실시예에 대해 상세하게 설명하였다. 물론, 본 발명은 제1 실시예의 구체적 구성에 한정되지 않는다. 따라서, 본 발명은, 본 발명의 사상과 범주로부터 벗어나지 않는 한도 내에서 본 실시예를 변형하는 설계 변화를 포함한다. 이하, 본 발명의 다른 실시예를 상세하게 설명한다.
[B] 제2 실시예
본 발명의 제2 실시예는 도 3에 도시된 제1 실시예를 부분 수정한 것에 특징이 있다. 즉, 제2 실시예는 도 2의 상술한 로우 용장 선택 회로(2)를 도 3의 로우 용장 선택 회로(30)로 대체한 것이다. 도 3에서, 도 2에 도시된 것과 동일한 부분, 데이타 및 신호는 동일한 참조 기호 및 번호로 부여되어 있으며, 이의 상세한 설명은 생략되어 있다.
제1 실시예의 로우 용장 선택 회로(2)와 같이, 도 1의 회로에 사용된 제2 실시예의 로우 용장 선택 회로(30)는 내부 어드레스 신호 AD에 기초하여 로우 용장 셀 영역(5) 내의 로우 용장 셀과 접속된 용장 워드 라인을 선택하도록 설계된다. 게다가, 로우 용장 선택 회로(30)는 번-인 테스트 모드와 테스트 신호 T1 및 T4에 기초한 정상 동작 모드 간의 모드를 변경한다.
이하, 도 3을 참조하여 로우 용장 선택 회로(30)에 대하여 설명한다.
로우 용장 선택 회로(30)는 로우 용장 어드레스 설정 회로(700내지 70m) 및 로우 용장 테스트 디코더(31)를 사용하여 구성된다. 여기서, 이 회로는 용장 워드 라인을 선택하도록 설계된다.
상술한 제1 실시예에서와 같이, 도 3의 제2 실시예에 사용된 로우 용장 어드레스 설정 회로(700내지 70m) 각각은 도 8에 도시된 것과 같이 구성된다. 즉, 이들 각각은 정규 메모리 셀 영역(6) 내의 불량 메모리 셀과 접속된 워드 라인을 지정하는 어드레스를 기억한다. 로우 용장 어드레스 설정 회로(700내지 70m) 각각은 기억된 어드레스와 일치된 어드레스 신호 AD를 수신할 때에, 인버터(710내지 71m)를 통해서 용장 워드 신호 RD0내지 RDm를 출력한다. 여기서, 인버터(710내지 71m) 각각은 그의 입력 신호의 극성을 반전시킨다.
로우 용장 테스트 디코더(31)는 테스트 신호 T1 또는 T4의 어느 하나를 입력할 때에 활성화된다. 테스트 신호 T1을 입력할 때에, 로우 용장 테스트 디코더(31)는 내부 어드레스 신호 AD에 따라 용장 워드 선택 신호 RW0내지 RWm를 출력한다.
테스트 신호 T4를 입력할 때에, 로우 용장 테스트 디코더(31)가 번-인 테스트 모드로 되어, 이것이 내부 어드레스 신호 AD의 값에 관계없이 각기 하이 레벨을 가진 용장 워드 선택 신호 RW0내지 RWm를 출력한다.
로우 용장 선택 회로(30)는 각각이 "NOR"의 2-입력 논리 회로인 NOR 회로(320내지 32m)를 포함한다. 여기서, NOR 회로(320)는 적어도 용장 워드 신호 RD0및 용장 워드 선택 신호 RW0중 하나가 하이일 때에 로우 레벨을 가진 신호 WD0를 출력한다.
상술한 NOR 회로(320)와 유사하게, NOR 회로(321내지 32m) 각각은 용장 워드 신호 RD1내지 RDm및/또는 용장 워드 선택 신호 RW1내지 RWm이 하이일 때에 각기 로우 레벨을 갖는 신호 WD1내지 WDm를 출력한다.
인버터(740내지 74m) 각각은 입력된 신호 WD0내지 WDm의 극성을 반전시킨다. 번-인 테스트 모드에서, 인버터(740내지 74m)는 승압 전압 VB과 일치하도록 각기 하이 레벨을 가진 신호 WD0내지 WDm를 변환시켜 각기 용장 워드 라인 선택 신호 RWD0내지 RWDm를 출력한다.
OR 회로(33)는 "OR"의 (m + 1)-입력 논리 회로이다. OR 회로(33)는, 예를 들면, 용장 워드 신호 RD0내지 RDm중 어느 하나라도 하이이면 하이 레벨을 가진 워드 라인 선택 금지 신호 RDE를 출력한다. 워드 라인 선택 금지 신호 RDE는 로우 디코더(3)에 공급된다. 즉, 용장 워드 라인 선택 신호 RWD0내지 RWDm중 어느 하나라도 하이가 되면, 로우 용장 선택 회로(2)가 하이 레벨을 가진 워드 라인 선택 금지 신호 RED를 출력하여 로우 디코더(3)가 활성화되는 것을 금지한다. 즉, 로우 용장 선택 회로(2)는 정규 메모리 셀 영역(6)에 대하여 로우 디코더(3)가 워드 라인을 선택하는 것을 금지한다.
이어서, 도 4를 참조하여 로우 용장 테스트 디코더(31)에 대하여 구체적으로 설명한다. 도 4는 로우 용장 테스트 디코더(31)의 내부 구성을 나타내는 블럭도이다.
예를 들어, 로우 용장 셀 영역(5)에 4개의 용장 워드 라인이 배선되어 있고, 이들이 로우 용장 테스트 디코더(31)의 제어하에 선택되는 것으로 가정하자. 즉, 로우 용장 테스트 디코더(31)는 m = 4인 소정의 조건하에서 설명된다.
도 4에서, 인버터(82 및 83)는 각기 입력된 내부 어드레스 신호 AD0 및 AD1의 극성을 반전시킨다. 도면 참조 번호(84 내지 87)은 3-입력 AND 회로를 나타내며, 그 각각은 3 입력 신호에 대한 "AND"의 논리 연산을 실행한다. 도면 참조 번호(41 내지 44)는 2-입력 OR 회로를 나타내며, 그 각각은 2 입력 신호에 대한 "OR"의 논리 연산을 실행한다.
예를 들면, AND 회로(87)는 내부 어드레스 신호 AD0 및 AD1의 양자가 하이인 동안 테스트 신호 T1이 하이이면 하이 레벨을 가진 신호를 출력한다. 이 경우에, OR 회로(44)는 테스트 회로 T4가 로우인 경우에도 AND 회로(87)의 출력이 하이이므로 하이 레벨을 가진 용장 워드 선택 신호 RW0를 출력한다.
즉, 테스트 신호 T4가 로우인 동안 테스트 신호 T1이 하이이면, 로우 용장 테스트 디코더(31)는 로우 용장 셀 영역(5)의 로우 용장 셀에 대한 불량의 존재를 체크하기 위한 불량 테스트 모드로 배치된다. 이 모드에서, 로우 용장 테스트 디코더(31)는 로우 용장 어드레스 설정 회로(700내지 70m)로 설정된 어드레스에 관계없이 로우 용장 셀의 용장 워드 라인을 활성화시키도록 동작한다. 따라서, 동작 테스트는 로우 용장 셀 영역(5)의 로우 용장 셀에 대하여 행해진다.
로우 용장 테스트 디코더(31)는 테스트 신호 T1의 레벨에 관계없이 테스트 신호 T4가 하이일 때에 번-인 테스트 모드로 된다. 이 경우에, OR 회로(41 내지 44)의 모든 출력은 하이가 된다. 즉, 테스트 신호 T4가 하이가 되는 번-인 테스트 모드에서, 로우 용장 테스트 디코더(31)는 모두가 하이가 되는 용장 워드 선택 신호 RW0내지 RWm를 출력한다.
이어서, 제2 실시예의 구체적인 동작에 대하여 도 1, 3 및 4를 참조하여 설명한다.
먼저, 테스트 신호 T1, T2 및 T4의 모두가 로우인 경우의 정상 동작 모드에 대하여 설명한다.
정상 동작 모드에 있어서, 로우 레벨을 가진 테스트 신호 T1이 도 4에 도시된 로우 용장 테스트 디코더(31)의 AND 회로(84 내지 87)의 규정된 입력 단자에 공급된다. 이 경우에, 로우 용장 테스트 디코더(31)는 비활성화된다. 결국, 모든 용장 워드 선택 신호 RW0내지 RWm은 로우 용장 테스트 디코더(31)로 입력되는 내부 어드레스 신호 AD에 관계없이 로우가 된다.
그런데, 로우 용장 어드레스 설정 회로(700내지 70m) 각각은 불량 메모리 셀과 접속된 워드 라인을 지정하는 기억된 어드레스와 일치하는 어드레스를 나타내는 내부 어드레스 신호 AD를 수신할 때 인버터(710내지 71m)의 각각을 통해서 하이 레벨을 가진 용장 워드 신호 RD를 출력한다. 예를 들면, 로우 용장 어드레스 설정 회로(700)는 기억된 어드레스와 일치된 어드레스를 나타내는 내부 어드레스 신호 AD를 수신할 때에 인버터(710)를 통해서 하이 레벨을 가진 용장 워드 신호 RD0를 출력한다.
용장 워드 신호 RD0가 하이이므로, 로우 용장 선택 회로(30)는 OR 회로(33)에 의해서 하이 레벨을 가진 워드 라인 선택 금지 신호 RDE를 출력한다. 결국, 로우 디코더(3)는 워드 라인 선택 금지 신호 RDE에 의해서 비활성화된다. 따라서, 로우 용장 선택 회로(30)는 로우 디코더(3)가 정규 메모리 셀 영역(6) 내의 불량 메모리 셀과 접속된 워드 라인에 대하여 워드 라인 선택 신호 WD를 출력하는 것을 금지한다.
따라서, 로우 디코더(3)는 불량 메모리 셀과 접속된 워드 라인의 메모리 셀의 기억된 정보 MD에 대해 액세스를 하지 못하나, 로우 용장 선택 회로(30)는 로우 용장 셀 영역(5) 내의 용장 워드 라인의 로우 용장 셀의 기억된 정보 MD에 대해 액세스를 행한다. 따라서, 로우 용장 선택 회로(2)는 로우 용장 셀 영역(5)에 대하여 내부 어드레스 신호 AD에 기초하여 용장 워드 라인 선택 신호 RWD0내지 RWDm를 순차적으로 활성화시킨다. 예를 들면, 판독 모드에서, 대응하는 메모리 셀의 기억된 정보 MD의 복수의 세트들은 비트 라인을 통해서 로우 용장 셀 영역(5)으로부터 판독되며 컬럼 선택기(7)로 전송된다.
내부 어드레스 신호 AD가 불량 메모리 셀과 접속된 워드 라인의 기억된 어드레스와 일치하지 않는 경우에, 로우 용장 어드레스 설정 회로(700내지 70m)는 인버터(710내지 71m)를 통해서 용장 워드 신호 RD0내지 RDm를 출력하고, 여기서, 모든 용장 워드 신호는 로우 레벨을 갖는다.
상술한 이유로 인하여, 로우 용장 선택 회로(30)는 OR 회로(33)에 의해서 로우 레벨을 갖는 워드 라인 선택 금지 신호 RDE를 출력한다. 따라서, 로우 디코더(3)가 활성화되어 정규 메모리 셀 영역(6)에 대하여 워드 라인 선택 신호 WD를 순차적으로 활성화시킨다. 그래서, 대응하는 메모리 셀의 기억된 정보 MD의 복수의 세트들이 비트 라인에 의해서 정규 메모리 셀 영역(6)으로부터 판독되어 컬럼 선택기(7)로 전송된다.
컬럼 디코더(4)는 내부 어드레스 신호 AD에 기초하여 컬럼 선택 신호 CSL을 출력한다. 컬럼 선택 신호 CSL에 기초하여, 컬럼 선택기(7)가 기억된 정보 MD에 대응하는 비트 라인을 선택하여 입출력 버퍼(8)에 의해서 단자 DATA로 데이타 DT를 출력한다.
이어서, 테스트 신호 T2 및 T4 양자가 하이인 동안에 테스트 신호 T1이 로우인 번-인 테스트 모드에 대하여 설명한다.
테스트 신호 T4가 하이 레벨을 갖기 때문에, 로우 용장 테스트 디코더(31)(도 4 참조)의 OR 회로(41 내지 44)의 모든 규정된 입력 단자는 하이로 된다. 따라서, OR 회로(41 내지 44)의 모든 출력(즉, 용장 워드 선택 신호 RW0내지 RWm)은 로우로 된다.
즉, 테스트 신호 T4가 하이인 경우에, 로우 용장 테스트 디코더(31)는 모두가 하이인 용장 워드 선택 신호 RW0내지 RWm를 출력한다.
이 경우에, 로우 용장 테스트 디코더(31)의 동작은 테스트 신호 T1의 레벨에 의해서 전혀 영향을 받지 않는다.
NOR 회로(320내지 32m)는 모두 하이인 상술한 용장 워드 선택 신호 RW0내지 RWm을 입력한다. 따라서, 이들 회로는 모두 로우인 신호 WD0내지 WDm를 각각 출력한다.
따라서, 인버터(740내지 74m)는 모두 하이 레벨을 가진 용장 워드 라인 선택 신호 RWD0내지 RWDm를 출력하고, 이들 신호들은 승압 전압 VB와 일치하도록 전송된다. 따라서, 하이 레벨을 가진 테스트 신호 T4에 의해서, 로우 용장 셀 영역(5)의 로우 용장 셀에 대한 스트레스 테스트를 일괄적으로 행하는 것이 가능하다.
로우 용장 선택 회로(30)는 워드 라인 선택 금지 신호 RDE를 출력하며, 이 신호는 하이 레벨을 가진 테스트 신호 T4에 관계없이 로우 용장 테스트 디코더(31)의 출력에 기초하여 하이로 되지 않는다. 테스트 신호 T2가 하이로 될 때에, 로우 디코더(3)는 워드 라인 선택 신호 WD를 변환시켜 정규 메모리 셀 영역(6)의 모든 메모리 셀과 관련하여 일괄적으로 또는 내부 어드레스 신호 AD 각각에 의해서 지정된 메모리 셀의 블럭과 관련하여 승압 전압 VB와 일치되도록 한다.
상술한 제1 실시예와 같이, 제2 실시예의 반도체 기억 장치는 로우 용장 셀 영역(5)에 대한 용장 워드 라인 선택 신호 RWD 및 정규 메모리 셀 영역(6)에 대한 워드 라인 선택 신호 WD에 승압 전압 VD를 동시에 인가함으로써 번-인 테스트를 행할 수 있다.
이어서, 로우 용장 셀 영역(5)의 로우 용장 셀에 대하여, 테스트 신호 T2 및 T4의 양자가 로우인 동안에 테스트 신호 T1이 하이인 불량 테스트 모드에 관하여 설명한다.
테스트 신호 T1이 하이이므로, 로우 용장 테스트 디코더(31)는 AND 회로(84 내지 87)(도 4 참조)를 활성화시킨다. 따라서, 이 회로는 내부 어드레스 신호 AD에 기초하여 용장 워드 선택 신호 RW0내지 RWm를 순차적으로 활성화시킨다. 예를 들면, 판독 모드에서, 대응하는 로우 용장 셀의 기억 정보 MD의 복수의 세트의 로우 용장 셀 영역(5)으로부터 판독되며 컬럼 선택기(7)로 전송된다.
컬럼 디코더(4)는 내부 어드레스 신호 AD에 기초하여 컬럼 선택 신호 CSL을 출력한다. 컬럼 선택기(7)는 컬럼 선택 신호 CSL에 기초하여, 기억된 정보 MD에 대응하는 비트 라인을 선택한다. 이것에 의해서, 데이타 DT가 입출력 버퍼(8)에 의해서 단자 DATA로 출력된다.
[C] 제3 실시예
제3 실시예의 반도체 기억 장치는 도 1에 도시된 것으로 구성되며, 기본적으로 상술한 제1 실시예 및 제2 실시예의 반도체 기억 장치와 기본적으로 유사하다. 도 1에 도시된 상술한 제1 실시예와 비교하여, 제3 실시예는 로우 용장 선택 회로(2)를 로우 용장 선택 회로(50)으로 대체한 것에 특징이 있으며, 그의 내부 구성은 도 5에 도시되어 있다. 도 5의 로우 용장 선택 회로(50)는 기본적으로 상술한 제1 실시예 및 제2 실시예에 의해서 사용되고, 도 2 및 도 3에 각각 도시된 상술한 로우 용장 선택 회로(2 및 30)와 유사하다. 도 5에서, 도 2 및 도 3에 도시된 것과 등가인 부분, 데이타 및 신호들은 동일한 참조 기호로 표시되어 있으며 그의 상세한 설명은 생략한다.
도 5의 로우 용장 선택 회로(50)는 다음과 같이 로우 용장 선택 회로(30)와는 다르다.
즉, 도 3에 도시된 OR 회로(33)는 OR 회로(51), 인버터(52) 및 AND 회로(53)로 대체되어 있다. OR 회로(51)는 신호 WD0내지 WDm에 대한 "OR"의 논리 연산을 행하는 "OR"의 (m + 1)-입력 논리 회로이다. OR 회로(51)의 논리 연산 결과는 AND 회로(53)의 제1 입력에 공급된다. AND 회로(53)는 OR 회로(51)의 출력 및 인버터(52)의 출력에 대하여 "AND"의 논리 연산을 행한다. 이어서, AND 회로(53)의 논리 연산 결과는 워드 라인 선택 금지 신호 RDE로서 제공된다. 인버터(52)는 극성을 반전시키는 테스트 신호 T4를 입력한다.
테스트 신호 T2 및 T4 둘다가 하이인 번-인 테스트 모드에서, NOR 회로(320내지 32m)는 각각이 하이인 신호 WD0내지 WDm를 출력한다. 그러나, 테스트 신호 T4가 하이이기 때문에, AND 회로(53)는 비활성화되어, 워드 라인 선택 금지 신호 RDE는 로우 레벨로 된다.
기본적으로, 제3 실시예는 로우 용장 셀 영역(5)의 로우 용장 셀의 불량을 체크하기 위한 불량 테스트 모드 및 그 상세한 설명이 생략되는 정상 동작 모드 뿐만 아니라 번-인 테스트 모드의 다른 팩터들과 관련하여 상기 제2 실시예와 유사하다.
예컨대, 제3 실시예는 상술한 제1 실시예 및 제2 실시예와 유사하게 동작한다. 즉, 제3 실시예의 반도체 기억 장치는 로우 용장 셀 영역(5)에 대한 용장 워드 라인 선택 신호 RWD 및 정규 메모리 셀 영역(6)에 대한 워드 라인 선택 신호 WD에 승압 전압 VB를 동시에 인가함으로써 번-인 테스트를 수행할 수 있다.
제1, 제2 및 제3 실시예 모두는 로우 용장 셀 영역(5)의 용장 워드 라인 및 정규 메모리 셀 영역(5)의 워드 라인을 일괄적으로 선택하기 위한 논리 회로를 사용하여 설계된다. 그러므로, 번-인 테스트에서 관련 기술 3의 퓨즈 저항기 양단에 흘러 소모되는 초과 전류량을 제거하는 것이 가능하다.
또한, 제1, 제2 및 제3 실시예는 종래에 사용된 로우 용장 선택 회로의 논리적 구성을 약간 변화시킴으로써 로우 용장 셀 영역(5) 및 정규 메모리 셀 영역(6)의 워드 라인의 일괄 선택을 실현시키도록 설계된다. 그러므로, 이 실시예들은 관련 기술 4에서 요구된 새로운 회로를 위한 영역의 형성을 필요로 하지 않는다. 즉, 반도체 기억 장치를 번-인 테스트시 개선된 효율을 갖고 칩 영역 크기를 증가시키지 않고 구성할 수 있다.
본 발명의 실시예는 DRAM, SRAM, EPROM 및 플래쉬 메모리와 같은 용장 셀 영역을 갖는 다양한 반도체 기억 영역에 적용가능하다.
이 실시예들은 로우 용장 워드 라인을 선택하기 위한 로우 용장 선택 회로에 관해 설명한다. 그러나, 본 발명은 예를 들어, 비트 라인용 컬럼에 관한 다른 용장 회로에 적용될 수 있다.
마지막으로, 본 발명은 다음과 같이 요약되는 다양한 기술적 특징 및 효과를 갖는다.
(1) 본 발명의 제1 특징에 따르면, 반도체 기억 장치는 컬럼 라인과 로우 라인(또는 비트 라인과 워드 라인) 사이에 형성된 교차점에 메모리 셀이 배열된 메모리 셀 어레이(6) 및 용장 셀이 용장 로우 라인과 접속하여 배열되고 각각의 어드레스에 대해 메모리 셀 어레이내에 불량 메모리 셀을 포함하는 메모리 셀용의 대체로서 사용된 로우 용장 셀 어레이(5)를 기본적으로 포함한다. 반도체 기억 장치에 공급되는 어드레스에 응답하여, 로우 라인 선택기(3)는 메모리 셀 어레이의 대응하는 로우 라인을 선택하고, 컬럼 라인 선택기(4)는 메모리 셀 어레이의 대응하는 컬럼 라인을 선택한다. 또한, 불량 로우 라인 어드레스 기억 장치(70)는 메모리 셀 어레이 내의 불량 메모리 셀과 접속된 로우 라인을 지정하는 불량 로우 라인 어드레스를 기억한다. 나아가, 용장 로우 라인 선택기(2)는 불량 로우 라인 어드레스에 기초하여 용장 로우 라인을 선택하고, 그것은 또한 로우 라인 선택기가 동작하는 것을 금지하는 금지 신호를 발생시킨다. 외부로부터 주어진 제어 신호에 응답하여, 용장 로우 라인 선택기는 금지 신호를 출력하는 것을 중지하나 로우 용장 셀 어레이의 용장 로우 라인 모두를 일괄 선택한다.
(2) 본 발명의 제2 특징에 따르면, 제어 신호가 반도체 기억 장치용 테스트 모드를 지정하는 경우, 용장 로우 라인 선택기는 금지 신호를 출력하는 것을 중지하나 로우 용장 셀 어레이의 용장 로우 라인 모두를 일괄 선택한다.
(3) 본 발명의 제3 특징에 따르면, 제어 신호가 번-인 테스트 모드를 지정하는 경우, 용장 로우 라인 선택기는 금지 신호를 출력하는 것을 중지하나 그에 입력된 어드레스에 관계없이, 로우 용장 셀 어레이의 용장 로우 라인 모두를 일괄 선택한다. 또한, 제어 신호가 로우 용장 셀 어레이에 대한 테스트 모드를 지정하는 경우, 용장 로우 라인 선택기는 어드레스에 의해 지정된 용장 로우 라인을 선택한다. 제어 신호가 정상 동작 모드를 지정하는 경우, 용장 로우 라인 선택기는 불량 로우 라인 어드레스에 기초하여 용장 로우 라인을 선택하고, 그것은 또한, 로우 라인 선택기가 동작하는 것을 금지하는 금지 신호를 출력한다.
(4) 위에 언급된 동작으로 인해, 메모리 셀 어레이와 로우 용장 셀 어레이 둘다를 동시에 선택하여 번-인 테스트를 수행하는 것이 가능하다. 이것은 번-인 테스트에 요구되는 시간을 단축시킨다. 또한, 용장 로우 라인 선택기는 로우 라인을 논리적 방식으로 선택하여 용장 로우 라인을 동시에 선택할 수 있다. 그러므로, 칩 영역 크기를 많이 증가시키지 않고 번-인 테스트에 소모되는 전류량을 감소시키는 것이 가능하다. 따라서, 다수의 반도체 기억 장치에 번-인 테스트를 일괄적으로 수행하는 것이 가능하다.
본 발명이 그 본질적인 특성의 취지를 벗어나지 않고서 여러 가지 형태로 실시될 수 있지만, 제시한 실시예들은 단지 예시적인 것이고 제한적인 것은 아니다. 왜냐 하면, 본 발명의 범위는 상세한 설명에 의하기 보다는 첨부된 청구 범위에 의해 정의되고, 청구 범위에 속하거나 그에 준하는 모든 변화는 청구 범위에 포함되는 것으로 의도된다.

Claims (17)

  1. 반도체 기억 장치에 있어서,
    복수의 컬럼 라인과 복수의 로우 라인 사이에 형성된 교차점에 복수의 메모리 셀이 배치된 메모리 셀 어레이(6);
    복수의 용장 셀이 복수의 용장 로우 라인에 접속되어 배치되어 있고, 각 어드레스에 대하여 상기 메모리 셀 어레이 내의 불량 메모리 셀을 포함하는 상기 메모리 셀을 교환하기 위해 상기 용장 셀이 사용되는 로우 용장 셀 어레이(5);
    어드레스 입력에 응답하여 상기 메모리 셀 어레이의 로우 라인을 선택하는 로우 라인 선택기(3);
    상기 어드레스 입력에 응답하여 상기 메모리 셀 어레이의 컬럼 라인을 선택하는 컬럼 라인 선택기(4, 7);
    상기 불량 메모리 셀에 접속된 로우 라인을 나타내는 불량 로우 라인 어드레스를 기억하는 불량 로우 라인 어드레스 기억 장치(70); 및
    상기 불량 로우 라인 어드레스에 응답하여 상기 로우 용장 셀 어레이의 용장 로우 라인을 선택하고 상기 로우 라인 선택기가 상기 로우 라인을 선택하는 것을 금지시키는 금지 신호를 생성하는 용장 로우 라인 선택기(2, 72)
    를 포함하고,
    상기 용장 로우 라인 선택기는, 외부로부터 입력된 제어 신호에 응답하여, 상기 금지 신호를 출력하지 않고, 상기 로우 용장 셀 어레이의 상기 용장 로우 라인 전부를 일괄 선택하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 용장 로우 라인 선택기는, 상기 제어 신호가 테스트 모드를 지정하면, 상기 금지 신호를 출력하지 않고, 상기 로우 용장 셀 영역의 상기 용장 로우 라인의 전부를 일괄 선택하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 용장 로우 라인 선택기는, 상기 제어 신호가 번-인 테스트 모드를 표시하면, 입력된 어드레스에 관계없이 상기 금지 신호를 출력하지 않고, 상기 로우 용장 셀 영역의 상기 용장 로우 라인의 전부를 일괄 선택하고, 상기 제어 신호가 상기 로우 용장 셀 어레이의 테스트 모드를 지정하면, 입력된 어드레스에 의해 지정되는 용장 로우 라인을 선택하거나, 상기 제어 신호가 정상 동작 모드를 지정하면, 상기 불량 로우 라인 어드레스에 기초하여 상기 용장 로우 라인을 선택하고 상기 로우 라인 선택기의 동작을 금지시키는 금지 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 용장 로우 라인 선택기는, 상기 제어 신호가 번-인 테스트 모드를 지정하면, 상기 제어 신호와 상기 로우 용장 셀의 판독 출력의 논리 연산 결과에 응답하여 상기 용장 로우 라인의 전부를 선택하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 용장 로우 라인 선택기는, 상기 제어 신호가 번-인 테스트 모드를 표시하면, 상기 제어 신호와 상기 금지 신호와의 논리 연산 결과에 응답하여 새로운 금지 신호를 생성하고, 상기 새로운 금지 신호를 출력하지 않는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 용장 로우 라인 선택기는, 상기 제어 신호가 번-인 테스트 모드를 지정하면, 상기 제어 신호와 상기 로우 용장 셀의 판독 출력과의 논리 연산 결과에 응답하여 상기 용장 로우 라인의 전부를 선택하고, 상기 제어 신호와 상기 금지 신호와의 논리 연산 결과에 응답하여 새로운 금지 신호를 생성하며, 상기 제어 신호가 상기 번-인 테스트 모드를 지정하면 상기 새로운 금지 신호를 출력하지 않는 것을 특징으로 하는 반도체 기억 장치.
  7. 반도체 기억 장치에 있어서,
    복수의 로우 라인을 순차 선택하는 로우 라인 선택기(3);
    복수의 용장 로우 라인을 순차 선택하는 용장 로우 라인 선택기(2); 및
    제1 모드시에 상기 용장 로우 라인 선택기가 상기 용장 로우 라인을 선택하면, 상기 로우 라인 선택기를 무효로 하는 신호를 출력하는 로우 라인 선택 무효기(25)
    를 포함하고,
    제2 모드시에 상기 로우 라인 선택기가 상기 로우 라인을 선택함과 함께, 상기 용장 로우 라인 선택기가 상기 용장 로우 라인을 선택할 수 있게 하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    로우 용장 테스트 디코더(72); 및
    로우 용장 어드레스 설정 회로(70)
    를 더 포함하고,
    상기 로우 용장 테스트 디코더의 출력 또는 상기 로우 용장 어드레스 설정 회로의 출력에 기초하여 상기 용장 로우 라인이 선택되고,
    상기 로우 라인 선택기를 무효로 하는 상기 신호는 상기 로우 용장 테스트 디코더의 출력에 기초하여 출력되는 것을 특징으로 하는 반도체 기억 장치.
  9. 반도체 기억 장치에 있어서,
    복수의 로우 라인을 순차 선택하는 로우 라인 선택기(3);
    복수의 용장 로우 라인을 순차 선택하는 용장 로우 라인 선택기(2);
    상기 용장 로우 라인 선택기가 제1 모드시에 상기 용장 로우 라인을 선택하면 상기 로우 라인 선택기를 무효로 하는 신호를 출력하는 로우 라인 선택 무효기(51); 및
    상기 용장 로우 라인 선택기가 제2 모드시에 상기 용장 로우 라인을 선택하면 상기 로우 라인 선택 무효기가 상기 로우 라인 선택기를 무효로 하는 상기 신호를 출력하는 것을 금지시키는 금지기(53)
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 반도체 기억 장치에 있어서,
    복수의 로우 용장 셀이 복수의 용장 워드 라인에 각각 접속되어 배치된 로우 용장 셀 어레이(5);
    복수의 메모리 셀이 워드 라인에 각각 접속되어 배치된 메모리 셀 어레이(6);
    적어도 번-인 테스트 모드를 지정하는 모드 지정기(9);
    복수의 용장 워드 라인을 일괄 선택하여, 상기 번-인 테스트 모드에 응답하여 상기 복수의 용장 셀에 스트레스가 일괄 인가되도록 하는 용장 워드 라인 선택기(2); 및
    상기 복수의 워드 라인을 일괄 선택하여, 상기 번-인 테스트 모드에 응답하여 상기 복수의 메모리 셀에 스트레스가 일괄 인가되도록 하는 워드 라인 선택기(3)
    를 포함하고,
    상기 복수의 용장 워드 라인 및 상기 복수의 워드 라인에 스트레스가 동시에 일괄적으로 인가되도록 하여, 상기 번-인 테스트 모드시에 상기 복수의 용장 셀 및 상기 복수의 메모리 셀에 대해 일괄적으로 번-인 테스트를 행하도록 하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 용장 워드 라인 선택기(2)는,
    상기 메모리 셀 어레이 내의 불량 메모리 셀에 접속된 워드 라인을 지정하는 불량 워드 라인 어드레스를 사전에 기억하는 로우 용장 어드레스 기억 장치(70);
    상기 모드 지정기의 제어하에서 입력 어드레스(AD)에 응답하여 상기 용장 워드 라인을 각각 선택하는 로우 용장 테스터(72); 및
    상기 워드 라인 선택기(3)가 상기 메모리 셀 어레이의 워드 라인을 선택하지 못하도록 금지하는 워드 라인 선택 금지기(25, 33, 51-53)
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 모드 지정기가 정상 동작 모드를 지정한 경우, 상기 워드 라인 선택기는 상기 입력 어드레스(AD)에 응답하여 상기 워드 라인을 순차 선택하고, 상기 입력 어드레스가 상기 불량 워드 라인 어드레스와 일치하면, 상기 워드 라인 선택 금지기는 상기 워드 라인 선택기가 상기 불량 워드 라인 어드레스가 지정하는 워드 라인을 선택하지 못하도록 금지하는 반면, 상기 용장 워드 라인 선택기는 상기 불량 워드 라인 어드레스에 응답하여 상기 워드 라인을 교환하기 위한 용장 워드 라인을 선택하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 모드 지정기(9)가 불량 테스트 모드를 지정하는 경우, 상기 로우 용장 테스터(72)는 상기 입력 어드레스에 응답하여 상기 용장 워드 라인을 순차 선택하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제10항에 있어서,
    선택된 비트 라인과 선택된 워드 라인 또는 선택된 용장 라인 사이의 교차점에 배치된 메모리 셀 또는 용장 셀로부터 기억 정보(MD)가 판독되도록, 복수의 비트 라인을 순차 선택하는 비트 라인 선택기(4, 7)
    를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  15. 복수의 용장 셀이 복수의 용장 워드 라인에 각각 접속되어 배치된 로우 용장 셀 어레이(5) 및 복수의 메모리 셀이 복수의 워드 라인에 각각 접속되어 배치된 메모리 셀 어레이(6)를 포함하는 반도체 기억 장치의 번-인 테스트 방법에 있어서,
    번-인 테스트 모드를 지정하는 단계;
    상기 번-인 테스트 모드에 응답하여 상기 복수의 용장 워드 라인을 일괄적으로 활성화하는 단계;
    상기 번-인 테스트 모드에 응답하여 상기 복수의 워드 라인을 일괄적으로 활성화하는 단계; 및
    활성화된 상기 복수의 용장 워드 라인 및 활성화된 상기 복수의 워드 라인에 동시에 스트레스를 인가하여, 상기 복수의 용장 셀 및 복수의 메모리 셀에 대하여 일괄적으로 번-인 테스트를 행하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 번-인 테스트 방법.
  16. 복수의 용장 셀이 복수의 용장 워드 라인에 각각 접속되어 배치된 로우 용장 셀 어레이(5) 및 복수의 메모리 셀이 복수의 워드 라인에 각각 접속되어 배치된 메모리 셀 어레이(6)를 포함하는 반도체 기억 장치의 워드 라인 활성화 제어 방법에 있어서,
    입력 어드레스(AD)와 상기 메모리 셀 어레이 내의 불량 메모리 셀에 접속된 워드 라인을 지정하는 불량 워드 라인 어드레스와의 일치를 검출하는 단계;
    상기 워드 라인이 활성화되는 것을 금지하는 단계; 및
    상기 로우 용장 셀 어레이의 용장 워드 라인으로 상기 워드 라인을 교환하여 활성화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 워드 라인 활성화 제어 방법.
  17. 복수의 용장 셀이 복수의 용장 워드 라인에 각각 접속되어 배치된 로우 용장 셀 어레이(5) 및 복수의 메모리 셀이 복수의 워드 라인에 각각 접속되어 배치된 메모리 셀 어레이(6)를 포함하는 반도체 기억 장치의 불량 테스트 방법에 있어서,
    상기 복수의 용장 워드 라인을 순차 활성화하는 단계; 및
    상기 복수의 용장 워드 라인에 순차적으로 스트레스를 인가하여, 활성화된 상기 용장 워드 라인에 접속된 각각의 상기 용장 셀에 대하여 불량을 점검하는 단계
    를 포함하는 것을 특징으로 하는 반도체 기억 장치의 불량 테스트 방법.
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