JP4111730B2 - 半導体メモリ装置及びチップ選択信号発生方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にチップ選択回路を具備する半導体メモリ装置及びチップ選択信号発生方法に関する。
【0002】
【従来の技術】
近来マルチメディア装置が一般化しており、大容量のデータを処理するためにマルチメディア装置のような各種電子システムは多くのメモリ装置を使用する。通常一つのシステムには数個から数万個のメモリ装置が装着されるが、これによりシステムで生じる不良原因のうちメモリ装置による不良が占める比率が増加している。
【0003】
【発明が解決しようとする課題】
ところが、多くのメモリ装置が装着されているシステムでメモリによる不良が生じた場合、不良が生じたメモリ装置を探してこれを改善することはそんなに容易ではない。さらに、たとえ不良が生じたメモリ装置を探したとしても不良を改善させるためにはシステム全体の稼動を中止させねばならない問題がある。
【0004】
したがって本発明は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定メモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり改善できるようにするスキームを持つ半導体メモリ装置を提供することを目的とする。
【0005】
さらに本発明は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定メモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり改善できるようにするチップ選択信号発生方法を提供することを他の目的とする。
【0006】
【課題を解決するための手段】
本発明による半導体メモリ装置は、半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して自身の出力信号を活性化させるプログラミングレジスタと、このプログラミングレジスタの出力信号の活性化に応答して複数のデータ入力バッファ回路を活性化させる入力バッファ制御回路と、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第1論理状態の時、所定の回路を活性化させるチップ選択回路とを具備することを特徴とする。
【0007】
前記所定の回路はリペア回路またはテストタイム短縮回路のような不良検証及び改善回路に該当する。前記入力バッファ制御回路は正常動作区間では前記半導体メモリ装置の正常動作を知らせる制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる。
【0008】
望ましい形態によれば、前記入力バッファ制御回路は、前記プログラミングレジスタの出力信号と前記半導体メモリ装置の正常動作を知らせる制御信号を受信し、出力信号を前記複数のデータ入力バッファ回路に印加するNORゲートを具備する。前記チップ選択回路は、前記複数のデータ入力バッファ回路の出力信号を受信し、自身の出力信号を前記所定の回路に印加するORゲートを具備する。
【0009】
本発明によるチップ選択信号発生方法は、半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して第1制御信号を生じさせる段階と、前記第1制御信号の活性化に応答して複数のデータ入力バッファ回路を活性化させる第2制御信号を生じさせる段階と、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが第1論理状態の時、所定の回路を活性化させるチップ選択信号を生じさせる段階とを具備することを特徴とする。
【0010】
前記所定の回路はリペア回路またはテストタイム短縮回路のような不良検証及び改善回路に該当する。
【0011】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【0012】
図1は本発明の一実施形態による半導体メモリ装置のブロック図である。
図1を参照すれば、本発明の一実施形態による半導体メモリ装置は、アドレスレジスタ11、タイミングレジスタ12、プログラミングレジスタ13、入力バッファ制御回路14、複数のデータ入力バッファ回路15_0ないし15_n、チップ選択回路16、及び不良検証及び改善回路17を具備する。
【0013】
アドレスレジスタ11は半導体メモリ装置の外部から入力されるアドレスADDを受信し、受信されたアドレスをプログラミングレジスタ13に出力する。タイミングレジスタ12は半導体メモリ装置の外部から入力される命令CMDを受信し、受信された命令をプログラミングレジスタ13に出力する。
【0014】
プログラミングレジスタ13はアドレスレジスタ11から出力されるアドレスとタイミングレジスタ12から出力される命令の組合わせに応答して自身の出力信号MRSiを活性化させる。半導体メモリ装置で一般的に使われるモードレジスタがプログラミングレジスタ13として利用されうる。
【0015】
入力バッファ制御回路14はプログラミングレジスタ13の出力信号MRSiの活性化に応答して自身の出力信号Buff_onを活性化させてデータ入力バッファ回路15_0ないし15_nを活性化させる。チップ選択回路16は活性化されたデータ入力バッファ回路15_0ないし15_nを通じて半導体メモリ装置の外部から入力されるデータData_0ないしData_nのうち少なくとも一つが第1論理状態の時、すなわち、データ入力バッファ回路15_0ないし15_nの出力信号Output_0ないしOutput_nのうち少なくとも一つが第1論理状態の時、チップ選択信号CMSSを活性化させて不良検証及び改善回路17を活性化させる。
【0016】
不良検証及び改善回路17はリペア回路またはテストタイム短縮回路でもあり、それ以外にも多様な形態の特性を検証したり改善するための回路でもありうる。
【0017】
入力バッファ制御回路14は半導体メモリ装置の正常動作区間では半導体メモリ装置の正常動作を知らせる制御信号NORMの活性化に応答して自身の出力信号Buff_onを活性化させてデータ入力バッファ回路15_0ないし15_nを活性化させる。
【0018】
図2は、図1に示した入力バッファ制御回路14の回路図である。
図2を参照すれば、入力バッファ制御回路14はNORゲート21を含んで構成される。NORゲート21は図1に示したプログラミングレジスタ13の出力信号MRSiと半導体メモリ装置の正常動作を知らせる制御信号NORMを受信し、出力信号Buff_onを生じる。
したがって、プログラミングレジスタ13の出力信号MRSiと制御信号NORMのうちいずれか一つが第1論理状態、すなわち、論理“ハイ”に活性化される時、出力信号Buff_onが第2論理状態、すなわち、論理“ロー”に活性化される。出力信号Buff_onが論理“ロー”に活性化されれば図1に示したデータ入力バッファ回路15_0ないし15_nが活性化される。
【0019】
図3は、図1に示したチップ選択回路16の回路図である。
図3を参照すれば、チップ選択回路16はNORゲート31及びインバータ33を含んで構成され、したがってORゲート動作を行う。NORゲート31は図1に示したデータ入力バッファ回路15_0ないし15_nの出力信号Output_0ないしOutput_nを受信し、インバータ33はNORゲート31の出力信号を反転させてチップ選択信号CMSSを生じる。
したがって、データ入力バッファ回路15_0ないし15_nの出力信号Output_0ないしOutput_nのうち少なくとも一つが第1論理状態、すなわち、論理“ハイ”の時、チップ選択信号CMSSが論理“ハイ”に活性化される。選択信号CMSSが論理“ハイ”に活性化されれば図1に示した不良検証及び改善回路17が活性化される。
【0020】
図4は、図1に示した本発明による半導体メモリ装置を装着するシステムの例を示す図である。
図4を参照すれば、アドレスADDを伝達するアドレスバスライン50 1及び命令CMDを伝達する命令バスライン50 2は多数のメモリ装置40 1ないし40 nに共有され、データData_0ないしData_3n+2を伝達するデータバスラインは各々のメモリ装置に独立的に割当てられる。
第1メモリ装置40 1にはデータData_0ないしData_nを伝達するデータバスライン50 3が割当てられ、第2メモリ装置40 2にはデータData_n+1ないしData_2n+1を伝達するデータバスライン50 4が割当てられ、第nメモリ装置40 nにはデータData_2n+2ないしData_3n+2を伝達するデータバスライン50 5が割当てられる。
【0021】
図5は、図1に示した本発明による半導体メモリ装置の動作タイミング図である。以下、図4に示したシステムの例と図5に示したタイミング図を参照して図1に示した本発明による半導体メモリ装置の動作とチップ選択信号の発生方法をさらに説明する。
【0022】
図4に示したシステムで第1メモリ装置40 1に不良が生じたと仮定する。第1メモリ装置40 1を指定するアドレスADDがアドレスバスライン50 1を通じて第1メモリ装置40 1に入力され、第1メモリ装置40 1内部のプログラミングレジスタ13をセッティングしろという命令CMDが命令バスライン50 2を通じて第1メモリ装置40 1に入力されれば、第1メモリ装置40 1内部のプログラミングレジスタ13の出力信号MRSiが論理“ハイ”に活性化される。
【0023】
これにより入力バッファ制御回路14の出力信号Buff_onが論理“ロー”に活性化されてデータ入力バッファ回路15_0ないし15_nが全て活性化される。この時、データバスライン50 3を通じて第1メモリ装置40 1に入力されるデータData_0ないしData_nのうち少なくとも一つが論理“ハイ”状態の時、すなわち、データ入力バッファ回路15_0ないし15_nの出力信号Output_0ないしOutput_nのうち少なくとも一つが論理“ハイ”状態の時、チップ選択信号CMSSが論理“ハイ”に活性化される。第1メモリ装置40 1のチップ選択信号CMSSが論理“ハイ”に活性化されれば第1メモリ装置40 1内部の不良検証及び改善回路17が活性化される。
【0024】
したがってシステム使用者は前記のような方法により不良メモリ装置の第1メモリ装置40 1内部の不良検証及び改善回路を活性化させて直接第1メモリ装置40 1の不良原因を分析したり改善できる。
【0025】
以上、最適な実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって当業者であればこれより多様な変形及び均等な他の実施の形態が可能であるということを理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【0026】
【発明の効果】
以上のように本発明による半導体メモリ装置及びチップ選択信号発生方法は、多くのメモリ装置を装着しているシステムでシステム使用者が不良メモリ装置のような特定のメモリ装置だけを選択して直接不良メモリ装置の不良原因を分析したり、改善できるようにする長所がある。
【図面の簡単な説明】
【図1】本発明の一実施形態による半導体メモリ装置のブロック図である。
【図2】図1に示した入力バッファ制御回路の回路図である。
【図3】図1に示したチップ選択回路の回路図である。
【図4】図1に示した本発明による半導体メモリ装置を装着するシステムの例を示す図である。
【図5】図1に示した本発明による半導体メモリ装置の動作タイミング図である。
【符号の説明】
11 アドレスレジスタ
12 タイミングレジスタ
13 プログラミングレジスタ
14 入力バッファ制御回路
15_0ないし15_n データ入力バッファ回路
16 チップ選択回路
17 不良検証及び改善回路
Claims (7)
- 複数のデータ入力バッファ回路を具備する半導体メモリ装置において、
前記半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して自身の出力信号を活性化させるプログラミングレジスタと、
このプログラミングレジスタの出力信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる入力バッファ制御回路と、
活性化された前記複数のデータ入力バッファ回路に入力される複数のデータのうち少なくとも一つが活性化状態で、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが活性化状態の時、不良検証及び改善回路を活性化させるチップ選択回路とを具備することを特徴とする半導体メモリ装置。 - 前記入力バッファ制御回路は前記半導体メモリ装置の正常動作区間では前記半導体メモリ装置の正常動作を知らせる制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記活性化状態は論理“ハイ”であることを特徴とする請求項1に記載の半導体メモリ装置。
- 前記入力バッファ制御回路は、
前記プログラミングレジスタの出力信号と前記半導体メモリ装置の正常動作を知らせる制御信号を受信し、出力信号を前記複数のデータ入力バッファ回路に印加するNORゲートを具備することを特徴とする請求項1に記載の半導体メモリ装置。 - 前記チップ選択回路は、
前記複数のデータ入力バッファ回路の出力信号を受信し、自身の出力信号を前記不良検証及び改善回路に印加するORゲートを具備することを特徴とする請求項1に記載の半導体メモリ装置。 - 複数のデータ入力バッファ回路を具備する半導体メモリ装置で不良検証及び改善回路を活性化させるチップ選択信号を生じさせる方法において、
前記半導体メモリ装置の外部から入力されるアドレスと命令の組合わせに応答して第1制御信号を生じさせる段階と、
前記第1制御信号の活性化に応答して前記複数のデータ入力バッファ回路を活性化させる第2制御信号を生じさせる段階と、
前記第2制御信号により活性化された前記複数のデータ入力バッファ回路に入力される複数のデータのうち少なくとも一つが活性化状態で、前記複数のデータ入力バッファ回路の出力信号のうち少なくとも一つが活性化状態の時、前記不良検証及び改善回路を活性化させる前記チップ選択信号を生じさせる段階とを具備することを特徴とするチップ選択信号発生方法。 - 前記活性化状態は論理“ハイ”であることを特徴とする請求項6に記載のチップ選択信号発生方法。
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