KR100414733B1 - 엠아이엠 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로,
기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성한 다음, 상기 반사방지막 및 하부금속층을 식각하여 트렌치를 형성하고 전체표면상부에 유전체막을 형성한 다음, 상기 트렌치를 포함한 전체표면상부에 플레이트전극용 상부금속층을 형성하고 플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부금속층과 유전체막을 식각하여 상기 반사방지막을 노출시킨 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막과 하부금속층을 식각하여 아날로그 캐패시터를 형성하는 공정으로 단차를 완화시켜 후속공정시 소자의 특성 열화를 방지하고 그에 따른 수율 및 생산성을 향상시킬 수 있는 기술이다.

Description

엠아이엠 캐패시터 형성방법{A method for forming a metal-insulator-metal capacitor}
본 발명은 엠아이엠 캐패시터 형성방법에 관한 것으로, 특히 아날로그 캐패시터로서 높은 Q ( quality factor ) 값을 갖으며 전극으로서 공핍 ( depletion ) 이 거의 없고 저항이 낮은 금속 플레이트 또는 텅스텐 플레이트를 사용하는 MIM ( metal-insulator-metal 또는 tungsten-insulator-tungsten ) 캐패시터를 형성하는 기술에 관한 것이다.
현재, MIM 캐패시터는 테스트 진행중인 사항이라 고정된 구조를 갖고 있지는 않지만 현재 테스트 진행중인 구조는, PMD ( pre metal dielectric ) 공정 완료후에 하부 플레이트 금속 증착, 유전체막인 절연막 증착 및 상부 플레이트 금속 증착 공정으로 캐패시터를 정의하기 위해 상부 플레이트 금속 식각, 유전체막 식각 및 하부 금속 식각의 공정을 진행하고, 산화막 계통의 HSQ ( hydrogen silsesquioxane ) 과 산화막 구조를 형성한 다음, 캐패시터로 인한 단차 완화를 위한 CMP 공정으로 상기 산화막을 평탄화식각한다.
그러나, 상기 평탄화식각공정시 단차가 높은 부분의 HSQ 가 노출되어 식각되는 문제점이 있다.
이때, 상기 HSQ 는 상기 산화막 보다 높은 식각선택비로 인하여 상기 산화막 보다 빨리 식각되기 때문에 캐패시터가 구비되는 부분 상측의 HSQ 가 식각된다.
따라서, CMP 공정시 공정 마진을 감소시키고 비아 콘택 공정시 하부층의 손상이 용이하게 발생할 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 반도체소자의 수율을 저하시키는 문제점이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 엠아이엠 ( metal-insulator-metal ) 캐패시터 형성방법을 도시한 단면도이다.
도 1a를 참조하면, 전하저장전극으로 사용되는 하부 금속층(13)을 준비하고, 그 상부에 반사방지막(15)을 형성한다.
그리고, 상기 반사방지막(15) 상부에 유전체막(17)을 형성한다. 이때, 상기 유전체막(17)은 절연막으로 형성한다.
그리고, 상기 유전체막(17) 상부에 플레이트전극으로 사용되는 상부 금속층(19)을 형성한다.
그 다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부 금속층(19)과 유전체막(17)을 식각한다.
그리고, 금속배선 및 저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막(15)과 하부금속층(13)을 식각하여 금속배선 및 저장전극으로 구비되는 하부 금속층(13)패턴을 형성한다.
이때, 상기 하부금속층(13)패턴, 유전체막(17) 및 상부 금속층(19)은 아날로그 캐패시터를 형성한다.
도 1b를 참조하면, 전체표면상부에 제1층간절연막(21)인 USG 절연막, 제2층간절연막(23)인 HSQ 절연막 그리고, 제3층간절연막(25)인 제3층간절연막(25)인 USG 절연막을 적층한다.
이때, 상기 HSQ 절연막은 낮은 유전상수를 갖는 SOG ( spin on glass ) 계통의 절연막이다.
도 1c를 참조하면, 상기 제3층간절연막(25)인 USG 절연막을 CMP 하여 상기 제2층간절연막(23)인 HSQ 절연막이 노출되며, 상기 HSQ 절연막이 과도식각되어 상기 제3층간절연막(25)의 남은 부분 보다 낮은 단차를 갖게 된다.
이는 후속 콘택 공정을 어렵게 하거나 문제점이 유발된다.
본 발명은 상기한 바와 같이 종래기술에 따른 문제점을 해결하기 위하여, 하부 금속층에 트렌치를 형성하는 공정으로 아날로그 캐패시터를 형성하여 CMP 공정시 HSQ 절연막이 노출되지 않도록 실시함으로써 후속공정을 용이하게 실시할 수 있도록 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 엠아이엠 캐패시터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 2a 내지 도 2k 는 본 발명의 제1실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
도 3a 내지 도 3g 는 본 발명의 제2실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
13,33 : 하부금속층 15,35 : 반사방지막
17,41 : 유전체막 19,43,71 : 상부금속층
21,49,75 : 제1층간절연막 23,51,77 : 제2층간절연막
25,53,79 : 제3층간절연막 37 : 제1감광막패턴
39 : 트렌치 45,73 : 제2감광막패턴
47 : 제3감광막패턴 55,81 : 금속배선
이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,전체표면상부에 유전체막 및 플레이트전극용 상부금속층을 소정두께 형성하는 공정과,플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부금속층과 유전체막을 식각하여 상기 반사방지막을 노출시키는 공정과,저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막과 하부금속층을 식각하는 공정을 포함하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 엠아이엠 캐패시터 형성방법은,기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,전체표면상부에 유전체막을 소정두께 형성하는 공정과,상기 트렌치를 매립하는 플레이트전극용 상부금속층을 형성하는 공정과,상기 유전체막의 노출된 부분을 식각하는 공정과,저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막 및 하부금속층을 식각하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2k 는 본 발명의 실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도이다.
도 2a를 참조하면, 하부금속층(33)을 형성하고, 상기 하부금속층(33) 상부에 반사방지막(35)을 형성한다.
이때, 상기 반사방지막(35)은 티타늄 질화막으로 형성한다.
도 2b를 참조하면, 상기 반사방지막(35) 상부에 제1감광막패턴(37)을 형성한다. 이때, 상기 제1감광막패턴(37)은 단차가 높아지는 캐패시터 영역의 하부금속층(33)을 식각할 수 있도록, 특히 후속 콘택공정시 사용될 영역을 식각할 수 있도록 디자인된 마스크를 이용하여 형성된 것이다. 여기서, 상기 마스크는 저장전극 마스크보다 작은 크기로 형성된 것이다.
도 2c를 참조하면, 상기 제1감광막패턴(37)을 마스크로 하여 상기 반사방지막(35) 및 하부 금속층(33)을 일정두께 식각하여 트렌치(39)를 형성한다.
도 2d를 참조하면, 상기 트렌치(39)를 포함한 전체표면상부에 유전체막(41)을 형성한다.
도 2e 및 도 2f 를 참조하면, 상기 유전체막(41) 상부에 상부 금속층(43)을 형성한다.
그리고, 상기 상부금속층(43) 상부에 제2감광막패턴(45)을 형성한다.
이때, 상기 제2감광막패턴(45)은 캐패시터의 플레이트전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.그 다음, 상기 제2감광막패턴(45)을 마스크로 하여 상기 상부금속층(43)을 패터닝하고 상기 제2감광막패턴(45)을 제거한다.
도 2g를 참조하면, 상기 상부금속층(43)을 마스크로하여 상기 유전체막(41)을 식각한다. 이때, 상기 유전체막(41) 식각공정은 상기 상부금속층(43)과의 식각선택비 차이를 이용하여 실시한다.
도 2i 를 참조하면, 전체표면상부에 제3감광막패턴(47)을 형성한다. 이때,상기 제3감광막패턴(47)은 전하저장전극용 마스크를 이용한 노광 및 현상공정으로 형성된 것이다.
그리고, 상기 제3감광막패턴(47)을 마스크로 하여 상기 반사방지막(35)과 하부금속층(33)을 식각하여 전하저장전극을 정의한다.
도 2j를 참조하면, 전체표면상부에 제1층간절연막(49)을 형성한다. 이때, 상기 제1층간절연막(49)은 PECVD 방법을 이용한 TEOS ( tetraethylorthosilicate ) 막으로 형성한다.
그리고, 상기 제1층간절연막(49) 상부에 제2층간절연막(51)을 형성하고 그 상부에 제3층간절연막(53)을 형성한다.
이때, 상기 제2층간절연막(51)은 낮은 유전상수를 갖는 절연막으로 형성한다. 예를들면, SOG, HSQ 등과 같다. 그리고, 상기 제3층간절연막(53)은 상기 제1층간절연막(49)과 같은 물질로 형성한다.
도 2k를 참조하면, 상기 제3,2,1층간절연막(53,51,49)을 순차적으로 식각하여 상기 상부금속층(43) 및 하부금속층(33)에 콘택되는 금속배선(55)을 형성한다.
도 3a 내지 도 3g 는 본 발명의 제2실시예에 따른 엠아이엠 캐패시터 형성방법을 도시한 단면도로서, 상기 도 2d 의 공정까지 실시한 후의 공정을 도시한 것이다.
도 3a를 참조하면, 전체표면상부에 상부금속층(71)을 형성한다.
이때, 상기 상부금속층(71)은 상기 트렌치(39)를 매립할 수 있는 두께로 형성한다.
도 3b를 참조하면, 상기 유전체막(41)과의 식각선택비 차이를 이용하여 상기 유전체막(41)이 노출될때까지 평탄화식각하여 상기 트렌치(39)를 상부금속층(71)으로 매립한다.
도 3c를 참조하면, 상기 상부금속층(71)을 마스크로 하여 상기 노출된 유전체막(41)을 식각한다.
도 3d를 참조하면, 전체표면상부에 제2감광막패턴(73)을 형성한다. 이때, 상기 제2감광막패턴(73)은 전하저장전극 마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
도 3e를 참조하면, 상기 제2감광막패턴(73)을 마스크로 하여 상기 하부금속층(33)을 식각하고 상기 제2감광막패턴(73)을 제거함으로써 아날로그 캐패시터를 형성한다.
도 3f를 참조하면, 전체표면상부에 제1층간절연막(75) 및 제2층간절연막(77)을 형성하고 그 상부에 제3층간절연막(79)을 형성하여 평탄화시킨다.
이때, 상기 제1,3층간절연막(75,79)은 PE-TEOS 절연막으로 형성한다.
그리고, 상기 제2층간절연막(77)은 낮은 유전상수를 갖는 절연막으로 형성한다. 예를 들면, SOG나 HSQ 가 있다.
그리고, 상기 제3층간절연막(79)의 평탄화식각공정은 CMP 공정으로 실시한다.
도 3g를 참조하면, 상기 제3,2,1층간절연막(79,77,75)을 통하여 상기 하부금속층(33) 및 상부금속층(71)에 콘택되는 금속배선(81)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 엠아이엠 캐패시터 형성방법은, 하부금속층에 트렌치를 형성하고 그 상부에 상부금속층이 구비되는 아날로그형 캐패시터를 형성하여 소자의 단차를 완화시킴으로써 후속 평탄화공정시 소자의 특성 열화를 방지하는 효과를 제공한다.

Claims (3)

  1. 기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,
    저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,
    전체표면상부에 유전체막 및 플레이트전극용 상부금속층을 소정두께 형성하는 공정과,
    플레이트전극 마스크를 이용한 사진식각공정으로 상기 상부금속층과 유전체막을 식각하여 상기 반사방지막을 노출시키는 공정과,
    저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막과 하부금속층을 식각하는 공정을 포함하는 엠아이엠 캐패시터 형성방법.
  2. 삭제
  3. 기판 상에 전하저장전극용 하부금속층을 형성하고 그 상부에 반사방지막을 형성하는 공정과,
    저장전극 마스크보다 작은 크기로 디자인된 노광마스크를 이용하여 전하저장전극 영역 내측의 상기 반사방지막 및 하부금속층을 식각해 트렌치를 형성하는 공정과,
    전체표면상부에 유전체막을 소정두께 형성하는 공정과,
    상기 트렌치를 매립하는 플레이트전극용 상부금속층을 형성하는 공정과,
    상기 유전체막의 노출된 부분을 식각하는 공정과,
    저장전극 마스크를 이용한 사진식각공정으로 상기 반사방지막 및 하부금속층을 식각하는 공정을 포함하는 엠아이엠 캐패시터 형성방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457226B1 (ko) * 2001-12-20 2004-11-16 동부전자 주식회사 반도체 소자의 캐패시터 형성방법
KR100997780B1 (ko) * 2003-09-05 2010-12-02 매그나칩 반도체 유한회사 엠아이엠 캐패시터 형성방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6360551A (ja) * 1986-08-30 1988-03-16 Sharp Corp Ｍｉｍ構造キヤパシタ
KR19980040659A (ko) * 1996-11-29 1998-08-17 김광호 반도체메모리 장치의 커패시터 제조방법
KR19990016810A (ko) * 1997-08-20 1999-03-15 정선종 반도체 소자의 캐패시터 제조 방법
US6066528A (en) * 1993-04-02 2000-05-23 Micron Technology, Inc. Method for forming a capacitor compatible with high dielectric constant materials having two independent insulative layers
KR20000053435A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 집적회로용 다마스커스 캐패시터
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법
US6207561B1 (en) * 1998-09-29 2001-03-27 Texas Instruments Incorporated Selective oxidation methods for metal oxide deposition on metals in capacitor fabrication

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6360551A (ja) * 1986-08-30 1988-03-16 Sharp Corp Ｍｉｍ構造キヤパシタ
US6066528A (en) * 1993-04-02 2000-05-23 Micron Technology, Inc. Method for forming a capacitor compatible with high dielectric constant materials having two independent insulative layers
KR19980040659A (ko) * 1996-11-29 1998-08-17 김광호 반도체메모리 장치의 커패시터 제조방법
KR19990016810A (ko) * 1997-08-20 1999-03-15 정선종 반도체 소자의 캐패시터 제조 방법
US6207561B1 (en) * 1998-09-29 2001-03-27 Texas Instruments Incorporated Selective oxidation methods for metal oxide deposition on metals in capacitor fabrication
KR20000053435A (ko) * 1999-01-12 2000-08-25 루센트 테크놀러지스 인크 집적회로용 다마스커스 캐패시터
KR20000055260A (ko) * 1999-02-04 2000-09-05 윤종용 반도체 집적회로의 커패시터 제조방법

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