KR100684439B1 - 금속-절연체-금속 커패시터의 제조 방법 - Google Patents

금속-절연체-금속 커패시터의 제조 방법 Download PDF

Info

Publication number
KR100684439B1
KR100684439B1 KR1020040110633A KR20040110633A KR100684439B1 KR 100684439 B1 KR100684439 B1 KR 100684439B1 KR 1020040110633 A KR1020040110633 A KR 1020040110633A KR 20040110633 A KR20040110633 A KR 20040110633A KR 100684439 B1 KR100684439 B1 KR 100684439B1
Authority
KR
South Korea
Prior art keywords
film
metal
pattern
forming
lower metal
Prior art date
Application number
KR1020040110633A
Other languages
English (en)
Other versions
KR20060072235A (ko
Inventor
김중규
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040110633A priority Critical patent/KR100684439B1/ko
Publication of KR20060072235A publication Critical patent/KR20060072235A/ko
Application granted granted Critical
Publication of KR100684439B1 publication Critical patent/KR100684439B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 금속-절연체-금속(MIM) 커패시터의 제조 방법은, 반도체 기판 위의 제1 절연막 위에 금속-절연체-금속 커패시터를 위한 하부 금속 전극막 패턴 및 금속 배선을 위한 하부 금속 배선막 패턴을 형성하는 단계와, 제1 절연막 위에 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 제2 절연막을 형성하는 단계와, 제2 절연막을 관통하여 하부 금속 전극막 패턴을 노출시키는 트랜치를 형성하는 단계와, 트랜치를 갖는 제2 절연막 및 하부 금속 전극막 패턴의 노출면 위에 유전체막을 형성하는 단계와, 유전체막 위에 바닥 반사방지 코팅막을 형성하는 단계와, 바닥 반사방지 코팅막 위에 비아홀 형성 영역의 바닥 반사방지 코팅막을 노출시키는 마스크막 패턴을 형성하는 단계와, 마스크막 패턴을 이용하여 바닥 반사방지 코팅막, 유전체막 및 제2 절연막을 관통하여 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계와, 마스크막 패턴 및 바닥 반사방지 코팅막을 제거하는 단계와, 그리고 트랜치 내에서의 유전체막 위에 금속-절연체-금속 커패시터를 위한 상부 금속 전극막과, 비아홀 내부를 채우면서 하부 금속 배선막 패턴에 연결되는 비아컨택을 형성하는 단계를 포함한다.
금속-절연체-금속(MIM) 커패시터, 반사방지막

Description

금속-절연체-금속 커패시터의 제조 방법{Method of fabricating MIM(Metal-Insulator-Metal) capacitor}
도 1 내지 도4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 10은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 보다 상세하게는 금속-절연체-금속(Metal-Insulator-Metal; 이하 MIM) 커패시터의 제조 방법에 관한 것이다.
도 1 내지 도 4는 종래의 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 반도체 기판(100) 위의 절연막(110) 위에 MIM 커패시터용 하부 금속 전극막 패턴(121) 및 금속 배선을 위한 하부 금속막 패턴(122)을 형성한다. 하부 금속 전극막 패턴(121) 및 하부 금속막 패턴(122)은 금속막을 증착 한 후에 소정의 패터닝을 수행함으로써 형성할 수 있다. 다음에 절연막(130)을 형성하고, 소정의 마스크막 패턴을 식각마스크로 한 식각공정으로 MIM 커패시터 영역의 하부 금속 전극막 패턴(121)을 노출시키는 트랜치(140)를 형성한다. 다음에 트랜치(140)가 형성된 결과물 전면에 유전체막(150)을 형성하고, 비아홀을 형성하기 위한 식각마스크막 패턴을 형성하기 위하여 전면에 포토레지스트막(160)을 형성한다.
다음에 도 2를 참조하면, 통상의 포토리소그라피법을 사용하여 포토레지스트막(도 1의 160)에 대한 노광 및 현상을 수행하여 비아홀이 형성될 영역의 유전체막(150)을 노출시키는 포토레지스트막 패턴(161)을 형성한다. 그리고 이 포토레지스트막 패턴(161)을 식각마스크로 한 식각공정을 수행하여 하부 금속막 패턴(122)을 노출시키는 비아홀(170)을 형성한다. 비아홀(170)을 형성한 후에는 포토레지스트막 패턴(161)을 제거한다.
다음에 도 3을 참조하면, 포토레지스트막 패턴(161)이 제거된 결과물 전면에 텅스텐막과 같은 금속막(미도시)을 형성한다. 그리고 유전체막(150) 표면이 노출되도록 평탄화공정을 수행하면, MIM 커패시터 영역의 트랜치(140) 내에서는 상부 금속 전극막(180)이 형성되고, 금속 배선 영역의 비아홀(170) 내에는 비아컨택(190)이 형성된다.
다음에 도 4를 참조하면, 금속막 적층 및 패터닝을 수행하여, MIM 커패시터 영역내의 상부 금속 전극막(180)과 금속 배선 영역의 비아컨택(190)에 각각 전기적으로 연결되는 상부 금속막 패턴(200, 210)을 형성한다.
그런데 이와 같은 종래의 MIM 커패시터의 제조 방법은 다음과 같은 문제점을 발생시킬 수 있다. 즉 도 1에 나타낸 바와 같이, 포토레지스트막(160)을 형성하는 과정에서 트랜치(140)의 상부 모서리 부분(A)에 형성되는 포토레지스트막(160)의 두께가 다른 부분에 비하여 상대적으로 얇을 수 있다. 이와 같은 경우, 도 2를 참조하여 설명한 바와 같이, 비아홀(170) 형성을 위한 식각공정에 의해 트랜치(140) 모서리 부분(A')의 포토레지스트막 패턴(161)이 제거되어, 심하게는 절연막(130)을 관통하여 하부 금속 전극막 패턴(121)을 노출시키는 불량홈(141)이 만들어질 수 있다. 그러면, 도 3에 나타낸 바와 같이, 후속의 금속막을 적층하는 과정에서 이 불량홈(141) 내에도 불량 금속막(181)이 적층된다. 이 불량 금속막(181)은 후속의 평탄화공정에 의해서도 제거되지 않으며, 결국 도 4에 나타낸 바와 같이, 상부 금속 배선막(200)과 연결되어, MIM 커패시터의 하부 금속 전극막 패턴(121)과 상부 금속 전극막(180)을 전기적으로 단락(short)시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 상기와 같은 불량홈 및 불량 금속막이 발생되지 않도록 하여 하부 금속 전극막 패턴과 상부 금속 전극막이 상호 단락되는 현상을 방지할 수 있는 MIM 커패시터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 MIM 커패시터의 제조 방법은,
반도체 기판 위의 제1 절연막 위에 금속-절연체-금속 커패시터를 위한 하부 금속 전극막 패턴 및 금속 배선을 위한 하부 금속 배선막 패턴을 형성하는 단계;
상기 제1 절연막 위에 상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 제2 절연막을 형성하는 단계;
상기 제2 절연막을 관통하여 상기 하부 금속 전극막 패턴을 노출시키는 트랜치를 형성하는 단계;
상기 트랜치를 갖는 제2 절연막 및 하부 금속 전극막 패턴의 노출면 위에 유전체막을 형성하는 단계;
상기 유전체막 위에 바닥 반사방지 코팅막을 형성하는 단계;
상기 바닥 반사방지 코팅막 위에 비아홀 형성 영역의 바닥 반사방지 코팅막을 노출시키는 마스크막 패턴을 형성하는 단계;
상기 마스크막 패턴을 이용하여 상기 바닥 반사방지 코팅막, 상기 유전체막 및 제2 절연막을 관통하여 상기 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계;
상기 마스크막 패턴 및 바닥 반사방지 코팅막을 제거하는 단계; 및
상기 트랜치 내의 유전체막 위에 금속-절연체-금속 커패시터를 위한 상부 금속 전극막을 형성함과 아울러, 상기 비아홀 내부를 채우면서 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속-절연체-금속 커패시터를 위한 하부 금속 전극막 패턴 및 금속 배선을 위한 하부 금속 배선막 패턴은 Ti/Al/Ti/TiN막 또는 Ti/TiN/Al/TiN막으로 형성할 수 있다.
본 발명에 있어서, 상기 상부 금속 전극막 및 비아컨택을 형성하기 전에 장벽금속층을 형성하는 단계를 더 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 10은 본 발명에 따른 금속-절연체-금속 커패시터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 실리콘 기판과 같은 반도체 기판(300) 위의 제1 절연막(310) 위에 MIM 커패시터를 위한 하부 금속 전극막 패턴(321/321a) 및 금속 배선을 위한 하부 금속 배선막 패턴(322/322a)을 형성한다. 비록 도면에 나타내지는 않았지만, 하부 금속 전극막 패턴(321/321a) 및 하부 금속 배선막 패턴(322/322a)은 하부의 금속 배선막(미도시)과 전기적으로 연결될 수 있다. 하부 금속 전극막 패턴(321/321a) 및 하부 금속 배선막 패턴(322/322a)은, Ti/Al/Ti/TiN막 또는 Ti/TiN/Al/TiN막으로 형성할 수 있지만, 반드시 이에 한정되는 것은 아니다. 도면상에는 Al막(321) 및 TiN막(321a)이 순차적으로 적층되는 구조만 나타내었다. 상기 하부 금속 전극막 패턴(321/321a) 및 하부 금속 배선막 패턴(322/322a)을 형성한 후에는 전면에 제2 절연막(330)을 형성한다. 제2 절연막(330) 위에는 제1 마스크막 패턴으로서 제1 포토레지스트막 패턴(340)을 형성한다. 제1 포토레지스트막 패턴(340)은 MIM 커패시터 형성 영역의 제2 절연막(330) 표면을 노출시키는 개구부 (341)를 갖는다.
다음에 도 6을 참조하면, 상기 제1 포토레지스트막 패턴(도 5의 340)을 식각마스크로 한 식각공정을 수행하여, 제2 절연막(330)을 관통하여 MIM 커패시터 형성영역의 하부 금속 전극막 패턴(321/321a)을 노출시키는 트랜치(350)를 형성한다. 트랜치(350)를 형성한 후에는 통상의 애싱공정을 수행하여 제1 포토레지스트막 패턴(340)을 제거한다. 다음에 트랜치(350)를 갖는 제2 절연막(330) 및 트랜치(350)에 의해 노출된 하부 금속 전극막 패턴(321/321a) 위에 유전체막(360)을 형성한다. 유전체막(360)은 질화막을 사용하여 형성할 수 있다.
다음에 도 7을 참조하면, 유전체막(360) 위에 바닥 반사방지 코팅(Bottom Anti-Reflective Coating; 이하 BARC)막(370)을 형성한다. 이때 BARC막(370)에 의해 트랜치(350) 내부가 모두 채워지는 한편, 트랜치(350)의 모서리 부분도 또한 덮여지도록 한다. 다음에 BARC막(370) 위에 제2 마스크막 패턴으로서의 제2 포토레지스트막 패턴(380)을 형성한다. 이 제2 포토레지스트막 패턴(380)은 금속 배선을 위한 비아홀 형성 영역의 BARC막(370)을 노출시키는 개구부(381)를 갖는다. 본 실시예의 경우, 미리 BARC막(370)을 형성한 후에 제2 포토레지스트막 패턴(380)을 형성함으로써, 종래의 경우보다 상대적으로 얇은 포토레지스트막을 사용하여 상기 제2 포토레지스트막 패턴(380)을 형성할 수 있다.
다음에 도 8을 참조하면, 제2 포토레지스트막 패턴(380)을 식각마스크로 한 식각공정을 수행하여 BARC막(도 7의 370)의 노출부분을 제거한다. 그러면 금속 배선을 위한 비아홀 형성 영역의 유전체막(360)을 노출시키는 BARC막 패턴(371)이 형 성된다.
다음에 도 9를 참조하면, 상기 제2 포토레지스트막 패턴(380) 및 BARC막 패턴(371)을 식각마스크로 한 식각공정으로 유전체막(360) 및 제2 절연막(330)의 노출부분을 제거한다. 그러면, BARC막 패턴(371), 유전체막(360) 및 제2 절연막(330)을 관통하여 하부 금속 배선막 패턴(322/322a)을 노출시키는 비아홀(351)이 만들어진다. 상기 비아홀(351)을 형성하기 위한 식각공정이 이루어지는 동안에, 트랜치(350)의 모서리 부분은 BARC막 패턴(371) 및 제2 포토레지스트막 패턴(380)에 의해 충분한 두께로 덮여 있으므로, 식각공정에 의한 데미지(damage)가 발생되지 않는다. 다음에 상기 제2 포토레지스트막 패턴(380) 및 BARC막 패턴(371)을 순차적으로 제거한다. 경우에 따라서 상기 식각공정 전에 제2 포토레지스트막 패턴(380)을 먼저 제거할 수도 있으며, 이 경우에는 비아홀(351)을 형성한 후에 BARC막 패턴(371)만 제거한다.
다음에 도 10을 참조하면, 전면에 장벽금속층(390) 및 금속막(미도시)을 형성한다. 장벽금속층(390)은 TiN막 또는 Ti/TiN막으로 형성할 수 있으며, 금속막은 텅스텐막으로 형성할 수 있다. 다음에 유전체막(360)의 표면이 노출되도록, 예컨대 화학적기계적평탄화(CMP)법을 이용한 평탄화공정을 수행한다. 그러면, MIM 커패시터 형성 영역의 유전체막(360) 위에는 장벽금속층(390)을 개재하여 상부 금속 전극막패턴(401)이 만들어지고, 금속 배선 형성 영역의 비아홀(351) 내에는 장벽금속층(390)을 개재하여 비아컨택(402)이 만들어진다. 이후 도면에 나타내지는 않았지만, 상부 금속 전극막 패턴(401) 및 비아컨택(402)에 각각 전기적으로 연결되는 상부 금속 배선 구조를 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 MIM 커패시터의 제조 방법에 의하면, 비아홀 형성을 위한 포토레지스트막 형성 전에 바닥 반사방지 코팅막을 형성함으로써 포토레지스트막의 두께를 감소시킬 수 있고, 이 외에도 종래의 트랜치 모서리에서 발생되었던 불량홈 및 불량 금속막이 발생되지 않도록 할 수 있으며, 이에 따라 종래의 문제점이었던 하부 금속 전극막 패턴과 상부 금속 전극막이 상호 단락되는 현상을 방지할 수 있는 MIM 커패시터의 제조 방법을 제공할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (3)

  1. 반도체 기판 위의 제1 절연막 위에 금속-절연체-금속 커패시터를 위한 하부 금속 전극막 패턴 및 금속 배선을 위한 하부 금속 배선막 패턴을 형성하는 단계;
    상기 제1 절연막 위에 상기 하부 금속 전극막 패턴 및 하부 금속 배선막 패턴을 덮는 제2 절연막을 형성하는 단계;
    상기 하부 금속 절연막 패턴과 대응하는 개구를 갖는 포토레지스트 패턴을 이용하여 상기 제2 절연막을 관통하여 상기 하부 금속 전극막 패턴을 노출시키는 트랜치를 형성하는 단계;
    상기 트랜치를 갖는 제2 절연막 및 하부 금속 전극막 패턴의 노출면을 덮는 유전체막을 형성하는 단계;
    상기 트랜치를 채우도록 상기 유전체막 위에 바닥 반사방지 코팅막을 형성하는 단계;
    상기 하부 금속 배선막 패턴과 대응하는 바닥 반사방지 코팅막을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 이용하여 상기 바닥 반사방지 코팅막, 상기 유전체막 및 제2 절연막을 관통하여 상기 하부 금속 배선막 패턴을 노출시키는 비아홀을 형성하는 단계;
    상기 마스크막 패턴 및 바닥 반사방지 코팅막을 제거하는 단계; 및
    상기 트랜치 내에서의 유전체막 위에 금속-절연체-금속 커패시터를 위한 상부 금속 전극막과, 상기 비아홀 내부를 채우면서 상기 하부 금속 배선막 패턴에 연결되는 비아컨택을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  2. 제 1항에 있어서,
    상기 금속-절연체-금속 커패시터를 위한 하부 금속 전극막 패턴 및 금속 배선을 위한 하부 금속 배선막 패턴은 Ti/Al/Ti/TiN막 또는 Ti/TiN/Al/TiN막으로 형성하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
  3. 제 1항에 있어서,
    상기 상부 금속 전극막 및 비아컨택을 형성하기 전에 장벽금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터의 제조 방법.
KR1020040110633A 2004-12-22 2004-12-22 금속-절연체-금속 커패시터의 제조 방법 KR100684439B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110633A KR100684439B1 (ko) 2004-12-22 2004-12-22 금속-절연체-금속 커패시터의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110633A KR100684439B1 (ko) 2004-12-22 2004-12-22 금속-절연체-금속 커패시터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060072235A KR20060072235A (ko) 2006-06-28
KR100684439B1 true KR100684439B1 (ko) 2007-02-16

Family

ID=37165447

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110633A KR100684439B1 (ko) 2004-12-22 2004-12-22 금속-절연체-금속 커패시터의 제조 방법

Country Status (1)

Country Link
KR (1) KR100684439B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012733A (ko) * 2001-08-04 2003-02-12 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030012733A (ko) * 2001-08-04 2003-02-12 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020030012733 *

Also Published As

Publication number Publication date
KR20060072235A (ko) 2006-06-28

Similar Documents

Publication Publication Date Title
US7307000B2 (en) Method of fabricating a capacitor for a semiconductor device
CN113013092A (zh) 半导体结构的形成方法及半导体结构
KR100950553B1 (ko) 반도체 소자의 콘택 형성 방법
KR100456829B1 (ko) 듀얼다마신공정에 적합한 엠아이엠 캐패시터 및 그의제조방법
KR100684433B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100684432B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100684439B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR20000043821A (ko) 반도체 메모리 장치의 제조 방법
KR100379144B1 (ko) 반도체 장치의 제조 방법
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
KR100679827B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100679828B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
KR100607781B1 (ko) 금속 절연체 금속 캐패시터 제조 방법
KR100727257B1 (ko) 반도체 소자의 제조 방법
KR20070071483A (ko) 반도체 소자의 ｍｉｍ 캐패시터 제조방법
KR100613280B1 (ko) 반도체 소자의 금속-절연체-금속 커패시터 형성 방법
KR100503350B1 (ko) 박막 커패시터 및 그 제조 방법
KR100313604B1 (ko) 반도체장치의 절연층 평탄화 방법
KR100361515B1 (ko) 반도체장치의 콘택부 제조방법
KR20100065834A (ko) 반도체 소자의 제조 방법
KR100579858B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR100630568B1 (ko) 반도체 소자의 금속배선 형성 방법
US6855600B2 (en) Method for manufacturing capacitor
CN117438393A (zh) 一种半导体结构及其形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee