KR100457161B1 - 반도체소자의 저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로,

삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하기 위하여, 저장전극용 제1도전층과 제2도전층 적층구조로 형성하되, 제1도전층과 제2도전층의 높이를 조절하여 소자의 특성 열화를 방지하고 예정된 크기의 정전용량을 가질 수 있도록 저장전극을 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 저장전극 형성방법{A method for forming a storage node of a semiconductor device}

본 발명은 반도체소자의 저장전극 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 높은 에스펙트비 ( aspect ratio ) 에 따른 저장전극간의 붙음 ( leaning ) 현상을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(도시안됨)에 소자분리막(도시안됨)을 형성하여 활성영역(도시안됨)을 정의한다.

이때, 상기 소자분리막은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판 상부에 게이트전극인 워드라인(도시안됨), 비트라인(도시안됨) 및 저장전극 콘택플러그(13)가 형성된 하부절연층(11)을 형성한다.

이때, 상기 하부절연층(11)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 하부절연층(11) 상부에 질화막(15)을 형성한다.

이때, 상기 질화막(15)은 후속 식각 공정시 버퍼층으로 사용된다.

그 다음, 상기 질화막(15) 상부에 희생산화막(17)을 증착한다. 이때, 상기 희생산화막(17)은 USG, PSG 또는 BPSG 와 같이 유동성이 우수한 절연 산화 물질로 형성한다.

도 1b를 참조하면, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극 콘택플러그가 노출되는 저장전극 영역(19)을 형성한다.

도 1c, 도 1d 및 도 1e를 참조하면, 상기 저장전극 영역(19)을 포함한 전체표면상부에 저장전극용 도전층(21)인 폴리실리콘막을 증착하고 상기 저장전극 영역(19)을 포함한 전체표면상부에 감광막(23)을 도포하고 이를 평탄화식각한다.

이때, 상기 감광막(23) 대신 산화막을 사용할 수도 있다.

상기 평탄화식각공정은 CMP 공정으로 실시한 것이다.

도 1f를 참조하면, 전체표면상부에 감광막패턴(25)을 형성한다. 이때, 상기 감광막패턴(25)은 저장전극 마스크를 이용한 노광 및 현상 공정을 이용하여 형성한 것이다.

도 1g 및 도 1h 를 참조하면, 상기 감광막패턴(25)을 마스크로 하여 상기 감광막(23)을 제거하고 상기 감광막패턴(25)을 제거한다.

후속 공정으로, 상기 희생산화막(17)을 제거하여 저장전극을 형성하되, 상기 희생산화막(17)은 습식방법으로 제거한다.

그러나, 높은 에스펙트비로 인하여 상기 저장전극이 쓰러져 이웃하는 저장전극과 붙는 리닝 ( leaning ) 현상이 유발된다.

상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 형성방법은, 저장전극의 높은 에스펙트비로 인하여 희생산화막의 제거 공정시 이웃하는 저장전극과 붙는 리닝 ( leaning ) 현상이 유발되어 소자의 수율, 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 희생산화막의 제거 공정시 저장전극간의 붙음 ( leaning ) 현상이 유발되는 것을 방지하여 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 저장전극 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도.

도 2a 내지 도 2l 은 본 발명의 실시예에 반도체소자의 저장전극 형성방법을 도시한 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

11,31 : 하부절연층 13,33 : 저장전극 콘택플러그

15,35 : 질화막 17 : 희생산화막

19,39,45 : 저장전극 영역 21 : 저장전극용 도전층

23,49 : 감광막 25,51 : 감광막패턴

37 : 제1희생산화막 41 : 저장전극용 제1도전층

43 : 제2희생산화막 47 : 저장전극용 제2도전층

53 : 저장전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 형성방법은,

저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하고 그 상부에 제1희생산화막을 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 희생산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 형성하는 공정과,

상기 저장전극 영역을 매립하는 평탄화된 저장전극용 제1도전층을 형성하는 공정과,

전체표면상부에 제2희생산화막을 형성하는 공정과,

저장전극 마스크를 이용한 사진식각공정으로 상기 제2희생산화막을 식각하여 상기 저장전극용 제1도전층을 노출시키는 저장전극 영역을 형성하되, 상기 저장전극용 제1도전층을 소정두께 식각하여 트렌치를 형성하는 공정과,

상기 저장전극용 제1도전층의 트렌치를 포함한 상기 저장전극 영역 표면에 저장전극용 제2도전층을 형성하여 상기 저장전극용 제1도전층과 제2도전층으로 저장전극을 형성하는 공정을 포함하는 것과,

상기 저장전극의 높이에 따라 상기 제1희생산화막과 제2희생산화막의 두께를 조절하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2l 은 본 발명의 실시예에 따른 반도체소자의 저장전극 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(도시안됨)에 소자분리막(도시안됨)을 형성하여 활성영역(도시안됨)을 정의한다.

이때, 상기 소자분리막은 트렌치 방법을 이용하여 형성한다.

그 다음, 상기 반도체기판 상부에 게이트전극인 워드라인(도시안됨), 비트라인(도시안됨) 및 저장전극 콘택플러그(33)가 형성된 하부절연층(31)을 형성한다.

이때, 상기 하부절연층(31)은 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한다.

그 다음, 상기 하부절연층(31) 상부에 질화막(35)을 형성한다.

이때, 상기 질화막(35)은 후속 식각 공정시 버퍼층으로 사용된다.

그 다음, 상기 질화막(35) 상부에 제1희생산화막(37)을 증착한다. 이때, 상기 제1희생산화막(37)은 USG, PSG 또는 BPSG 와 같이 유동성이 우수한 절연 산화 물질로 형성한다.

도 2b를 참조하면, 저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 저장전극 콘택플러그가 노출되는 저장전극 영역(39)을 형성한다.

도 2c 및 도 2d를 참조하면, 상기 저장전극 영역(39)을 매립하는 저장전극용 제1도전층(41)인 폴리실리콘막을 증착하고 이를 평탄화식각한다.

도 2e를 참조하면, 상기 전체표면상부에 제2희생산화막(43)을 증착한다.

이때, 상기 제2희생산화막(43)은 USG, PSG 또는 BPSG 와 같이 유동성이 우수한 절연 산화 물질로 형성한다.

도 2f를 참조하면, 저장전극 마스크(도시안됨)를 이용한 사진식각공정을 상기 제2희생산화막(43) 및 제1저장전극용 도전층(41)을 식각하여 상기 저장전극용 제1도전층(41)에 트렌치가 형성되는 저장전극 영역(45)을 형성한다.

도 2g, 도 2h 및 도 2i를 참조하면, 상기 저장전극 영역(45) 표면을 포함한 전체표면상부에 저장전극용 제2도전층(47)인 폴리실리콘막을 증착하고 그 상부에 감광막(49)을 도포하여 평탄화한 다음, 상기 제2희생산화막(43)을 노출시키는 평탄화식각공정을 실시한다.

이때, 상기 감광막(49) 대신에 산화막을 사용할 수도 있다.

도 2j를 참조하면, 구조물 상부에 감광막패턴(51)을 형성한다.

이때, 상기 감광막패턴(51)은 저장전극 마스크(도시안됨)를 이용한 노광 및 현상공정을 이용하여 형성한 것이다.

도 2k를 참조하면, 상기 감광막패턴(51)을 마스크로 하여 상기 저장전극 영역(45) 내의 감광막(49)을 제거하여 저장전극(53)을 형성한다.

도 2l을 참조하면, 상기 감광막패턴(51)을 제거한다.

후속 공정으로 상기 제1,2희생산화막(41,47)을 제거하고, 유전체막 및 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 형성방법은, 희생산화막의 제거 공정시 높은 에스펙트비를 갖는 저장전극이 무너지는 현상을 방지하기 위해 두 층의 희생산화막 구조로 적층된 구조의 저장전극을 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (2)

1. 저장전극 콘택플러그가 구비되는 하부절연층을 반도체기판 상부에 형성하고 그 상부에 제1희생산화막을 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 희생산화막을 식각하여 상기 저장전극 콘택플러그를 노출시키는 저장전극 영역을 형성하는 공정과,

   상기 저장전극 영역을 매립하는 평탄화된 저장전극용 제1도전층을 형성하는 공정과,

   전체표면상부에 제2희생산화막을 형성하는 공정과,

   저장전극 마스크를 이용한 사진식각공정으로 상기 제2희생산화막을 식각하여 상기 저장전극용 제1도전층을 노출시키는 저장전극 영역을 형성하되, 상기 저장전극용 제1도전층을 소정두께 식각하여 트렌치를 형성하는 공정과,

   상기 저장전극용 제1도전층의 트렌치를 포함한 상기 저장전극 영역 표면에 저장전극용 제2도전층을 형성하여 상기 저장전극용 제1도전층과 제2도전층으로 저장전극을 형성하는 공정을 포함하는 반도체소자의 저장전극 형성방법.
2. 제 1 항에 있어서,

   상기 저장전극의 높이에 따라 상기 제1희생산화막과 제2희생산화막의 두께를 조절하는 것을 특징으로 하는 반도체소자의 저장전극 형성방법.