KR0147405B1 - 비휘발성 반도체 메모리소자의 구조 및 제조방법 - Google Patents

비휘발성 반도체 메모리소자의 구조 및 제조방법

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KR0147405B1
KR0147405B1 KR1019940007842A KR19940007842A KR0147405B1 KR 0147405 B1 KR0147405 B1 KR 0147405B1 KR 1019940007842 A KR1019940007842 A KR 1019940007842A KR 19940007842 A KR19940007842 A KR 19940007842A KR 0147405 B1 KR0147405 B1 KR 0147405B1
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Abstract

본 발명은 비휘발성 반도체 메모리 소자의 구조 및 제조방법에 관한 것으로, 특히 플로우팅 게이트와 컨트롤 게이트 사이의 유효 커패시터면적을 최대화하여 소자의 특성을 향상시키고 신뢰도를 크게 높인 EEPROM 셀의 구조 및 제조방법에 관한 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 소자의 구조는 활성영역과 격리영역이 형성되어 있는 반도체기판과, 상기 활성영역위에 형성된 게이트절연막과, 상기 격리영역아래에 형성된 불순물영역과, 상기 게이트절연막위에 형성되고 2개 이상의 수직기둥을 가지는 플로우팅게이트와, 상기 플로우팅게이트위에 형성된 유전체막과, 상기 유전체막위에 형성된 컨트롤게이트를 포함하여 구성되고 본발명의 비휘발성 반도체 메모리소자 제조방법은 반도체기판의 활성영역상에 제1마스크패턴을 형성하는 제1공정과, 상기 제1마스크패턴을 마스크로하여 이온주입을 실시하여 불순물영역을 형성하고, 상기 기판을 열산화하여 격리영역을 형성하는 제2공정과, 상기 제1마스크패턴을 제거하고 활성영역위에 게이트절연막을 형성하는 제3공정과, 플로우팅게이트를 형성할 영역을 제외한 상기 기판위에 제2마스크패턴을 형성하는 제4공정과, 전면에 폴리실리콘층을 형성하고 상기 폴리실리콘층의 측면에 절연막측벽을 형성하는 제5공정과, 상기 제5공정을 2회 이상 반복수행하여 플로우팅게이트 형성영역을 채운 후 전면에 감광막을 형성하는 제6공정과, 상기 제2마스크패턴이 노출될 때까지 상기 폴리실리콘층들과 절연막측벽들을 에치백한 후 상기 제2마스크패턴을 제거하여 2개 이상의 수직기둥을 가지는 플로우팅게이트를 형성하는 제7공정과, 상기 플로우팅게이트위에 유전체막과 컨트롤게이트를 차례로 형성하는 제8공정을 포함하여 이루어져 유효 커패시터 면적을 증가시키는 것을 그 특징으로 한다.

Description

비휘발성 반도체 메모리소자의 구조 및 제조방법
제1도 (a)(b)는 일반적인 EEPROM셀의 구조단면도 및 등가회로도
제2도 (a)(b)는 종래의 EEPROM셀의 구조단면도
제3도 (a) 내지 (h)는 본 발명의 EEPROM셀의 공정단면도
*도면의 주요 부분에 대한 부호의 설명
1:제1도전형 반도체기판 2:버퍼산화막
3:제1질화막 4:필드산화막
5:게이트 절연막 6:제2질화막
7:제1폴리실리콘층 8:제1산화막측벽
9:제2폴리실리콘층 10:제2산화막측벽
11:플로우팅 게이트 12:유전체층
13:컨트롤 게이트
본 발명은 비휘발성 반도체 메모리 소자에 관한 것으로, 특히 플로우팅 게이트(Floating gate)와 컨트롤 게이트(Control gate) 사이의 유효 커패시터(capasitor)면적을 최대화하여 소자의 특성을 향상시키고 신뢰도를 크게 높인 EEPROM(Electriccally Erasable Programmble Read Only Memory) 셀(Cell)의 구조 및 제조 방법에 관한 것이다.
일반적인 EEPROM셀의 구조 단면도 및 등가회로를 나타낸 제1도 (a)(b)에서와 같이 EEPROM셀은 제1도전형 반도체기판(1)과 컨트롤 게이트(13) 사이에 플로우팅 게이트(11)가 있으며, 컨트롤 게이트(13)에 전압(Vg)을 인가하면, 컨트롤 게이트(13)와 플로우팅 게이트(11) 사이의 커패시턴스(C1)와, 플로우팅 게이트(11)와 제1도전형 반도체 기판(1) 사이의 커패시턴스(C2)에 각각 V1, V2의 전압으로 나누어져 인가된다(Vg=V1+V2).
여기서,이고, 결합비(Coupling Ratio)는으로 나타낸다.
이때 EEPROM의 기억 및 소거특성은 V2의 크기에 의해 달라지게 된다. 따라서 EEPROM의 기억 및 소거특성을 향상시키기 위해서는 V2의 크기를 증가시키는 방법과 결합비(Coupling Ratio)를 증가시키는 방법이 있다.
그러나 V2를 증가시키기 위해서는 컨트롤 게이트(13) 인가전압(Vg)이 증가되어야 하므로 소자의 소비전력이 커지고, 플로우팅 게이트(11)와 컨트롤 게이트(13)사이의 절연물질의 신뢰성에도 문제가 생기게 된다.
그러므로 Vg를 변화시키지 않거나 Vg를 낮추고도 유효 커패시턴스를 향상시키기 위해서는 결합비(Coupling Ratio)를 증가시키는 것이 유효하다.
여기서, 결합비를 증가시키는 방법에는 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스인 C1을 크게 하기 위해 플로우팅게이트와 컨트롤게이트 사이의 유효 커패시터 면적을 증가시키는 방법과, 기판과 플로우팅 게이트 사이의 커패시턴스 C2를 줄이는 방법이 있다.
이하, 첨부된 도면을 참고하여 결합비를 증가시키기 위한 종래의 EEPROM셀의 구조 및 제조방법을 설명하면 다음과 같다.
제2도 (a)(b)는 종래의 EEPROM셀의 구조단면도를 나타낸 것으로, 제2도 (a)는 플로우팅 게이트(11)의 표면을 거치게 만들어 플로우팅 게이트(11)와 컨트롤게이트(13) 사이의 커패시턴스 C1을 향상시킨 것이고, 제2도 (b)는 셀(Cell)에 인접한 필드산화막(Field Oxide)영역에 트렌치(Trench)공정을 하여 트렌치내에 플로우팅 게이트(11)와 컨트롤 게이트(13)를 형성하는 방법으로 트렌치 커패시터(Trench Capacito-r)를 만들어 유효 커패시터 면적을 증가시킨 것이다.
그러나 제2도 (a)(b)와 같은 종래의 기술에 있어서는 유효 커패시터 면적을 증가시키는데 한계가 있고 특히, 제2도 (b)와 같은 방법에 있어서는 유효커패시터면적을 증가시키기 위한 트렌치(Trench)공정이 매우 어렵다는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로우팅 게이트와 컨트롤 게이트 사이의 유효 커패시터 면적을 효과적으로 증가시켜 결합비를 향상시킬 수 있는 비휘발성 반도체 메모리 소자의 구조 및 제조방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 반도체 메모리 소자의 구조는 활성영역과 격리영역이 형성되어 있는 반도체기판과, 상기 활성영역위에 형성된 게이트절연막과, 상기 격리영역 아래에 형성된 불순물영역과, 상기 게이트절연막위에 형성되고 2개 이상의 수직기둥을 가지는 플로우팅게이트와, 상기 플로우팅게이트위에 형성된 유전체막과, 상기 유전체막위에 형성된 컨트롤게이트를 포함하여 구성되고 본발명의 비휘발성 반도체 메모리소자 제조방법은 반도체기판의활성영역상에 제1마스크패턴을 형성하는 제1공정과, 상기 제1마스크패턴을 마스크로하여 이온주입을 실시하여 불순물영역을 형성하고, 열산화하여 격리영역을 형성하는 제2공정과, 상기 제1마스크패턴을 제거하고 활성영역위에 게이트절연막을 형성하는 제3공정과, 플로우팅게이트를 형성할 영역을 제외한 상기 기판위에 제2마스크패턴을 형성하는 제4공정과, 전면에 폴리실리콘층을 형성하고 상기 폴리실리콘층의 측면에 절연막측벽을 형성하는 제5공정과, 상기 제5공정을 2회 이상 반복수행하여 플로우팅게이트 형성영역을 채운 후 전면에 감광막을 형성하는 제6공정과, 상기 제2마스크패턴이 노출될 때까지 폴리실리콘층들 및 절연측벽들을 에치백한 후, 상기 제2마스크패턴을 제거하여 2개 이상의 수직기둥을 가지는 플로우팅게이트를 형성하는 제7공정과, 상기 플로우팅게이트위에 유전체막과 컨트롤게이트를 차례로 형성하는 제8공정을 포함하여 이루어져 유효 커패시터 면적을 증가시키는 것을 그 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하면 다음과 같다.
제3도 (a) 내지 (h)는 본 발명의 EEPROM 셀의 공정단면도를 나타낸 것으로서, 먼저, 제3도 (a)에서와 같이 제1도전형 반도체기판(1)에 버퍼산화막(2)과 제1질화막(3)을 차례로 증착하고 액티브 마스크(도면에 도시되지 않음)를 이용하여 제1도전형 반도체기판(1)을 엔드-포인트(End-Point)로 하여 사진 식각 공정으로 버퍼산화막(2)과 제1질화막(3)을 액티브영역(활성영역)에만 남도록 선택적으로 제거한 후, 제1질화막(3)을 마스크로 하여 기판(1)에 제2도전형 불순물의 이온 주입(Ion Implant)을 실시하여 소오스 및 드레인영역을 형성한다.
그리고 제3도 (b)에서와 같이 산화 공정으로 필드산화막(4)을 형성함과 동시에 소오스 및 드레인 영역을 확산시킨다.
이어, 활성영역 상측의 버퍼산화막(2)과 제1질화막(3)을 제거하고 활성역상에 게이트 절연막(산화막)(5)을 형성한 후 제3도 (c)에서와 같이 전면에 제2질화막(6)을 일정한 두께로 증착한다.
그리고 플로우팅 게이트(11)가 형성될 부분의 제2질화막(6)을 선택적으로 제거한다.
이어 제3도 (d)에서와 같이 전면에 폴리실리콘을 증착하여 제1폴리실리콘층(7)을 형성한 후, 표면에 산화막(Oxide)을 성장시킨 후 에치 백(Etch Back)공정으로 제1폴리실리콘층(7) 측면에만 산화막이 남도록 하여 제1산화막 측벽(8)을 형성한다.
그리고 제3도의 (e)에서와 같이 전면에 폴리실리콘을 다시 증착하여 제2폴리실리콘층(9)을 형성하고 표면에 산화막(Oxide)을 성장시킨후 에치백 공정으로 제2폴리실리콘층(9) 측면에만 산화막이 남도록 하여 제2산화막 측벽(10)을 형성한다.
제3도 (f)와 같이 상기의 공정을 반복 수행하여 다수의 산화막 측벽과 폴리실리콘층을 형성하고(도면에는 3번의 공정을 수행한 것을 도시했음) 이어, 전면에 포토레지스트(Photo Resist)(도면에 도시되지 않음)를 평탄하게 채운후 제2질화막(6) 표면이 들어날때까지 폴리실리콘층 및 산화막 측벽을 에치백하고, 상기의 포토레지스트와 산화막 측벽을 선택적으로 식각하여 왕관(Crown)형태를 갖는 플로우팅 게이트(11)를 형성한다.
그리고 제3도 (g)에서와 같이 필드영역상에 형성되어 있는 제2질화막(6)을 완전히 제거하고 플로우팅 게이트(11) 전면에 산화막과 질화막을 교대로 증착하여 ONO(Oxide-Nitride-Oxide)구조를 갖는 유전체층(12)을 형성한다.
이어, 제3도 (h)에서와 같이 유전체층(12)상에 폴리실리콘을 증착하고 패터닝하여 컨트롤 게이트(13)를 형성한다.
상기와 같이 구성된 본 발명의 EEPROM 셀은 플로우팅 게이트가 왕관(Crown)형태로 형성되어 플로우팅 게이트와 컨트롤 게이트 사이의 유효 커패시터 면적을 증가시켜 플로우팅 게이트와 컨트롤 게이트 사이의 커패시턴스 C1을 증가시키는 방법으로 공정을 단순화하고 저전압의 환경에서도 기억 및 소거가 가능하도록 소자의 특성을 향상시켰다.

Claims (2)

  1. 활성영역과 격리영역이 형성되어 있는 반도체기판과, 상기 활성영역 위에 형성된 게이트절연막과, 상기 격리영역 아래에 형성된 불순물영역과, 상기 게이트절연막위에 형성되고 2개 이상의 수직기둥을 가지는 플로우팅게이트와, 상기 플로우팅게이트위에 형성된 유전체막과, 상기 유전체막위에 형성된 컨트롤게이트를 포함하여 구성됨을 특징으로 하는 비휘발성 메모리소자의 구조.
  2. 반도체기판의 활성영역상에 제1마스크패턴을 형성하는 제1공정과, 상기 제1마스크패턴을 마스크로하여 이온주입을 실시하여 불순물영역을 형성하고, 기판을 열산화하여 격리영역을 형성하는 제2공정과, 상기 제1마스크패턴을 제거하고 활성영역위에 게이트절연막을 형성하는 제3공정과, 플로우팅게이트를 형성할 영역을 제외한 상기 기판위에 제2마스크패턴을 형성하는 제4공정과, 전면에 폴리실리콘층을 형성하고 상기 폴리실리콘층의 측면에 절연막측벽을 형성하는 제5공정과, 상기 제5공정을 2회 이상 반복수행하여 플로우팅게이트 형성영역을 채운 후 전면에 감광막을 형성하는 제6공정과, 상기 제2마스크패턴이 노출될 때까지 상기 폴리실리콘층들 및 절연막측벽들을 에치백한 후 상기 제2마스크패턴을 제거하여 2개 이상의 수직기둥을 가지는 플로우팅게이트를 형성하는 제7공정과, 상기 플로우팅게이트상에 유전체막과 컨트롤게이트를 차례로 형성하는 제8공정을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리소자의 제조방법.
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