JPS6223150A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6223150A JPS6223150A JP60161862A JP16186285A JPS6223150A JP S6223150 A JPS6223150 A JP S6223150A JP 60161862 A JP60161862 A JP 60161862A JP 16186285 A JP16186285 A JP 16186285A JP S6223150 A JPS6223150 A JP S6223150A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、半導体集積回路装置に関するものであり、特
に、M I S FETを備えた半導体集積回路装置に
適用して有効な技術に関するものである。
に、M I S FETを備えた半導体集積回路装置に
適用して有効な技術に関するものである。
[背景技術]
半導体記憶装置の一例として、フローティングゲート電
極とコントロールゲート電極とを備えたM 1. S
F E TをメモリセルとするEPROM(Elect
、rically Programn+able Re
ad 0nly Me+5ory)がある。前記EPR
OMは、メモリセルのコントロールゲート電極およびド
レイン領域に12[V]径程度高電位を印加させること
によってホットエレクトロン発生させて、情報の書き込
みを行なう。
極とコントロールゲート電極とを備えたM 1. S
F E TをメモリセルとするEPROM(Elect
、rically Programn+able Re
ad 0nly Me+5ory)がある。前記EPR
OMは、メモリセルのコントロールゲート電極およびド
レイン領域に12[V]径程度高電位を印加させること
によってホットエレクトロン発生させて、情報の書き込
みを行なう。
このため、周辺回路には、前記高電位をメモリセルに印
加するための書き込み回路が設けである。
加するための書き込み回路が設けである。
書き込み回路を構成するMISFETは、前記高電位以
上の破壊耐圧を有する必要がある(以下、このようなM
ISFETを高耐圧MISFETという)。また、周辺
回路には、0乃至5[v]の間で駆動されるMISFE
T(以下、常耐圧MIS FETという)も設けられる
。このような半導体記憶装置の製造方法の一例が、例え
ば特願昭55−22760号に記載されている。すなわ
ち。
上の破壊耐圧を有する必要がある(以下、このようなM
ISFETを高耐圧MISFETという)。また、周辺
回路には、0乃至5[v]の間で駆動されるMISFE
T(以下、常耐圧MIS FETという)も設けられる
。このような半導体記憶装置の製造方法の一例が、例え
ば特願昭55−22760号に記載されている。すなわ
ち。
高耐圧MISFETのゲート絶縁膜を、メモリセルのフ
ローティングゲート電極と半導体基板との間に設けられ
るゲート絶縁膜(以下、第1ゲート絶縁膜という)を形
成する工程で形成する。また、常耐圧M I S FE
Tのゲート絶縁膜は、フローティングゲート電極とコン
トロールゲート電極との間に設けられる絶縁膜(以下、
第2ゲート絶縁膜という)と同一工程で形成する。
ローティングゲート電極と半導体基板との間に設けられ
るゲート絶縁膜(以下、第1ゲート絶縁膜という)を形
成する工程で形成する。また、常耐圧M I S FE
Tのゲート絶縁膜は、フローティングゲート電極とコン
トロールゲート電極との間に設けられる絶縁膜(以下、
第2ゲート絶縁膜という)と同一工程で形成する。
また、高耐圧MISFETのゲート絶縁膜および常耐圧
MISFETのゲート絶縁膜をメモリセルの第2ゲート
絶縁膜を形成する工程で形成することが考えられる。
MISFETのゲート絶縁膜をメモリセルの第2ゲート
絶縁膜を形成する工程で形成することが考えられる。
本発明者は、前記公報のような高耐圧MISFETおよ
び常耐圧MISFETのゲート絶縁膜の製造方法では、
それらM I S FETの電気的特性が低下するとい
う問題点を見出した。
び常耐圧MISFETのゲート絶縁膜の製造方法では、
それらM I S FETの電気的特性が低下するとい
う問題点を見出した。
前者の形成方法では、高耐圧MISFETのゲート電極
を形成した後に、メモリセルの第2ゲート絶縁膜が形成
される。この第2ゲート絶縁膜を形成する熱酸化工程に
よって、高耐圧MISFETのしきい値電圧を制御する
ための不純物が、半導体基板中に不要に拡散する。した
がって、高耐圧MISFETのしきい値電圧を所定の値
に設定することが極で困難となる。また、CMISFE
Tにより周辺回路を構成する場合書き込み回路を構成す
る。特にpチャネル型高耐圧MISFETでは、ドレイ
ン領域とソース領域との間でバンチスルーを生じ易すく
なる。
を形成した後に、メモリセルの第2ゲート絶縁膜が形成
される。この第2ゲート絶縁膜を形成する熱酸化工程に
よって、高耐圧MISFETのしきい値電圧を制御する
ための不純物が、半導体基板中に不要に拡散する。した
がって、高耐圧MISFETのしきい値電圧を所定の値
に設定することが極で困難となる。また、CMISFE
Tにより周辺回路を構成する場合書き込み回路を構成す
る。特にpチャネル型高耐圧MISFETでは、ドレイ
ン領域とソース領域との間でバンチスルーを生じ易すく
なる。
一方、メモリセルの後者の形成方法では、常耐圧M I
S FETの相互コンダクタンスが低下してしまう。
S FETの相互コンダクタンスが低下してしまう。
常耐圧M I S FETのゲート絶縁膜の膜厚が、高
耐圧M I S FETのゲート絶縁膜と同様に厚く形
成されるからである。
耐圧M I S FETのゲート絶縁膜と同様に厚く形
成されるからである。
[発明の目的]
本発明の目的は、MISFETの電気的特性を向上する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
[発明の概要]
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルの周辺回路を構成するMISFE
Tのいずれかのゲート絶縁膜を、フローテ“イングゲー
ト電極とコントロールゲート電極との間の絶縁膜を形成
する工程を用いて形成し、該工程の後に少なくとも前記
MISFETのしきい値電圧調整用の不純物をチャネル
領域に導入するものである。このことによって、前記M
ISFETのしきい値電圧調整用の不純物が、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を形成する工程中に不要に拡散するのを低減するこ
とができる。
Tのいずれかのゲート絶縁膜を、フローテ“イングゲー
ト電極とコントロールゲート電極との間の絶縁膜を形成
する工程を用いて形成し、該工程の後に少なくとも前記
MISFETのしきい値電圧調整用の不純物をチャネル
領域に導入するものである。このことによって、前記M
ISFETのしきい値電圧調整用の不純物が、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を形成する工程中に不要に拡散するのを低減するこ
とができる。
以下1本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において、同一機能
を有するもは同一符号を付け、そのくり返しの説明は省
略する。
を有するもは同一符号を付け、そのくり返しの説明は省
略する。
[実施例]
第1図乃至第6図、第8v4.第10図及び第12図は
、各製造工程における断面図である。第7図、第9図、
第11図、第13図は、製造工程におけるメモリセルの
平面図である。第1図乃至第6図、第8図、第10図及
び第12図において、領域Xはメモリセルの断面図、領
域Yは書き込み回路を構成する高耐圧MISFETの断
面図、領域Zは周辺回路を構成する常耐圧MISFET
の断面図である。
、各製造工程における断面図である。第7図、第9図、
第11図、第13図は、製造工程におけるメモリセルの
平面図である。第1図乃至第6図、第8図、第10図及
び第12図において、領域Xはメモリセルの断面図、領
域Yは書き込み回路を構成する高耐圧MISFETの断
面図、領域Zは周辺回路を構成する常耐圧MISFET
の断面図である。
なお、前記平面図においては、Il造工程におけるメモ
リセルの構成を見易すくするために、導電層間に設けら
れる絶縁膜を図示していない。
リセルの構成を見易すくするために、導電層間に設けら
れる絶縁膜を図示していない。
第1図に示すように、まずp−型シリコン半導体基板1
のpチャネル型窩耐圧M I S FETが設けられる
領域(領域Y)にn−型ウェル領域2を形成する6次に
、フィールド絶縁[3と、p型チャネルストッパ領域4
とを形成する。チャネルストッパ領域4は、ウェル領域
2以外のフィールド絶縁膜3の下部の半導体基板lの主
面部に形成する。フィールド絶縁膜3は、半導体基板1
の主面を選択的に熱酸化して形成する。チャネルストッ
パ領域4は、これが設けられる半導体基板lの主面にイ
オン打ち込みによってP型不純物、例えばボロンを導入
して形成する6次に、半導体基板lの主面を酸化するこ
とによって、メモリセルであるMISFET(以下、単
にメモリセルという)の第1ゲート絶縁膜として用いら
れる絶縁膜5を形成する。次に、レジストI!I6を領
域Y及びZを覆うように形成する。このレジスト膜6は
、メモリセルのチャネル領域に不純物を導入するイオン
打ち込み工程のマスクとして用いるものである。
のpチャネル型窩耐圧M I S FETが設けられる
領域(領域Y)にn−型ウェル領域2を形成する6次に
、フィールド絶縁[3と、p型チャネルストッパ領域4
とを形成する。チャネルストッパ領域4は、ウェル領域
2以外のフィールド絶縁膜3の下部の半導体基板lの主
面部に形成する。フィールド絶縁膜3は、半導体基板1
の主面を選択的に熱酸化して形成する。チャネルストッ
パ領域4は、これが設けられる半導体基板lの主面にイ
オン打ち込みによってP型不純物、例えばボロンを導入
して形成する6次に、半導体基板lの主面を酸化するこ
とによって、メモリセルであるMISFET(以下、単
にメモリセルという)の第1ゲート絶縁膜として用いら
れる絶縁膜5を形成する。次に、レジストI!I6を領
域Y及びZを覆うように形成する。このレジスト膜6は
、メモリセルのチャネル領域に不純物を導入するイオン
打ち込み工程のマスクとして用いるものである。
次に、P型不純物、例えばボロンをイオン打込みによっ
て、メモリセルのチャネル領域に導入する。
て、メモリセルのチャネル領域に導入する。
このイオン打込み工程では1周辺回路を構成するMIS
FETのチャネル領域に前記不純物を導入しないことが
重要である。後のメモリセルの第2ゲート絶縁膜を形成
する工程で、周辺回路を構成するMISFETのしきい
値電圧を制御するための不純物が、不要に拡散するのを
防止するためである。
FETのチャネル領域に前記不純物を導入しないことが
重要である。後のメモリセルの第2ゲート絶縁膜を形成
する工程で、周辺回路を構成するMISFETのしきい
値電圧を制御するための不純物が、不要に拡散するのを
防止するためである。
次に、第2図に示すように、後にフローティングゲート
電極(第1?!極)となる導電層7を形成する。導電層
7は1次のような方法で形成する。
電極(第1?!極)となる導電層7を形成する。導電層
7は1次のような方法で形成する。
まず、例えばCVD技術によって得られる多結晶シリコ
ン層を基板1上面全域に形成する。この多結晶シリコン
層には、フローティングゲート電極の抵抗値を低減する
ためのn型不純物、例えばリンを拡散によって導入する
。そして、不要な多結晶シリコン層を、例えばドライエ
ツチングによって除去して導電層7を形成する6次に、
導電層7の側部に被着し、かつ延在するようにサイドウ
オールスペーサ9を形成する。このサイドウオールスペ
ーサ9は、後に、コントロールゲート電極およびワード
線を形成する工程で、隣接するコントロールゲート電極
間に不要な多結晶シリコン層等が残るのを防止するため
に用いるものである。サイド、ウオールスペーサ9は、
次のような方法で形成する。まず、例えばCVDによっ
て、多結晶シリコン層を、導電層7を覆うように基板1
上に形成する。そして、反応性イオンエツチングによっ
て、導電層7の上面が露出する程度に、前記多結晶シリ
コン層をその上面からエツチングする6前記多結晶シリ
コン層は、導電層7の側部に特に厚く形成されるので、
導電層7の側部にサイドウオールスペーサ9を形成する
ことができる。
ン層を基板1上面全域に形成する。この多結晶シリコン
層には、フローティングゲート電極の抵抗値を低減する
ためのn型不純物、例えばリンを拡散によって導入する
。そして、不要な多結晶シリコン層を、例えばドライエ
ツチングによって除去して導電層7を形成する6次に、
導電層7の側部に被着し、かつ延在するようにサイドウ
オールスペーサ9を形成する。このサイドウオールスペ
ーサ9は、後に、コントロールゲート電極およびワード
線を形成する工程で、隣接するコントロールゲート電極
間に不要な多結晶シリコン層等が残るのを防止するため
に用いるものである。サイド、ウオールスペーサ9は、
次のような方法で形成する。まず、例えばCVDによっ
て、多結晶シリコン層を、導電層7を覆うように基板1
上に形成する。そして、反応性イオンエツチングによっ
て、導電層7の上面が露出する程度に、前記多結晶シリ
コン層をその上面からエツチングする6前記多結晶シリ
コン層は、導電層7の側部に特に厚く形成されるので、
導電層7の側部にサイドウオールスペーサ9を形成する
ことができる。
本実施例では、サイドウオールスペーサ9を形成する際
に、高耐圧MISFET、常耐圧MISFETが設けら
れる領域の絶縁膜5およびフィールド絶縁II!13が
エツチングされるのを防止するために、フィールド絶縁
膜3および絶縁膜5とエツチング速度の異る多結晶シリ
コン層を用いてサイドウオールスペーサ9を形成してい
る。次に、図示していないが、メモリセル形成領域にレ
ジストからなるマスクを形成し、周辺回路領域に形成さ
れていた不要な絶縁膜5を、例えばウェットエツチング
によって除去する。このエツチングによって、周辺回路
を構成するM I S FETが設けられる半導体基板
1およびウェル領域2(領域YおよびZ)の上面が露出
する。
に、高耐圧MISFET、常耐圧MISFETが設けら
れる領域の絶縁膜5およびフィールド絶縁II!13が
エツチングされるのを防止するために、フィールド絶縁
膜3および絶縁膜5とエツチング速度の異る多結晶シリ
コン層を用いてサイドウオールスペーサ9を形成してい
る。次に、図示していないが、メモリセル形成領域にレ
ジストからなるマスクを形成し、周辺回路領域に形成さ
れていた不要な絶縁膜5を、例えばウェットエツチング
によって除去する。このエツチングによって、周辺回路
を構成するM I S FETが設けられる半導体基板
1およびウェル領域2(領域YおよびZ)の上面が露出
する。
次に、第3図に示すように、熱酸化によって、導電層7
の上部に絶縁膜(SiO2膜)14を形成し、高耐圧M
I S FETが設けられる領域Yに絶縁膜(SiO
z膜)10を形成する。前記熱酸化工程は、絶縁膜10
および絶縁膜14を適正の膜厚になるように形成する。
の上部に絶縁膜(SiO2膜)14を形成し、高耐圧M
I S FETが設けられる領域Yに絶縁膜(SiO
z膜)10を形成する。前記熱酸化工程は、絶縁膜10
および絶縁膜14を適正の膜厚になるように形成する。
前記熱酸化工程でサイドウオールスペーサ9の表面部に
も絶縁膜(SiO2[II)14が形成される。
も絶縁膜(SiO2[II)14が形成される。
また、常耐圧M I S FETが設けられる領域Zも
酸化されるので、絶縁膜lOが形成されるが。
酸化されるので、絶縁膜lOが形成されるが。
この絶縁膜10は、後に除去する。すなわち、常耐圧M
I S FETのゲート絶縁膜は、前記絶縁膜10お
よび絶縁膜14を形成する熱酸化工程と異る熱酸化工程
によって形成する。
I S FETのゲート絶縁膜は、前記絶縁膜10お
よび絶縁膜14を形成する熱酸化工程と異る熱酸化工程
によって形成する。
次に、第4図に示したように、メモリセルが設けられる
領域Xおよび高耐圧MISFEが設けられる領域Yにシ
リコン窒化膜からなるマスク8を形成する。このマスク
8は、後に常耐圧MI 5FETのゲート絶縁膜を形成
する熱酸化工程によって絶縁膜10.絶縁膜14が所定
の膜厚より厚くなるのを防止するためのものである。ま
た、マスク8は、第3図領域Zに示した不要な絶縁膜1
0を除去するエツチング工程のエツチングマスクとして
用いる。次に、マスク8を用いて常耐圧MISFETが
設けられる領域Zに形成された不要な絶縁膜10を1例
えばウェットエツチングによって除去する。エツチング
液としては、フッ酸系のものを用いる。このときマスク
8はエツチングされない。
領域Xおよび高耐圧MISFEが設けられる領域Yにシ
リコン窒化膜からなるマスク8を形成する。このマスク
8は、後に常耐圧MI 5FETのゲート絶縁膜を形成
する熱酸化工程によって絶縁膜10.絶縁膜14が所定
の膜厚より厚くなるのを防止するためのものである。ま
た、マスク8は、第3図領域Zに示した不要な絶縁膜1
0を除去するエツチング工程のエツチングマスクとして
用いる。次に、マスク8を用いて常耐圧MISFETが
設けられる領域Zに形成された不要な絶縁膜10を1例
えばウェットエツチングによって除去する。エツチング
液としては、フッ酸系のものを用いる。このときマスク
8はエツチングされない。
次に、第5図に示したように、常耐圧MISFETが設
けられる領域Zに、熱酸化によって、ゲート絶縁膜とし
て用いられる絶縁膜(SiO2膜)13を形成する。こ
の絶縁膜13の形成のため。
けられる領域Zに、熱酸化によって、ゲート絶縁膜とし
て用いられる絶縁膜(SiO2膜)13を形成する。こ
の絶縁膜13の形成のため。
他のゲート絶縁膜となる絶縁膜5及び10を形成するた
めの熱酸化工程を用いていないことが重要である。した
がって、絶縁膜13を最適の膜厚に形成することができ
る。次に、熱酸化マスク8を、例えば熱リン酸系のエツ
チング液を用いて除去する。
めの熱酸化工程を用いていないことが重要である。した
がって、絶縁膜13を最適の膜厚に形成することができ
る。次に、熱酸化マスク8を、例えば熱リン酸系のエツ
チング液を用いて除去する。
次に、第6図に示したように、高耐圧MISFETおよ
び常耐圧MISFETのしきい値電圧を制御するイオン
を導入する。初めにイオン打ち込みのマスクとなるレジ
スト膜15を、メモリセル領域に形成する。次に、周辺
回路を構成する高耐圧M I S FETおよび常耐圧
MISFETのしきい値電圧を制御するためのp型不純
物、例えばボロンをイオン打ち込みによって導入する。
び常耐圧MISFETのしきい値電圧を制御するイオン
を導入する。初めにイオン打ち込みのマスクとなるレジ
スト膜15を、メモリセル領域に形成する。次に、周辺
回路を構成する高耐圧M I S FETおよび常耐圧
MISFETのしきい値電圧を制御するためのp型不純
物、例えばボロンをイオン打ち込みによって導入する。
絶縁膜10.絶縁膜13を形成した後に、前記P型不純
物を導入したので、このP型不純物が絶縁膜10、絶縁
膜13を形成するための熱酸化工程によって不要に拡散
するのを防止することができる。次に、レジスト膜15
を除去する。
物を導入したので、このP型不純物が絶縁膜10、絶縁
膜13を形成するための熱酸化工程によって不要に拡散
するのを防止することができる。次に、レジスト膜15
を除去する。
次に、第7図及び第8図に示すように、メモリセルのコ
ントロールゲート電極およびワード線WL18を形成す
る。最初に、CVDによって多結晶シリコン層からなる
導電層17を基板1上全面に形成する。この導電層17
には、抵抗値を低減するためのn型不純物、例えばリン
を拡散によって導入する。次に、フォトレジスト膜16
を、領域Y及びZ上全面に形成すると共に、領域Xにお
いてコントロールゲート電極またはワード線の形状に形
成する。レジスト膜16をマスクとして。
ントロールゲート電極およびワード線WL18を形成す
る。最初に、CVDによって多結晶シリコン層からなる
導電層17を基板1上全面に形成する。この導電層17
には、抵抗値を低減するためのn型不純物、例えばリン
を拡散によって導入する。次に、フォトレジスト膜16
を、領域Y及びZ上全面に形成すると共に、領域Xにお
いてコントロールゲート電極またはワード線の形状に形
成する。レジスト膜16をマスクとして。
領域X内の導電層17を選択的にエツチングし導電層1
8を形成する。導電層18はコントロールゲート電極で
あり、またワード線としても働く。
8を形成する。導電層18はコントロールゲート電極で
あり、またワード線としても働く。
サイドウオールスペーサ9を導電層7の側部に設けたこ
とによって、導電層18の間に不要な多結晶シリコン層
が残るのを防止することができる。
とによって、導電層18の間に不要な多結晶シリコン層
が残るのを防止することができる。
なお、導電層1Bは、高融点金属(Mo、W、Ta、T
i等)層、またはそのシリサイド層、または多結晶シリ
コン層とその上の高融点金属層またはそのシリサイド層
からなる2層膜等で構成することもできる。次に、図示
していないが、導電層1Bから露出している絶縁膜14
を除去し、さらに導電層7の露出した部分をエツチング
によって除去する。このエツチング工程によって導電層
7からなるフローティングゲート電極が完成する。
i等)層、またはそのシリサイド層、または多結晶シリ
コン層とその上の高融点金属層またはそのシリサイド層
からなる2層膜等で構成することもできる。次に、図示
していないが、導電層1Bから露出している絶縁膜14
を除去し、さらに導電層7の露出した部分をエツチング
によって除去する。このエツチング工程によって導電層
7からなるフローティングゲート電極が完成する。
次に、レジストM16を除去する。なお、第8図の領域
Xは、第7図の■−■切断線に沿う断面図である。
Xは、第7図の■−■切断線に沿う断面図である。
次に、第9図及び第10図に示すように1周辺回路を構
成する高耐圧M I S FETおよび常耐圧M I
S FETのゲート電極となる導電層18を形成する。
成する高耐圧M I S FETおよび常耐圧M I
S FETのゲート電極となる導電層18を形成する。
前記導電層18を形成する工程では、メモリセルが設け
られる領域X全域をレジスト膜で覆うとともに、領域Y
及びZにおいてゲート電極の形状にレジスト膜を形成す
る。このレジストをマスクとして用いて、領域Y、Zの
導電層17をエツチングしてゲート電極となる導W1p
!J18を形成する。レジストを除いた後、導電層7、
導電層17および導電層18の表面を酸化して、酸化シ
リコン膜からなる絶縁膜19を形成する。この絶縁膜1
9は、メモリセルにおいては、主としてフローティング
ゲート電極に注入されるべき情報となる少数キャリアの
保持特性を向上させるために用いられる。次に、pチャ
ネル型M I S FETが設けられる領域に、nチャ
ネル型M I S FETのソース領域、ドレイン領域
を形成するイオン打込み工程のマスクとなるレジスト膜
20を形成する。
られる領域X全域をレジスト膜で覆うとともに、領域Y
及びZにおいてゲート電極の形状にレジスト膜を形成す
る。このレジストをマスクとして用いて、領域Y、Zの
導電層17をエツチングしてゲート電極となる導W1p
!J18を形成する。レジストを除いた後、導電層7、
導電層17および導電層18の表面を酸化して、酸化シ
リコン膜からなる絶縁膜19を形成する。この絶縁膜1
9は、メモリセルにおいては、主としてフローティング
ゲート電極に注入されるべき情報となる少数キャリアの
保持特性を向上させるために用いられる。次に、pチャ
ネル型M I S FETが設けられる領域に、nチャ
ネル型M I S FETのソース領域、ドレイン領域
を形成するイオン打込み工程のマスクとなるレジスト膜
20を形成する。
次に、n−型イオン打込み領域2LAを形成するために
、n型不純物、例えばリンをイオン打込みによって半導
体基板lの表面部に導入する。このときメモリセルと常
耐圧M I S FETとで別々にイオン打込みを行っ
てもよい。このイオン打込み工程の後に、レジスト膜2
0を除去する。なお、第10図の領域Xは、第9図のX
−X切断線に沿う断面である。
、n型不純物、例えばリンをイオン打込みによって半導
体基板lの表面部に導入する。このときメモリセルと常
耐圧M I S FETとで別々にイオン打込みを行っ
てもよい。このイオン打込み工程の後に、レジスト膜2
0を除去する。なお、第10図の領域Xは、第9図のX
−X切断線に沿う断面である。
次に、第11図及び第12図に示すように、導電層7お
よび導電層18の側部にサイドウオール絶縁膜22を形
成する。このサイドウオール絶縁膜22は、先に形成し
たサイドウオールスペーサ9と同様の方法によって形成
する。このサイドウオール絶縁[1122を形成するエ
ツチング工程によって、サイドウオール絶縁膜22から
露出する不要な絶縁11!5が除去されて半導体基板1
の上面が露出する。次に、メモリセルおよびnチャネル
聖堂耐圧MISFETのソース領域、ドレイン領域とな
るn+型半導体領域23を形成する。これは、n型不純
物、例えばヒ素を、ゲート電極18と7、サイドウオー
ル絶縁膜22をマスクとして用いたイオン打込みによっ
て半導体基板lの表面部に導入して形成する。前記イオ
ン打込み工程では、pチャネル型MISFET′h<設
けられる領域Yはレジストからなるマスクによって覆わ
れる。次に、Pチャネル型高耐圧MISFETのソース
領域、トレイン領域となるp1型型半体領域24をウェ
ル領域2の主面部に形成する。これは、p型不純物、例
えばボロンを、ゲート電極18及びサイドウオール絶縁
膜22をマスクとして用いたイオン打込みによってウェ
ル領域2に導入して形成する。
よび導電層18の側部にサイドウオール絶縁膜22を形
成する。このサイドウオール絶縁膜22は、先に形成し
たサイドウオールスペーサ9と同様の方法によって形成
する。このサイドウオール絶縁[1122を形成するエ
ツチング工程によって、サイドウオール絶縁膜22から
露出する不要な絶縁11!5が除去されて半導体基板1
の上面が露出する。次に、メモリセルおよびnチャネル
聖堂耐圧MISFETのソース領域、ドレイン領域とな
るn+型半導体領域23を形成する。これは、n型不純
物、例えばヒ素を、ゲート電極18と7、サイドウオー
ル絶縁膜22をマスクとして用いたイオン打込みによっ
て半導体基板lの表面部に導入して形成する。前記イオ
ン打込み工程では、pチャネル型MISFET′h<設
けられる領域Yはレジストからなるマスクによって覆わ
れる。次に、Pチャネル型高耐圧MISFETのソース
領域、トレイン領域となるp1型型半体領域24をウェ
ル領域2の主面部に形成する。これは、p型不純物、例
えばボロンを、ゲート電極18及びサイドウオール絶縁
膜22をマスクとして用いたイオン打込みによってウェ
ル領域2に導入して形成する。
このイオン打ち込み工程中には、前記nチャネル型MI
SFETが設けられる領域X及びZは、例えばレジスト
からなるマスクによって覆われる。
SFETが設けられる領域X及びZは、例えばレジスト
からなるマスクによって覆われる。
そして、半導体基板1をアニールする。なお、第12図
領域Xは、第11図のX■−X■切断線に沿う断面図で
ある。
領域Xは、第11図のX■−X■切断線に沿う断面図で
ある。
次に、第13図、第14図、第15図及び第16図に示
すように、絶縁膜25を基板l上全面に形成する。なお
、第13図には、サイドウオール9.22.絶縁膜25
を図示していない。前記絶縁膜25は、例えばCVDに
よって、酸化シリコン膜と、その上のフォスフオシリケ
ードガラス膜とで構成する。次に、接続孔26を形成す
る。次に、例えば、スパッタによって、アルミニュウム
層かなる導電層27を形成する。この導電層27は、メ
モリセルアレイ領域においては、データ線DLとして用
いられる。導電N27を形成した後、導電層27を覆っ
て保護膜を形成する。なお、第14図は、第13図のX
IV−XIV切断線に沿う断面である。
すように、絶縁膜25を基板l上全面に形成する。なお
、第13図には、サイドウオール9.22.絶縁膜25
を図示していない。前記絶縁膜25は、例えばCVDに
よって、酸化シリコン膜と、その上のフォスフオシリケ
ードガラス膜とで構成する。次に、接続孔26を形成す
る。次に、例えば、スパッタによって、アルミニュウム
層かなる導電層27を形成する。この導電層27は、メ
モリセルアレイ領域においては、データ線DLとして用
いられる。導電N27を形成した後、導電層27を覆っ
て保護膜を形成する。なお、第14図は、第13図のX
IV−XIV切断線に沿う断面である。
なお、前記熱酸化マスク8(シリコンナイトライド膜)
の上面に、絶縁膜13を形成する際に形成される酸化シ
リコン膜を残し、そのまま層間絶a1漠として用いるこ
ともできる。すなわち、メモリセルの第2ゲート絶縁膜
を、導電層7の上部の絶縁膜14.熱酸化マスク8およ
びこの熱酸化マスク8の上面の酸化シリコン膜とからな
る3層構造としてもよい。
の上面に、絶縁膜13を形成する際に形成される酸化シ
リコン膜を残し、そのまま層間絶a1漠として用いるこ
ともできる。すなわち、メモリセルの第2ゲート絶縁膜
を、導電層7の上部の絶縁膜14.熱酸化マスク8およ
びこの熱酸化マスク8の上面の酸化シリコン膜とからな
る3層構造としてもよい。
さらに、前記熱酸化マスク8が高耐圧MISFET形成
領域にも設けられるので、高耐圧MISFETのゲート
絶縁膜も前記のような3層構造のグー1−絶縁膜とする
ことができる。
領域にも設けられるので、高耐圧MISFETのゲート
絶縁膜も前記のような3層構造のグー1−絶縁膜とする
ことができる。
本実施例では、高耐圧M I S FETのゲート絶縁
膜または常耐圧MISFETのゲート絶縁膜を専用の熱
酸化工程で形成し、さらにメモリセルの第2ゲート絶縁
膜を形成した後に、高耐圧MISFETおよび常耐圧M
ISFETのしきい値電圧を調整するため不純物を導入
している。
膜または常耐圧MISFETのゲート絶縁膜を専用の熱
酸化工程で形成し、さらにメモリセルの第2ゲート絶縁
膜を形成した後に、高耐圧MISFETおよび常耐圧M
ISFETのしきい値電圧を調整するため不純物を導入
している。
したがって、周辺回路を構成するMISFETのしきい
値電圧を制御するためのp型不純物が。
値電圧を制御するためのp型不純物が。
前記絶−緑膜1O113を形成した後に導入される。
したがって、前記p型不純物がメモリセルの前記絶縁膜
14を形成する熱酸化工程中に不要に拡散するのを防止
することができる。
14を形成する熱酸化工程中に不要に拡散するのを防止
することができる。
本実施例では、絶縁11110.14を形成した後に絶
縁膜13を形成したが、先に絶縁膜13を形成し、この
後、絶縁膜1oと絶縁膜14とを形成することもできる
。すなわち、第2図に示したように、導電層7とサイド
ウオール9とを形成した後に、半導体基板l全体を酸化
性雰囲気中で酸化することにより、常耐圧M I S
FETが設けられる領域Zに絶縁膜13を所定の膜厚に
形成する。
縁膜13を形成したが、先に絶縁膜13を形成し、この
後、絶縁膜1oと絶縁膜14とを形成することもできる
。すなわち、第2図に示したように、導電層7とサイド
ウオール9とを形成した後に、半導体基板l全体を酸化
性雰囲気中で酸化することにより、常耐圧M I S
FETが設けられる領域Zに絶縁膜13を所定の膜厚に
形成する。
このとき、高耐圧M I S FETが設けられる領域
Yの半導体基板lの上面と、導電層7の上面とに酸化シ
リコン膜が形成される。そこで、常耐圧MISFETが
設けられる領域Zの絶縁膜13の上に熱酸化マスク8を
選択的に形成し、前記高耐圧MISFETが設けられる
領域Yと導電層7との上面の不要な酸化シリコン膜とを
エツチングによって除去する。次に、再度、半導体基板
1全体を酸化性雰囲気中で酸化することにより、高耐圧
MISFETが設けられる領域に絶縁膜1oを形成し、
導電層7の上面に絶縁膜14を形成する。
Yの半導体基板lの上面と、導電層7の上面とに酸化シ
リコン膜が形成される。そこで、常耐圧MISFETが
設けられる領域Zの絶縁膜13の上に熱酸化マスク8を
選択的に形成し、前記高耐圧MISFETが設けられる
領域Yと導電層7との上面の不要な酸化シリコン膜とを
エツチングによって除去する。次に、再度、半導体基板
1全体を酸化性雰囲気中で酸化することにより、高耐圧
MISFETが設けられる領域に絶縁膜1oを形成し、
導電層7の上面に絶縁膜14を形成する。
また、本実施例では、前記絶縁膜13を、絶縁膜10.
14と異る工程で形成したが、絶縁膜13と絶縁fl1
14とを同一工程で形成し、絶縁膜10を異る工程で形
成することもできる。
14と異る工程で形成したが、絶縁膜13と絶縁fl1
14とを同一工程で形成し、絶縁膜10を異る工程で形
成することもできる。
すなわち、高耐圧MISFETのゲート絶縁膜または常
耐圧M I S FETのゲート絶縁膜のいずれかを、
メモリセルの第2ゲート絶縁膜と同一工程で形成し、前
記の工程で形成されていない高耐圧M I S FET
または常耐圧MISFETのいずれかのゲート絶縁膜を
専用の工程で形成するものである。
耐圧M I S FETのゲート絶縁膜のいずれかを、
メモリセルの第2ゲート絶縁膜と同一工程で形成し、前
記の工程で形成されていない高耐圧M I S FET
または常耐圧MISFETのいずれかのゲート絶縁膜を
専用の工程で形成するものである。
[効果]
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
(1)、高耐圧M I S FETのゲート絶縁膜また
は周辺回路を構成する常耐圧M I S FETのゲー
ト絶縁膜を、メモリセルの第2ゲート絶縁膜を形成する
工程と同一工程で形成し、前記工程で形成していない高
耐圧MISFETのゲート絶縁膜または常耐圧MISF
ETのゲート絶縁膜いずれかを専用の工程で形成し、さ
らに前記第2ゲート絶縁膜を形成した後に、高耐圧MI
SFETおよび常耐圧MISFETのしきい値電圧を調
整するための不純物を導入したことより、前記不純物が
半導体基板およびウェル領域内に不要に拡散するのを防
止することができる。
は周辺回路を構成する常耐圧M I S FETのゲー
ト絶縁膜を、メモリセルの第2ゲート絶縁膜を形成する
工程と同一工程で形成し、前記工程で形成していない高
耐圧MISFETのゲート絶縁膜または常耐圧MISF
ETのゲート絶縁膜いずれかを専用の工程で形成し、さ
らに前記第2ゲート絶縁膜を形成した後に、高耐圧MI
SFETおよび常耐圧MISFETのしきい値電圧を調
整するための不純物を導入したことより、前記不純物が
半導体基板およびウェル領域内に不要に拡散するのを防
止することができる。
(2)、前記(1)より、周辺回路を構成する高耐圧M
I 5FETお、、及び常耐圧M I S FET(7
)L。
I 5FETお、、及び常耐圧M I S FET(7
)L。
きい値電圧を良好に設定することができる。
(3)、前記(1)により、特にPチャネル型窩耐圧M
I S FETのチャネル領域の空乏層がウェル領域
の内部に深く延びるのを低減することができるので、高
耐圧M I S FETのソース領域とドレイン領域と
の間のパンチスルーを防止することができる。
I S FETのチャネル領域の空乏層がウェル領域
の内部に深く延びるのを低減することができるので、高
耐圧M I S FETのソース領域とドレイン領域と
の間のパンチスルーを防止することができる。
(4)、前記(1)により1周辺回路を構成するMIS
FETのゲート絶縁膜を適正の膜厚に形成することがで
きるので、特に相互フンダクタンを向上することができ
る。
FETのゲート絶縁膜を適正の膜厚に形成することがで
きるので、特に相互フンダクタンを向上することができ
る。
(5)、前記(4)により、周辺回路を構成するMIS
FETMISFETの電気的特性を向上することができ
る。
FETMISFETの電気的特性を向上することができ
る。
(6)、前記(3)により、高耐圧MISFETのチャ
ネル長を縮小することができるので、半導体記憶装置の
集積度を向上することができる。
ネル長を縮小することができるので、半導体記憶装置の
集積度を向上することができる。
以上1本発明者によってなされた発明を実施例にもとず
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
例えば、常耐圧M I S FETをpチャネル型とし
、高耐圧MISFETをnチャネル型としてもよい。さ
らに、これらと上記実施例とを1つの基板上に種々組合
せて形成してもよい。また、本発明は、半導体記憶装置
に限らず、広く半導体集積回路装置全般に適要できる。
、高耐圧MISFETをnチャネル型としてもよい。さ
らに、これらと上記実施例とを1つの基板上に種々組合
せて形成してもよい。また、本発明は、半導体記憶装置
に限らず、広く半導体集積回路装置全般に適要できる。
P型半導体基板ばかりでなく、n型半導体基板およびp
型ウェル領域を用いた半導体集積回路装置に適用するこ
とができる。
型ウェル領域を用いた半導体集積回路装置に適用するこ
とができる。
更には2層のゲートl!極を有するDRAM等の半導体
集積回路装置に適用できる。
集積回路装置に適用できる。
第1図乃至第6図、第8図、第10図及び第122図は
、製造工程におけるメモリセルの断面図、第7図、第9
図、第11図及び第13図は、メモリセルの製造工程に
おける平面図、 第14図は、第13図のXI”/−XIV切断線におけ
る断面図、 第15図は、書き込み回路を構成する高耐圧MISFE
Tの製造工程における断面図、第16図は、周辺回路を
構成する常耐圧MISFETの製造工程における断面図
である。 1・・・半導体基板、2・・・ウェル領域、3・・・フ
ィールド絶縁膜、4・・・チャネルストッパ領域、5.
10.11.13.14.19.25・・・絶縁膜、6
.12.15.16.20・・・レジスト膜、7.17
.18.27・・・導電層、8・・・熱酸化マスク、9
,22・・・サイドウオール、21.23.24・・・
半導体領域、26・・・接続孔。 +−6\
、製造工程におけるメモリセルの断面図、第7図、第9
図、第11図及び第13図は、メモリセルの製造工程に
おける平面図、 第14図は、第13図のXI”/−XIV切断線におけ
る断面図、 第15図は、書き込み回路を構成する高耐圧MISFE
Tの製造工程における断面図、第16図は、周辺回路を
構成する常耐圧MISFETの製造工程における断面図
である。 1・・・半導体基板、2・・・ウェル領域、3・・・フ
ィールド絶縁膜、4・・・チャネルストッパ領域、5.
10.11.13.14.19.25・・・絶縁膜、6
.12.15.16.20・・・レジスト膜、7.17
.18.27・・・導電層、8・・・熱酸化マスク、9
,22・・・サイドウオール、21.23.24・・・
半導体領域、26・・・接続孔。 +−6\
Claims (1)
- 【特許請求の範囲】 1、半導体基板の第1の領域に形成された第1ゲート電
極とその上の第2ゲート電極とを有する第1MISFE
Tと、前記半導体基板の第2および第3の領域に形成さ
れた第2および第3MISFETとを備えた半導体記憶
装置の製造方法であって、前記第2MISFETのゲー
ト絶縁膜または第3MISFETのゲート絶縁膜を、第
1ゲート電極と第2ゲート電極との間のゲート絶縁膜を
形成する工程を用いて形成する工程と、該工程の後に第
2MISFETおよび第3MISFETのしきい値電圧
調整用の不純物をチャネル領域に導入する工程とを、備
えた半導体集積回路装置の製造方法。 2、前記第1ゲート電極はフローティングゲート電極で
あり、第2ゲート電極はコントロールゲート電極である
ことを特徴とする特許請求の範囲第1項に記載の半導体
集積回路装置の製造方法。 3、前記フローティングゲート電極とコントロールゲー
ト電極との間のゲート絶縁膜を形成する工程は、フロー
ティングゲート電極となる導電層の上面を酸化性雰囲気
中で酸化して形成することを特徴とする特許請求の範囲
第2項に記載の半導体集積回路装置の製造方法。 4、第2MISFETのゲート絶縁膜を形成する工程は
、第3MISFETのゲート絶縁膜より絶縁耐圧の高い
ゲート絶縁膜を形成することを特徴とする特許請求の範
囲第2項に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60161862A JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60161862A JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6223150A true JPS6223150A (ja) | 1987-01-31 |
Family
ID=15743372
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60161862A Pending JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6223150A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH01223759A (ja) * | 1988-03-02 | 1989-09-06 | Seiko Epson Corp | 半導体装置 |
FR2642900A1 (fr) * | 1989-01-17 | 1990-08-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
WO1997001867A1 (fr) * | 1995-06-29 | 1997-01-16 | Hitachi, Ltd. | Procede de fabrication d'un dispositif de circuit integre a semi-conducteur et dispositif de circuit integre a semi-conducteur |
WO2000060661A1 (fr) * | 1997-10-02 | 2000-10-12 | Asahi Kasei Microsystems Co., Ltd. | Procede de production d'un dispositif a semi-conducteur |
US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-07-24 JP JP60161862A patent/JPS6223150A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
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JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
US7713810B2 (en) | 2002-05-16 | 2010-05-11 | Infineon Technologies Ag | Method for fabricating a layer arrangement, layer arrangement and memory arrangement |
JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
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