KR20050070703A - 이중 부유 게이트를 갖는 메모리 셀 설계 방법 - Google Patents

이중 부유 게이트를 갖는 메모리 셀 설계 방법 Download PDF

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Abstract

본 발명은 이중 부유 게이트를 갖는 메모리 셀 설계 방법에 관한 것이다.
본 발명은 소스 및 드레인 영역에 불순물층이 형성된 실리콘 기판에 게이트 산화막을 증착한 후, 제어 게이트가 될 영역 이외의 영역에 대해 차등을 두어 건식 식각을 수행하는 단계와; 제1 도전층을 증착한 후 에칭을 수행하여, 상기 제어 게이트가 될 영역의 양 옆에 이중의 부유 게이트를 형성하는 단계와; 상기 이중의 부유 게이트가 형성된 실리콘 기판 위에 ONO(Oxide-Nitride-Oxide)막을 증착한 후, 상기 제어 게이트가 될 영역 위의 ONO막만을 에칭하여 제거하는 단계와; 제2 도전층을 증착한 후 제어 게이트 패턴에 의한 에칭을 통해 제어 게이트를 형성하는 단계와; 상기 형성된 제어 게이트 및 부유 게이트의 크기를 제외한 영역의 ONO막을 에칭하여 제거하는 단계를 포함하는 방법을 구비하여 구성된다.
따라서, 본 발명은 반도체 메모리 셀 소자 제작에 있어서, 이중의 부유 게이트(Floating Gate)를 형성하고 제어 게이트(Control Gate)와 상기 부유 게이트의 게이트 산화막 두께에 차등을 둠으로써, 인가되는 드레인 전압 및 제어 게이트 전압의 크기에 따른 상기 각 부유 게이트로 주입되는 전자의 량 조절로 인한 데이터 저장 기능의 이분화가 가능하여, 데이터 저장 용량을 늘려 메모리 용량을 증가시키고 메모리의 사용 용도를 다양화하는 효과가 있다.

Description

이중 부유 게이트를 갖는 메모리 셀 설계 방법{MEMORY CELL DESIGN METHOD HAVING DUAL FLOATING GATE}
본 발명은 반도체 메모리 셀 제조 방법에 관한 것으로, 특히 반도체 메모리 셀 소자 제작에 있어서, 이중의 부유 게이트(Floating Gate)를 형성하고 제어 게이트(Control Gate)와 상기 부유 게이트의 게이트 산화막 두께에 차등을 둠으로써, 인가되는 드레인 전압 및 제어 게이트 전압의 크기에 따라 상기 각 부유 게이트로 주입되는 전자의 량 조절로 인한 데이터 저장 기능을 이분화하는 이중 부유 게이트를 갖는 메모리 셀 설계 방법에 관한 것이다.
도1은 종래 플라시스 메모리 셀(Flasys Memory Cell)의 구조를 보인 공정 단면도로서, 이에 도시된 바와 같이 ONO(Oxide-Nitride-Oxide)층(7)을 경계로 제어 게이트(Control Gate)(1)와 부유 게이트(Floating Gate)(2)가 하나의 쌍을 이룬 채, 폴리 메탈 절연막(Poly-Metal Dielectric)(6)으로 덮여 있다.
동작 원리를 살펴보면, 데이터를 저장하는 경우 제어 게이트(1)에 인가된 양(+)의 전압에 의해 상기 ONO(Oxide-Nitride-Oxide)층(7)에 커패시턴스 커플링(Capacitance Coupling)이 발생하여 온(On) 상태로 되고, 소스(3) 및 드레인(4)간의 전류에 의해 상기 부유 게이트(2)로 전자들이 흡입되는 방식으로 데이터가 저장된다.
반대로, 데이터를 삭제하는 경우, 제어 게이트(1)에 음(-)의 전압을 인가하고 기판(5)에 양의 전압을 인가하여, 상기 부유 게이트(2)에 저장된 전자들을 다시 상기 기판(5)으로 끌어내어 드레인시키면 데이터가 삭제된다.
이와 같은 방식을 싱글 타입(Single Type)이라 하는데, 이 방식의 경우 데이터를 하나의 단일 게이트(2)에 저장하고 삭제할 수 밖에 없어 디바이스의 선폭이 더욱 고집적화되지 않는 한 메모리 용량에 한계가 있을 뿐만 아니라, 데이터의 저장시 이분화가 불가능한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 반도체 메모리 셀 소자 제작에 있어서, 이중의 부유 게이트(Floating Gate)를 형성하고 제어 게이트(Control Gate)와 상기 부유 게이트의 게이트 산화막 두께에 차등을 둠으로써, 인가되는 드레인 전압 및 제어 게이트 전압의 크기에 따라 상기 각 부유 게이트로 주입되는 전자의 량 조절로 인한 데이터 저장 기능을 이분화하도록 하는 방법을 제공함에 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 소스 및 드레인 영역에 불순물층이 형성된 실리콘 기판에 게이트 산화막을 증착한 후, 제어 게이트가 될 영역 이외의 영역에 대해 차등을 두어 건식 식각을 수행하는 단계와; 제1 도전층을 증착한 후 에칭을 수행하여, 상기 제어 게이트가 될 영역의 양 옆에 이중의 부유 게이트를 형성하는 단계와; 상기 이중의 부유 게이트가 형성된 실리콘 기판 위에 ONO(Oxide-Nitride-Oxide)막을 증착한 후, 상기 제어 게이트가 될 영역 위의 ONO막만을 에칭하여 제거하는 단계와; 제2 도전층을 증착한 후 제어 게이트 패턴에 의한 에칭을 통해 제어 게이트를 형성하는 단계와; 상기 형성된 제어 게이트 및 부유 게이트의 크기를 제외한 영역의 ONO막을 에칭하여 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명은 플라시스 메모리 셀(Flasys Memory Cell)의 제조 방법에 적용할 수 있으며, 특히 2개의 셀 전극을 사용하는 메모리 기능을 하는 셀의 제조에 사용될 수 있다.
먼저, 본 발명 이중 부유 게이트를 갖는 메모리 셀 설계 방법에 따른 반도체 메모리 셀 소자 제조 공정을 설명하면, 도2의 a와 같이 p-웰(well)이 형성된 반도체 실리콘 기판(10) 위에 게이트 소자가 형성될 영역을 제외한 소스(11a) 및 드레인(11b) 형성을 위한 영역에 불순물층(N+)을 형성한 후, 게이트 산화막(12)을 증착한다.
이때, 상기 게이트 산화막(12)의 두께는 후술할 제어 게이트(Control Gate)와 부유 게이트(Floating Gate)에 따라 달라지므로, 먼저 상기 제어 게이트를 기준으로 200Å의 두께로 증착한 것으로 가정한다.
그 다음, 도2의 b와 같이 제어 게이트가 될 영역 위에 마스크 패턴(13)을 형성하고, 도2의 c와 같이 상기 형성된 마스크 패턴(13)을 제외한 영역을 건식 식각(Dry Etch)(14)을 수행하며, 여기서 게이트 산화막(12)의 두께는 100Å만을 남긴다.
그 다음, 도2의 d와 같이 감광액(PR, PhotoResist) 제거(Strip)를 수행하여 상기 마스크 패턴(13)을 제거한 후, 도2의 e와 같이 부유 게이트를 형성하기 위한 도전층으로 제1 폴리 실리콘(Poly-silicon)막(15)을 증착한다.
여기서, 도전층으로 폴리 실리콘막(15)을 사용하였으나, 이외의 전도성 물질을 사용하는 것도 가능하다.
그 다음, 상기 증착된 제1 폴리 실리콘막(15) 위에 부유 게이트 패턴을 형성한 후 부유 게이트 에칭을 실시하여 도2의 f와 같이 제어 게이트가 될 영역 양 옆에 부유 게이트(16)를 2개 형성한다.
그리고, 상기 형성된 이중의 부유 게이트(16)를 포함하여 실리콘 기판(10) 위의 구조물 전체에 대하여, 도2의 g와 같이 산화막 30Å, 질화막 50Å 및 산화막 20Å의 두께를 갖는 ONO(Oxide-Nitride-Oxide)막(17)을 증착한다.
그 다음, 도2의 h와 같이 중앙의 제어 게이트를 형성할 영역의 ONO막(17)만을 에칭(18)하여 제거하고, 다시 감광액 제거 후 제어 게이트를 형성하기 위한 도전층으로 제2 폴리 실리콘막(19)을 증착한다.
여기서, 도전층으로 폴리 실리콘막을 사용하였으나, 이외의 전도성 물질을 사용하는 것도 가능하다.
그 다음, 상기 증착된 제2 폴리 실리콘막(19) 위에 제어 게이트 패턴을 형성한 후, 제어 게이트 에칭을 실시하여 도2의 j와 같이 제어 게이트(20)를 형성한다.
그 다음, 도2의 k와 같이 상기 제어 게이트(20)와 부유 게이트(16)의 크기를 제외한 영역의 ONO막(17)을 에칭하여 제거하면 최종적인 게이트 구조가 형성된다.
이때, 상기 ONO막(17) 하부의 게이트 산화막(12) 또한 산화막질이므로, 에칭 후 남는 두께를 잘 조절하여야 한다.
즉, 상기 도2의 k에서 ONO막(17)의 에칭시 발생하는 손실을 감안하여 상기 도2의 c에서 게이트 산화막(12)의 두께를 100Å 정도로 하였으므로, 최종적으로 ONO막(17)의 에칭 후에 남는 상기 게이트 산화막(12)의 두께는 50∼70Å 정도가 된다.
한편, 본 발명에 의해 생성된 2개의 셀 전극을 사용하는 반도체 메모리 셀의 동작원리를 도3을 참조하여 설명하면, 데이터를 저장하는 경우 제어 게이트(20)에 양(+)의 전압을 인가하고 실리콘 기판(10)에는 0V의 전압을 인가한다.
그러면, 상기 제어 게이트(20)에서 ONO막(17)을 통해 커패시턴스 커플링(Capacitance Coupling)이 발생하여 부유 게이트(16)에 전압이 인가되고, 상기 부유 게이트(16)의 전압에 의해 소스(11a) 및 드레인(11b) 간에 채널이 형성되어 드레인(11b) 부근의 전압에 의해 전자가 가속된다.
그리고, 상기 가속된 전자가 격자와 충돌하여 전자-정공 쌍을 생성하고, 그 생성된 정공이 실리콘 기판(10) 내의 전류를 형성한다.
따라서, 게이트 전압에 의해 전자가 상기 부유 게이트(16)로 주입되어 데이터가 저장된다.
이때, 전자들은 두께가 50∼70Å 정도로 얇은 실리콘 기판(10) 위의 게이트 산화막(12)을 통해서만 터널링(Tunneling)이 발생하고, 200Å 정도로 상대적으로 두꺼운 제어 게이트(20) 하부의 게이트 산화막(12)을 통해서는 터널링이 발생하지 못함으로써, 결국 상기 제어 게이트(20)를 턴-온(Tern on)시킬 만한 문턱 전압(Threshold Voltage)에 못미치게 되어 상기 제어 게이트(20)로는 전자들이 주입되지 않는다.
그리고, 전자들은 2개의 부유 게이트(16)로 나뉘어 주입되어 데이터를 저장하게 된다.
여기서, 드레인(11b)에 인가되는 전압의 크기에 따라 소스(11a)에서 상기 드레인(11b) 쪽으로 끌려오는 전자들이 처음에 거치는 좌측의 부유 게이트(16)와 두번재로 거치는 우측의 부유 게이트(16)로 주입되는 량이 달라지게 되며, 이로 인해 데이터 저장 기능을 이분화할 수 있게 된다.
또한, 제어 게이트(20)의 문턱 전압을 턴온시킬 만한 높은 제어 게이트 전압을 인가하면, 상기 제어 게이트(20)도 하나의 게이트로 동작하여 셀의 역할을 하게 된다.
따라서, 드레인(11b)에 인가되는 전압과 제어 게이트(20)에 인가되는 전압을 변화시킴으로써, 각각 데이터의 저장 기능을 분화시킬 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 반도체 메모리 셀 소자 제작에 있어서, 이중의 부유 게이트(Floating Gate)를 형성하고 제어 게이트(Control Gate)와 상기 부유 게이트의 게이트 산화막 두께에 차등을 둠으로써, 인가되는 드레인 전압 및 제어 게이트 전압의 크기에 따른 상기 각 부유 게이트로 주입되는 전자의 량 조절로 인한 데이터 저장 기능의 이분화가 가능하여, 데이터 저장 용량을 늘려 메모리 용량을 증가시키고 메모리의 사용 용도를 다양화하는 효과가 있다.
도1은 종래 플라시스 메모리 셀(Flasys Memory Cell)의 구조를 보인 공정 단면도.
도2a 내지 도2k는 본 발명 이중 부유 게이트를 갖는 메모리 셀 설계 방법에 따른 반도체 메모리 소자의 제조 과정을 보인 공정 단면도.
도3은 본 발명 이중 부유 게이트를 갖는 메모리 셀 설계 방법에 따라 제조된 반도체 메모리 소자를 보인 단면도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 실리콘 기판 11a : 소스
11b : 드레인 12 : 게이트 산화막
13 : 마스크 패턴 14 : 건식 식각
15 : 제1 폴리 실리콘막 16 : 부유 게이트
17 : ONO(Oxide-Nitride-Oxide)막 18 : 에칭
19 : 제2 폴리 실리콘막 20 : 제어 게이트

Claims (2)

  1. 소스 및 드레인 영역에 불순물층이 형성된 실리콘 기판에 게이트 산화막을 증착한 후, 제어 게이트가 될 영역 이외의 영역에 대해 차등을 두어 건식 식각을 수행하는 단계와; 제1 도전층을 증착한 후 에칭을 수행하여, 상기 제어 게이트가 될 영역의 양 옆에 이중의 부유 게이트를 형성하는 단계와; 상기 이중의 부유 게이트가 형성된 실리콘 기판 위에 ONO(Oxide-Nitride-Oxide)막을 증착한 후, 상기 제어 게이트가 될 영역 위의 ONO막만을 에칭하여 제거하는 단계와; 제2 도전층을 증착한 후 제어 게이트 패턴에 의한 에칭을 통해 제어 게이트를 형성하는 단계와; 상기 형성된 제어 게이트 및 부유 게이트의 크기를 제외한 영역의 ONO막을 에칭하여 제거하는 단계를 포함하는 것을 특징으로 하는 이중 부유 게이트를 갖는 메모리 셀 설계 방법.
  2. 제1항에 있어서, 상기 건식 식각을 수행하는 단계는, 제어 게이트가 될 영역의 게이트 산화막 두께가 이외의 영역의 게이트 산화막 두께보다 상대적으로 커지도록 식각을 수행하는 것을 특징으로 하는 이중 부유 게이트를 갖는 메모리 셀 설계 방법.
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