KR100343283B1 - 반도체 장치의 테스트 전원 공급 회로 - Google Patents
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Abstract
본 발명에 따른 반도체 장치는 제 1 내지 제 4 패드 그리고 테스트 전원 전달 수단을 포함한다. 상기 제 1 패드는 DC 테스트 동작 동안에, 테스트 시스템으로부터 프로브 카드를 통해 전달되는 제 1 전원을 제 1 전원 라인으로 전달한다. 상기 제 2 패드는 상기 DC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 2 전원을 제 2 전원 라인으로 전달한다. 상기 제 3 패드는 상기 DC 테스트 동작 후의 AC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 3 전원을 받아들인다. 상기 제 4 패드는 상기 AC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 4 전원을 받아들인다. 상기 테스트 전원 전달 수단은 복수 개의 퓨즈들을 가지며, 상기 AC 테스트 동작 동안에, 상기 퓨즈들의 커팅 여부에 따라 상기 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 공급한다. 이와 같이, AC 테스트 동작 동안에, DC 불량이 발생된 칩으로의 전원 공급이 차단되어, 불량이 발생되지 않은 정상 칩들의 정확한 AC 테스트가 수행됨으로써, 테스트 시간이 감소되고 그리고 반도체 제조 공정의 수율이 향상된다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 장치의 테스트 전원 공급 회로에 관한 것이다.
최근에 들어, 반도체 칩이 고집적화됨에 따라, 제작된 반도체 칩의 특성을평가하기 위한 테스트 시간이 점차 증가되고 있다. 이러한, 테스트 시간의 증가는 반도체 칩의 원가 상승에 커다한 영향을 미치게 되고, 이를 해소하기 위해 테스트 알고리즘의 간편화 및 테스트 환경의 개선 등이 요구되고 있다.
이와 같은, 테스트 시간의 증가를 방지하기 위해, 최근에는 웨이퍼 내에 형성된 다수의 칩(chip) 즉, 반도체 칩들을 동시에 테스트하는 멀티 테스트(multi test) 방법이 주로 이용된다. 상기 멀티 테스트 방법은 테스트 시스템(test system)에 장착되어 있는 각종 핀들(예를 들어, 전원 핀, 입/출력 핀, 어드레스 핀, 제어 핀 등)을 각 테스트 대상 회로가 공유하도록 함으로써, 테스트 시간을 줄이는 방법이다.
도 1을 참조하면, 일반적인 웨이퍼(wafer)에는 실리콘 기판(1) 상에 형성된 복수 개의 반도체 칩들(3)이 구비된다. 상기 각 반도체 칩들(3)은 스크라이브 라인들(scribe lines; 5)을 통해 각각의 영역이 구분되며, 테스트 단계를 거친 후에, 커팅(cutting)되어 패키징(packaging)된다. 상기 테스트 단계에서는 상기 각 반도체 칩(3)의 DC 특성 및 AC 특성이 테스트된다.
상기 DC 특성 테스트 동작에서는 옴(ohm)의 법칙에 입각하여 각 반도체 칩(3) 내의 회로들의 오픈(open) 이나 쇼트(short) 등의 전기적 특성 즉, 전원 전압(VCC) 라인과 접지 전압(VSS) 라인의 쇼트 여부 등이 테스트된다. 그리고, 상기 AC 특성 테스트 동작에서는 각 반도체 칩(3)으로 전원 전압 마진(VCC margin), 타이밍(timming) 및 온도 등의 조건이 인가되어, 상기 각 반도체 칩(3)의 회로 동작 및 데이터의 보관 상태 등이 테스트된다.
상기 반도체 칩(3)을 테스트하는 테스트 시스템은 테스트하고자 하는 웨이퍼를 로딩(lading)한 후, 정렬(align)하여 프로브 카드(probe card)를 통해 각 반도체 칩(3)의 DC 및 AC 특성을 테스트한다. 상기 프로브 카드는 아주 가는(fine) 침(needle)을 프린트 기판(printed circuit board; PCB)상에 고정시켜 놓은 것으로서, 테스트 시스템에서 발생된 신호가 프로브 카드의 침을 통해 각 반도체 칩(3) 내의 회로에 전달된다. 또한, 반도체 칩(3) 내의 회로에서 발생되는 신호는 상기 프로브 카드를 통해 테스트 시스템으로 전달된다.
도 2를 참조하면, 상기 테스트 시스템은 테스트 동작 동안에, 프로브 카드의 각 침 및 상기 각 반도체 칩(3)의 각 패드(도시되지 않음)를 통해 전원 전압(VCC), 접지 전압(VSS) 및 입력 신호들(I0, I1, ..., I14, I15; 도시되지 않음)을 반도체 칩(3)의 회로들로 공급하고 그리고 패드 및 프로브 카드의 침을 통해 전압(VCC/VSS) 및 출력 신호들(O0, O1, ..., O14, O15;도시되지 않음)을 받아들인다.
일반적으로 반도체 칩의 테스트 동작 동안에는, 소요되는 테스트 시간을 줄이기 위해 도 2와 같이, 웨이퍼 내의 다수(예를 들어, 4 개)의 반도체 칩들을 동시에 테스트한다. 그런데, 도 2의 반도체 칩들 즉, 테스트 대상 회로들(10, 20, 30, 40)을 살펴보면, 상기 테스트 대상 회로들(10, 20, 30, 40)은 전원 패드들(VCC, VSS) 및 입/출력 패드들(IO0, IO1, ..., IO14, IO15)이 상호 공유되는 형태로 연결되어 테스트된다.
그러나, 도 2와 같이 테스트 대상 회로들(10, 20, 30, 40)의 전원 패드들이공유되어 있는 구조에서는 상기 테스트 동작 중 DC 테스트 후의 AC 테스트 동작에서 커다란 문제점이 발생된다. DC 테스트 동작은 반도체 칩(3)의 DC 특성을 테스트하는 동작이므로, 이 동작에서 페일된 반도체 장치에서는 많은 양의 누설 전류(leakage current)가 발생된다.
예를 들어, 도 2의 테스트 대상 회로들(10, 20, 30, 40) 중 테스트 대상 회로(20)가 불량 즉, 전원 전압 라인(VCC line)과 접지 전압 라인(VSS line)이 쇼트되었다고 가정하면, 상기 AC 테스트 동작 동안에, 나머지 테스트 대상 회로들(10, 30, 40)로 공급되는 전원 전압(VCC)의 레벨이 낮아져서, 나머지 테스트 대상 회로들(10, 30, 40)의 AC 특성의 테스트가 실질적으로 어렵게 된다. 이는, 반도체 제조 장치의 테스트 시간을 증가시키고 그리고 제조 공정 상의 수율이 크게 감소시키는 원인으로 발전된다.
따라서, 본 발명의 목적은 멀티 칩 테스트시, 불량 칩에 의한 테스트 시간의 증가 및 수율의 감소를 방지하는 반도체 장치의 테스트 전원 공급 회로를 제공하는 것이다.
도 1은 일반적인 웨이퍼의 구조를 보여주는 도면;
도 2는 도 1의 웨이퍼 내에 형성된 반도체 장치를 보여주는 도면;
도 3은 본 발명에 따른 반도체 장치를 보여주는 도면 및;
도 4는 도 3의 반도체 장치 내의 테스트 전원 공급 회로를 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호 설명
110, 210 : 제 1 패드 120, 220 : 제 2 패드
130, 230 : 제 3 패드 140, 240 : 제 4 패드
150, 250 : 테스트 전원 공급 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 장치는 제 1 및 제 2 전원 라인들 그리고 전원 공급 수단을 포함한다. 상기 제 1 전원 라인은 제 1 테스트 모드 동안에 제 1 전원을 전달한다.상기 제 2 전원 라인은 상기 제 1 테스트 모드 동안에 제 2 전원을 전달한다. 상기 전원 공급 수단은 제 2 테스트 모드 동안에 상기 제 1 테스트 모드의 테스트 결과에 따라 외부로부터의 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 공급한다. 상기 전원 공급 수단은 제 1 및 제 2 퓨즈들 그리고 스위치 회로를 포함한다. 상기 제 1 퓨즈는 상기 제 3 전원을 받아들이는 일 단을 가진다. 상기 제 2 퓨즈는 상기 제 4 전원을 받아들이는 일 단을 가진다. 상기 스위치 회로는 상기 제 1 및 제 2 퓨즈들의 타 단들과 상기 제 1 전원 라인 사이에 연결되며, 상기 제 1 및 제 2 퓨즈들의 커팅 여부에 따라 상기 제 1 패드로부터의 상기 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 전달한다. 상기 스위치 회로는 상기 제 1 전원 라인과 상기 제 1 패드 사이에 형성되는 전류 통로 및 상기 제 1 및 제 2 퓨즈들의 상기 타 단들에 공통으로 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함한다. 그리고, 상기 전원 공급 수단은 상기 제 2 테스트 모드 동안에 상기 제 3 전원을 받아들이는 제 1 패드 및 상기 제 2 전원과 동일한 전압 레벨을 가지는 제 4 전원을 받아들이는 제 2 패드를 더 포함한다. 또한, 상기 반도체 장치는 상기 제 1 테스트 모드 동안에, 오픈, 쇼트 등의 직류 특성이 테스트되고 그리고 상기 제 2 테스트 모드 동안에, 신호의 입/출력 등의 교류 특성이 테스트된다. 여기서, 상기 제 1 전원 라인은 전원 전압 라인이고 그리고 상기 제 2 전원 라인은 접지 전압 라인이다. 물론, 상기 제 1 및 제 2 퓨즈들 중 하나는 상기 제 1 테스트 모드의 테스트 결과에 따라서 선택적으로 커팅된다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 본 발명에따른 웨이퍼 상에 형성된 복수 개의 반도체 장치들을 테스트하는 방법은 상기 반도체 장치들 중 일 군의 반도체 장치들 각각의 DC 특성을 테스트하는 단계와; 상기 DC 특성 테스트 결과에 따라 상기 일 군의 반도체 장치들 중 불량이 발생된 적어도 하나의 반도체 장치로의 전원 공급을 차단하는 단계 및; 상기 일 군의 반도체 장치들 중 정상 반도체 장치들의 AC 특성을 동시에 테스트하는 단계의 순으로 수행된다. 여기서, 상기 각 반도체 장치는 제 1 및 제 2 전원 라인들 그리고 전원 공급 수단을 포함한다. 상기 제 1 전원 라인은 상기 DC 특성 테스트 단계 동안에 제 1 전원을 전달한다. 상기 제 2 전원 라인은 상기 DC 특성 테스트 단계 동안에 제 2 전원을 전달한다. 상기 전원 공급 수단은 상기 AC 특성 테스트 단계 동안에 상기 DC 특성 결과에 따라 외부로부터의 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 공급한다. 상기 전원 공급 수단은 제 1 및 제 2 패드들, 제 1 및 제 2 퓨즈들 그리고 스위치 회로를 포함한다. 상기 제 1 패드는 상기 AC 특성 테스트 단계 동안에, 상기 제 1 전원과 동일한 전압 레벨을 가지는 제 3 전원을 받아들인다. 상기 제 2 패드는 상기 AC 테스트 단계 동안에, 상기 제 2 전원과 동일한 전압 레벨을 가지는 제 4 전원을 받아들인다. 상기 제 1 퓨즈는 상기 제 1 패드에 연결되는 일 단을 가진다. 상기 제 2 퓨즈는 상기 제 2 패드에 연결되는 일 단을 가진다. 상기 스위치 회로는 상기 제 1 패드와 상기 제 1 전원 라인 사이에 연결되며, 상기 제 1 및 제 2 퓨즈들의 커팅 여부에 따라 상기 제 1 패드로부터의 상기 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 전달한다. 상기 전원을 차단하는 단계에서는 상기 DC 특성 테스트 결과에 따라, 상기 전원 전달 수단의 상기 제 1 및 제 2퓨즈 중 하나를 선택적으로 커팅하고 그리고 상기 제 1 및 제 2 퓨즈들 중 하나는 레이저에 의해 커팅된다.
(작용)
이와 같은 장치에 의해서, DC 불량이 발생된 칩으로의 전원이 차단되어, 불량이 발생되지 않은 정상 칩들의 정확한 AC 테스트가 수행됨으로써, 테스트 시간이 감소되고 그리고 반도체 제조 공정의 수율이 향상된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 3 및 도 4에 의거하여 실시예에 설명한다.
도 4를 참조하면, 본 발명에 따른 반도체 장치는 제 1 내지 제 4 패드(110, 120, 130, 140) 그리고 테스트 전원 전달 수단(150)을 포함한다. 상기 제 1 패드(110)는 DC 테스트 동작 동안에, 테스트 시스템으로부터 프로브 카드를 통해 전달되는 제 1 전원(VCC)을 제 1 전원 라인(111)으로 전달한다. 상기 제 2 패드(120)는 상기 DC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 2 전원(VSS)을 제 2 전원 라인(121)으로 전달한다. 상기 제 3 패드(130)는 상기 DC 테스트 동작 후의 AC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 3 전원(TVCC)을 받아들인다. 상기 제 4 패드(140)는 상기 AC 테스트 동작 동안에, 상기 프로브 카드를 통해 전달되는 제 4 전원(TVSS)을 받아들인다. 상기 테스트 전원 전달 수단(150)은 복수 개의 퓨즈들(152, 153)을 가지며, 상기 AC 테스트 동작 동안에, 상기 퓨즈들(152, 153)의 커팅 여부에 따라 상기 제 3 전원(TVCC)을 상기 제 1 전원 라인(111)으로 선택적으로 공급한다. 이와 같이, AC 테스트 동작 동안에, 상기 테스트 전원 전달 수단을 이용하여, DC 불량이 발생된 칩으로의 전원 공급을 차단하여, 불량이 발생되지 않은 정상 칩들의 정확한 AC 테스트가 수행되도록 함으로써, 테스트 시간이 감소되고 그리고 반도체 제조 공정의 수율이 향상된다.
도 3 및 도 4를 참조하면, 본 발명에 따른 반도체 칩들(100, 200, 300, 400)은 웨이퍼(도시되지 않음) 상에 형성되어 있다. 상기 반도체 칩들(100, 200, 300, 400)은 복수 개의 패드들(예를 들어, VCC, TVCC, VSS, TVSS, IO0, IO1, ..., IO14, IO15)을 가지며, 테스트 시스템(도시되지 않음)에 의해 웨이퍼 단계에서 복수 개(예를 들어, 4 개)가 동시에 테스트된다.
도 4를 참조하면, 본 발명에 따른 반도체 칩들(200, 300, 400)은 도 4의 반도체 칩(100)과 동일한 구조를 가진다. 상기 반도체 칩(100)은 제 1 내지 제 4 패드(110, 120, 130, 140) 그리고 테스트 전원 전달 수단(150)을 포함한다. 상기 제 1 패드(110)는 DC 테스트 동작 동안에, 테스트 시스템의 프로브 카드를 통해 전달되는 전원 전압(VCC)을 제 1 전원 라인(111)으로 전달한다.
상기 제 2 패드(120)는 상기 DC 테스트 동작 동안에, 프로브 카드를 통해 전달되는 접지 전압(VSS)을 제 2 전원 라인(121)으로 전달한다. 상기 제 3 패드는 상기 DC 테스트 동작 후의 AC 테스트 동작 동안에, 프로브 카드를 통해 전달되는 테스트 전원 전압(TVCC)을 받아들인다. 상기 제 4 패드(140)는 상기 AC 테스트 동작 동안에, 프로브 카드를 통해 전달되는 테스트 접지 전압(TVSS)을 받아들인다.
상기 테스트 전원 공급 회로(150)는 PMOS 트랜지스터(151) 및 퓨즈들(152, 153)을 포함한다. 상기 PMOS 트랜지스터(151)는 제 3 패드(130)와 제 1 전원 라인(111) 사이에 형성되는 전류 통로 및 상기 퓨즈들(152, 153)의 일 단들에 공통으로 연결되는 게이트를 갖는다. 상기 퓨즈(152)의 일 단은 PMOS 트랜지스터(151)의 게이트에 연결되고 그리고 타 단은 제 3 패드(130)에 연결된다. 상기 퓨즈(153)의 일 단은 PMOS 트랜지스터(151)의 게이트에 연결되고 그리고 타 단은 제 4 패드(140)에 연결된다. 그리고, 상기 테스트 전원 공급 회로(150)는 AC 테스트 동작 동안에, 상기 퓨즈들(152, 153)의 커팅 여부에 따라 상기 테스트 전원 전압(TVCC)을 상기 제 1 전원 라인(111)으로 선택적으로 전달한다. 이때, 상기 테스트 전원 전압(TVCC)의 레벨은 전원 전압(VCC) 레벨과 동일하다.
상기 테스트 시스템에 의한 테스트 동작은 크게 DC 테스트 및 AC 테스트로 구분된다. 상기 DC 및 AC 테스트는 DRAM, SRAM, NVM, ASIC 등의 모든 반도체 칩에서 적용된다. 상기 DC 테스트에서는 반도체 칩들(100, 200, 300, 400)의 오픈이나 쇼트 등의 전기적 특성이 테스트되고 그리고 상기 AC 테스트에서는 각 반도체 칩(100, 200, 300, 400)의 회로 동작 및 데이터의 저장 상태 등이 테스트된다.
상기 DC 테스트 동작 동안에는 상기 반도체 칩들(100, 200, 300, 400)의 DC 특성이 각각 독립적으로 테스트된다. 이때에는, 도 4의 점선으로 표시된 전원 전압(VCC) 및 접지 전압(VSS)소오스로부터 상기 각 반도체 칩들(100, 200, 300, 400)로 전원 전압(VCC) 및 접지 전압(VSS) 등의 전원이 인가된다. 예를 들어, 상기 반도체 칩(200)의 DC 특성이 불량이라고 가정하면, 반도체 칩(200)의 전원 라인(211)에는 제 1 패드(210)를 통해서 전원 전압(VCC)이 인가되고, 접지 전압 라인(221)에는 제 2 패드(220)를 통해서 접지 전압(VSS)이 인가된다. 이때, 상기 반도체 칩(200)의 전원 전압 라인(211)과 접지 전압 라인(221)의 쇼트 등의 소정의 불량에 의해 전원 전압(VCC)으로부터의 전류는 접지 전압 라인(211)을 통해 접지 전압(VSS)으로 누설된다. 물론, 반도체 칩(100)이 정상적인 동작을 하는 칩이라고 가정하면, 전원 전압 라이(211)과 접지 전압 라인(221) 사이에 쇼트 등의 불량이 없으므로 누설되는 전류가 없게 된다.
이때, 반도체 칩들(100, 200)의 테스트 전원 공급 회로들(150, 250) 내의 PMOS 트랜지스터들(151, 251)의 드레인, 게이트, 소오스 및 벌크의 포텐셜은 각각 전원 전압(VCC), 플로팅(floating), 플로팅, VCC-Vbi(여기서, Vbi는 built-in potential)이 되어, 상기 PMOS 트랜지스터들(151, 251)의 전류 통로들은 차단된다. 이후, 상기 반도체 칩(200)가 불량으로 판별되고 그리고 나머지 반도체 칩(100)이 정상으로 판별되면, 상기 반도체 칩(200)의 테스트 전원 공급 회로(250)의 퓨즈(253)가 레이저(laser)에 의해 커팅되고, 나머지 반도체 칩(100)의 퓨즈(152)가 레이저에 의해 커팅된다. 이와 같이, 반도체 칩이 불량인 경우에는 테스트 접지 전압(TVSS)과 연결되는 퓨즈가 커팅되고, 정상인 경우에는 테스트 전원 전압(TVCC)과 연결된 퓨즈가 커팅된다.
상기 퓨즈들이 커팅된 후, 상기 AC 테스트 동작이 시작되면, 제 1 패드(110)로 전달되는 전원 전압(VCC)이 차단되고, 도 4의 점선으로 표시된 전원 전압(VCC) 및 접지 전압(VSS)소오스로부터 상기 반도체 칩들(100, 200)의 제 3 패드(130,230)로 상기 테스트 전원 전압(TVCC)이 인가되고 그리고 제 4 패드(140, 240)에는 상기 테스트 접지 전압(TVSS)이 인가된다. 상기 제 4 패드(140, 240)로 테스트 접지 전압(TVSS)이 인가되는 이유는 만약, AC 및 DC 특성 테스트 동작 동안에 상기 제 4 패드(140, 240)로 접지 전압(VSS)이 모두 인가될 경우에 제 1 전원 라인(111)으로 인가되는 전원 전압(VCC)이 PMOS 트랜지스터(151)와 퓨즈들(152, 153)을 통해 접지 전압(VSS)으로 방전되기 때문이다.
이때, DC 특성이 불량인 반도체 칩(200)의 테스트 전원 공급 회로(250)의 PMOS 트랜지스터(251)의 게이트에는 테스트 전원 전압(TVCC)이 인가되어, 테스트 전원 전압(TVCC)이 반도체 칩(200)의 제 1 전원 라인(211)으로 전달되지 않는다. 따라서, DC 특성이 불량인 반도체 칩(200)은 AC 테스트 동작시 동작되지 않는다. 그리고, DC 특성이 정상인 나머지 반도체 칩들(100, 300, 400)의 테스트 전원 공급 회로들(150, 350, 450)의 PMOS 트랜지스터들(151, 351, 451)의 게이트들로는 테스트 접지 전압(TVSS)이 인가되어, 테스트 전원 전압(TVCC)이 PMOS 트랜지스터들(151, 351, 451)을 통해 반도체 칩들(100, 300, 400)의 제 1 전원 라인들(111, 311 411)로 전달된다.
그리고, 상기 반도체 칩들(100, 200, 300, 400)의 입/출력 패드들(IO0, IO1, ..., IO14, IO15)을 통해 어드레스(address)나 입력 데이터(input data)가 인가되어 불량이 발생되지 않은 정상 반도체 칩들(100, 300, 400)의 AC 특성이 테스트된다. 물론, 상기 반도체 칩들(100, 200, 300, 400)의 제 3 및 제 4 패드들(130, 230, 330, 430, 140, 240, 340, 440)은 테스트 동작에서만 사용된다.
상기한 바와 같이, 본 발명에 따른 반도체 장치는 테스트 동작 동안에, 반도체 칩의 불량 여부에 따라 테스트 전원 전압을 선택적으로 전달하는 테스트 전원 공급 회로를 포함한다. 이와 같이, 상기 테스트 전원 공급 회로를 이용하여, AC 테스트 동작 동안에, DC 불량이 발생된 칩으로의 전원 공급을 차단하여, 불량이 발생되지 않은 정상 칩들의 정확한 AC 테스트가 수행되도록 함으로써, 테스트 시간이 감소되고 그리고 반도체 제조 공정의 수율이 향상된다.
이상에서, 본 발명에 따른 반도체 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, AC 테스트 동작 동안에, DC 불량이 발생된 칩으로의 전원 공급이 차단되어, 불량이 발생되지 않은 정상 칩들의 정확한 AC 테스트가 수행됨으로써, 테스트 시간이 감소되고 그리고 반도체 제조 공정의 수율이 향상된다.
Claims (15)
- 웨이퍼 상에 형성되는 반도체 장치에 있어서:제 1 테스트 모드 동안에 제 1 패드를 통하여 제 1 전원을 전달하는 제 1 전원 라인과;상기 제 1 테스트 모드 동안에 제 2 패드를 통하여 제 2 전원을 전달하는 제 2 전원 라인과;제 2 테스트 모드 동안에 제 3 전원과 제 4 전원을 각각 공급받는 제 3 및 제 패드들과; 그리고상기 제 1 전원 라인, 상기 제 3 패드, 그리고 상기 제 4 패드에 연결되며, 상기 제 2 테스트 모드 동안에 상기 제 3 패드로 공급되는 상기 제 3 전원을 상기 제 1 전원 라인으로 공급하는 전원 공급 수단을 포함하며, 상기 전원 공급 수단은 상기 제 1 테스트 모드의 테스트 결과가 상기 반도체 장치의 불량을 나타낼 때 상기 제 3 전원이 상기 제 1 전원 라인으로 공급되는 것을 차단하는 반도체 장치.
- 제 1 항에 있어서,상기 제 3 전원과 상기 제 4 전원은 상기 제 2 테스트 모드시에만 공급되는 반도체 장치.
- 제 1항에 있어서,상기 전원 공급 수단은,상기 제 3 전원을 받아들이는 일 단을 가지는 제 1 퓨즈와,상기 제 4 전원을 받아들이는 일 단을 가지는 제 2 퓨즈 및,상기 제 1 및 제 2 퓨즈들의 커팅 여부에 따라 상기 제 3 패드로부터의 상기 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 전달하는 스위치 회로를 포함하는 반도체 장치.
- 제 1항에 있어서,상기 반도체 장치는,상기 제 1 테스트 모드 동안에, 오픈, 쇼트 등의 직류 특성이 테스트되는 반도체 장치.
- 제 1항에 있어서,상기 반도체 장치는,상기 제 2 테스트 모드 동안에, 신호의 입/출력 등의 교류 특성이 테스트되는 반도체 장치.
- 제 1항에 있어서,상기 제 1 전원 라인은 전원 전압 라인인 반도체 장치.
- 제 1항에 있어서,상기 제 2 전원 라인은 접지 전압 라인인 반도체 장치.
- 제 3항에 있어서,상기 스위치 회로는,상기 제 1 전원 라인과 상기 제 3 패드 사이에 형성되는 전류 통로 및 상기 제 1 및 제 2 퓨즈들의 상기 타 단들에 공통으로 연결되는 게이트를 가지는 PMOS 트랜지스터를 포함하는 반도체 장치.
- 제 1항에 있어서,상기 제 2 테스트 모드 동안에 상기 제 3 패드와 상기 제 4 패드에 각각 인가되는 상기 제 3 전원과 상기 제 4 전원은 상기 제 1 전원과 상기 제 2 전원과 각각 동일한 레벨을 갖는 반도체 장치.
- 제 3항에 있어서,상기 제 1 테스트 모드의 테스트 결과로서, 상기 반도체 장치가 정상인 경우 상기 제 2 테스트 모드 동안 상기 제 3 전원이 상기 제 1 전원 라인으로 전달되도록 상기 제 1 퓨즈가 커팅되고, 상기 반도체 장치가 불량인 경우 상기 제 2 테스트 모드 동안 상기 제 3 전원이 상기 제 1 전원 라인으로 전달되는 것을 차단하도록 상기 제 2 퓨즈가 커팅되는 반도체 장치.
- 웨이퍼 상에 형성되며, 각각이 DC 특성을 테스트하기 위한 제 1 테스트 모드 동안 제 1 전원 전압과 제 2 전원 전압을 공급받는 제 1 및 제 2 패드들에 각각 연결되는 제 1 및 제 2 전원 라인들과 AC 특성을 테스트하기 위한 제 2 테스트 모드 동안 제 3 전원 전압과 제 4 전원 전압을 공급하기 위한 제 3 및 제 4 패드들을 포함하는 복수 개의 반도체 장치들을 테스트하는 방법에 있어서:상기 제 1 테스트 모드 동안, 상기 반도체 장치들 중 일 군의 반도체 장치들 각각의 제 1 및 제 2 패드들로 상기 제 1 및 제 2 전원들을 공급하여 상기 일군의 반도체 장치들 각각의 DC 특성을 테스트하는 단계와;상기 제 2 테스트 모드 동안, 상기 DC 특성 테스트 결과로서 상기 일 군의 반도체 장치들 중 적어도 하나에 불량이 발생한 경우, 상기 제 3 전원이 상기 불량이 발생한 반도체 장치의 상기 제 3 패드로 전달되는 것을 차단하는 단계와; 그리고상기 일 군의 반도체 장치들 각각의 상기 제 3 및 제 4 패드들로 상기 제 3 및 제 4 전원들을 공급하여 상기 일군의 반도체 장치들의 AC 특성을 동시에 테스트하는 단계를 포함하는 것을 특징으로 하는 테스트 방법.
- 제 11항에 있어서,상기 각 반도체 장치는,상기 AC 특성 테스트 단계 동안에 상기 DC 특성 결과에 따라 외부로부터의 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 공급하는 전원 공급 수단을 더 포함하는 것을 특징으로 하는 테스트 방법.
- 제 12항에 있어서,상기 전원 공급 수단은,상기 제 3 패드에 연결되는 일 단을 가지는 제 1 퓨즈와;상기 제 4 패드에 연결되는 일 단을 가지는 제 2 퓨즈와; 그리고상기 제 1 및 제 2 퓨즈들의 커팅 여부에 따라 상기 제 3 패드로부터의 상기 제 3 전원을 상기 제 1 전원 라인으로 선택적으로 전달하는 스위치 회로를 포함하며,상기 제 3 전원은 상기 제 2 테스트 모드 동안 상기 제 1 전원과 동일한 전압 레벨을 가지며; 그리고 상기 제 4 전원은 상기 제 2 테스트 모드 동안 상기 제 2 전원과 동일한 전압 레벨을 가지는 것을 특징으로 하는 테스트 방법.
- 제 13항에 있어서,상기 전원을 차단하는 단계에서는,상기 DC 특성 테스트 결과에 따라, 상기 전원 전달 수단의 상기 제 1 및 제 2 퓨즈 중 하나를 선택적으로 커팅하는 것을 특징으로 하는 테스트 방법.
- 제 13항에 있어서,상기 전원을 차단하는 단계에서, 상기 제 1 테스트 모드의 테스트 결과로서, 상기 반도체 장치가 정상인 경우 상기 제 2 테스트 모드 동안 상기 제 3 전원이 상기 제 1 전원 라인으로 전달되도록 상기 제 1 퓨즈가 커팅되고, 상기 반도체 장치가 불량인 경우 상기 제 2 테스트 모드 동안 상기 제 3 전원이 상기 제 1 전원 라인으로 전달되는 것을 차단하도록 상기 제 2 퓨즈가 커팅되는 것을 특징으로 하는 테스트 방법.
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| JP2008122362A (ja) * | 2006-10-20 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体検査装置および半導体検査手法 |
| KR100962678B1 (ko) * | 2007-07-04 | 2010-06-11 | 삼성전자주식회사 | 듀얼 미러 칩을 포함하는 웨이퍼 및 상기 칩을 포함하는 멀티칩 패키지 |
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| US5467024A (en) * | 1993-11-01 | 1995-11-14 | Motorola, Inc. | Integrated circuit test with programmable source for both AC and DC modes of operation |
| JP2710574B2 (ja) * | 1994-12-28 | 1998-02-10 | 山形日本電気株式会社 | プリスケーラｉｃテスト方法及びテストプローブカード |
| US5808947A (en) * | 1995-08-21 | 1998-09-15 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit that supports and method for wafer-level testing |
| US6078173A (en) * | 1996-04-08 | 2000-06-20 | General Electric Company | Simultaneous self test of multiple inverters in an AC motor system |
| JP3123444B2 (ja) * | 1996-09-27 | 2001-01-09 | 安藤電気株式会社 | Ｉｃ試験装置 |
| US6239604B1 (en) * | 1996-10-04 | 2001-05-29 | U.S. Philips Corporation | Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof |
| US6326801B1 (en) * | 1996-10-31 | 2001-12-04 | Texas Instruments Incorporated | Wafer of semiconductor material with dies, probe areas and leads |
| US6119255A (en) * | 1998-01-21 | 2000-09-12 | Micron Technology, Inc. | Testing system for evaluating integrated circuits, a burn-in testing system, and a method for testing an integrated circuit |
| US6031755A (en) * | 1998-03-25 | 2000-02-29 | Rohm Co., Ltd. | Non-volatile semiconductor memory device and its testing method |
| JP2000021938A (ja) * | 1998-06-29 | 2000-01-21 | Mitsubishi Electric Corp | 半導体ウェハ、及び半導体装置の検査方法 |
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