JP2001056360A - 半導体装置のテスト電源供給回路 - Google Patents
半導体装置のテスト電源供給回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 マルチチップテスト時、不良チップによるテ
スト時間の増加及び収率の減少を防止する。 【解決手段】 第１ １１０，２１０又は第４ １４
０，２４０パッド、及びテスト電源伝達手段１５０，２
５０を具備する。第１パッドはＤＣ特性テスト動作の間
に、テストシステムからプローブカードを通じて伝達さ
れる第１電源を第１電源ライン１１１に伝達する。第２
パッドは第２電源Ｖｓｓを第２電源ライン１２１に伝達
する。第３パッド１３０，２３０はＤＣ特性テスト動作
後のＡＣ特性テスト動作の間に、第３電源ＴＶｃｃを受
け入れる。第４パッド１４０，２４０はＡＣ特性テスト
動作の間に、第４電源ＴＶｓｓを受け入れる。テスト電
源伝達手段は複数個のヒューズ１５２，１５３，２５
２，２５３を有し、ＡＣ特性テスト動作の間に、ヒュー
ズのカッティング有無によって第３電源を第１電源ライ
ンに選択的に供給する。
スト時間の増加及び収率の減少を防止する。 【解決手段】 第１ １１０，２１０又は第４ １４
０，２４０パッド、及びテスト電源伝達手段１５０，２
５０を具備する。第１パッドはＤＣ特性テスト動作の間
に、テストシステムからプローブカードを通じて伝達さ
れる第１電源を第１電源ライン１１１に伝達する。第２
パッドは第２電源Ｖｓｓを第２電源ライン１２１に伝達
する。第３パッド１３０，２３０はＤＣ特性テスト動作
後のＡＣ特性テスト動作の間に、第３電源ＴＶｃｃを受
け入れる。第４パッド１４０，２４０はＡＣ特性テスト
動作の間に、第４電源ＴＶｓｓを受け入れる。テスト電
源伝達手段は複数個のヒューズ１５２，１５３，２５
２，２５３を有し、ＡＣ特性テスト動作の間に、ヒュー
ズのカッティング有無によって第３電源を第１電源ライ
ンに選択的に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関する
ものであり、より具体的には半導体装置のテスト電源供
給回路に関するものである。
ものであり、より具体的には半導体装置のテスト電源供
給回路に関するものである。
【０００２】
【従来の技術】近年、半導体チップが高集積化されるに
したがい、制作された半導体チップの特性を評価するた
めの時間が増加しつつある。このような、テスト時間の
増加は半導体チップの原価上昇に大きな影響を及ぼし、
これを解消するためにテストアルゴリズムの簡便化及び
テスト環境の改善等が要求されている。
したがい、制作された半導体チップの特性を評価するた
めの時間が増加しつつある。このような、テスト時間の
増加は半導体チップの原価上昇に大きな影響を及ぼし、
これを解消するためにテストアルゴリズムの簡便化及び
テスト環境の改善等が要求されている。
【０００３】このような、テスト時間の増加を防止する
ために、最近ではウェーハ内に形成された多数のチッ
プ、即ち、半導体チップを同時にテストするマルチテス
ト方法が主に利用される。マルチテスト方法はテストシ
ステムに装着されている各種ピン（例えば、電源ピン、
入／出力ピン、アドレスピン、制御ピン等）を各テスト
対象回路が共有するようにすることで、テスト時間を減
らす方法である。
ために、最近ではウェーハ内に形成された多数のチッ
プ、即ち、半導体チップを同時にテストするマルチテス
ト方法が主に利用される。マルチテスト方法はテストシ
ステムに装着されている各種ピン（例えば、電源ピン、
入／出力ピン、アドレスピン、制御ピン等）を各テスト
対象回路が共有するようにすることで、テスト時間を減
らす方法である。
【０００４】図１を参照すると、一般的なウェーハには
シリコン基板（１）上に形成された複数個の半導体チッ
プ（３）が具備される。各半導体チップ（３）はスクラ
イブライン（５）を通じて各々の領域が区分され、テス
ト段階を経た後に、カッティングされパッケージングさ
れる。テスト段階では各半導体チップ（３）のＤＣ特性
及びＡＣ特性がテストされる。
シリコン基板（１）上に形成された複数個の半導体チッ
プ（３）が具備される。各半導体チップ（３）はスクラ
イブライン（５）を通じて各々の領域が区分され、テス
ト段階を経た後に、カッティングされパッケージングさ
れる。テスト段階では各半導体チップ（３）のＤＣ特性
及びＡＣ特性がテストされる。
【０００５】ＤＣ特性テスト動作ではオームの法則に立
脚して各半導体チップ（３）内の回路のオープンやショ
ート等の電気的な特性即ち、電源電圧（Ｖｃｃ）ライン
と接地電圧（Ｖｓｓ）ラインのショート可否等がテスト
される。そして、ＡＣ特性テスト動作では各半導体チッ
プ（３）に電源電圧マージン、タイミング及び温度条件
が追加され、各半導体チップ（３）の回路動作及びデー
タの保管状態等がテストされる。
脚して各半導体チップ（３）内の回路のオープンやショ
ート等の電気的な特性即ち、電源電圧（Ｖｃｃ）ライン
と接地電圧（Ｖｓｓ）ラインのショート可否等がテスト
される。そして、ＡＣ特性テスト動作では各半導体チッ
プ（３）に電源電圧マージン、タイミング及び温度条件
が追加され、各半導体チップ（３）の回路動作及びデー
タの保管状態等がテストされる。
【０００６】半導体チップ（３）をテストするテストシ
ステムはテストしようとするウェーハをローディングし
た後、アラインしてプローブカードを通じて各半導体チ
ップ（３）のＤＣ及びＡＣ特性をテストする。プローブ
カードは相当に細い針をプリント基板（ＰＣＢ）上に固
定させて置くことで、テストシステムで発生した信号が
プローブカードの針を通じて各半導体チップ（３）内の
回路に伝達される。かつ、半導体チップ（３）内の回路
で発生する信号はプローブカードを通じてテストシステ
ムに伝達される。
ステムはテストしようとするウェーハをローディングし
た後、アラインしてプローブカードを通じて各半導体チ
ップ（３）のＤＣ及びＡＣ特性をテストする。プローブ
カードは相当に細い針をプリント基板（ＰＣＢ）上に固
定させて置くことで、テストシステムで発生した信号が
プローブカードの針を通じて各半導体チップ（３）内の
回路に伝達される。かつ、半導体チップ（３）内の回路
で発生する信号はプローブカードを通じてテストシステ
ムに伝達される。
【０００７】図２を参照すると、テストシステムはテス
ト動作の間に、プローブカードの各針及び各半導体チッ
プ（３）の各パッド（図示されていない）を通じて電源
電圧（Ｖｃｃ）、接地電圧（Ｖｓｓ）及び入力信号（Ｉ
０、Ｉ１、．．．．，Ｉ１４、Ｉ１５；図示されていな
い）を半導体チップ（３）の回路に供給しそしてパッド
及びプローブカードの針を通じて電圧（Ｖｃｃ／Ｖｓ
ｓ）及び出力信号（Ｏ０、Ｏ１、．．．．，Ｏ１４、Ｏ
１５；図示されていない）を受け入れる。
ト動作の間に、プローブカードの各針及び各半導体チッ
プ（３）の各パッド（図示されていない）を通じて電源
電圧（Ｖｃｃ）、接地電圧（Ｖｓｓ）及び入力信号（Ｉ
０、Ｉ１、．．．．，Ｉ１４、Ｉ１５；図示されていな
い）を半導体チップ（３）の回路に供給しそしてパッド
及びプローブカードの針を通じて電圧（Ｖｃｃ／Ｖｓ
ｓ）及び出力信号（Ｏ０、Ｏ１、．．．．，Ｏ１４、Ｏ
１５；図示されていない）を受け入れる。
【０００８】一般的に半導体チップのテスト動作の間に
は、所要されるテスト時間を減らすために図２のよう
に、ウェーハ内の多数（例えば、４個）の半導体チップ
を同時にテストする。ところが、図２の半導体チップ即
ち、テスト対象回路（１０，２０，３０，４０）をよく
見ると、テスト対象回路（１０，２０，３０，４０）は
電源パッド（Ｖｃｃ／Ｖｓｓ）及び入／出力パッド（Ｉ
Ｏ０、ＩＯ１、．．．，ＩＯ１４、ＩＯ１５）が相互共
有される形態に連結されてテストされる。
は、所要されるテスト時間を減らすために図２のよう
に、ウェーハ内の多数（例えば、４個）の半導体チップ
を同時にテストする。ところが、図２の半導体チップ即
ち、テスト対象回路（１０，２０，３０，４０）をよく
見ると、テスト対象回路（１０，２０，３０，４０）は
電源パッド（Ｖｃｃ／Ｖｓｓ）及び入／出力パッド（Ｉ
Ｏ０、ＩＯ１、．．．，ＩＯ１４、ＩＯ１５）が相互共
有される形態に連結されてテストされる。
【０００９】しかし、図２のようにテスト対象回路（１
０，２０，３０，４０）の電源パッドが共有されている
構造ではテスト動作のうちにＤＣ特性テスト動作後のＡ
Ｃ特性テスト動作で大きな問題点が発生する。ＤＣ特性
テスト動作は半導体チップ（３）のＤＣ特性をテストす
る動作であるので、この動作でフェールされた半導体装
置では多い量の漏洩電流が発生する。
０，２０，３０，４０）の電源パッドが共有されている
構造ではテスト動作のうちにＤＣ特性テスト動作後のＡ
Ｃ特性テスト動作で大きな問題点が発生する。ＤＣ特性
テスト動作は半導体チップ（３）のＤＣ特性をテストす
る動作であるので、この動作でフェールされた半導体装
置では多い量の漏洩電流が発生する。
【００１０】例えば、図２のテスト対象回路（１０，２
０，３０，４０）のうちのテスト対象回路（２０）が不
良である、即ち、電源電圧ラインと接地電圧ラインとが
ショートされたと仮定すると、ＡＣ特性テスト動作の間
に、他のテスト対象回路（１０，３０，４０）に供給さ
れる電源電圧（Ｖｃｃ）のレベルが低くなって、他のテ
スト対象回路（１０，３０，４０）のＡＣ特性のテスト
が実質的に困難になる。これは、半導体製造装置のテス
ト時間を増加させそして製造工程上の収率が大きく減少
してしまう原因に発展する。
０，３０，４０）のうちのテスト対象回路（２０）が不
良である、即ち、電源電圧ラインと接地電圧ラインとが
ショートされたと仮定すると、ＡＣ特性テスト動作の間
に、他のテスト対象回路（１０，３０，４０）に供給さ
れる電源電圧（Ｖｃｃ）のレベルが低くなって、他のテ
スト対象回路（１０，３０，４０）のＡＣ特性のテスト
が実質的に困難になる。これは、半導体製造装置のテス
ト時間を増加させそして製造工程上の収率が大きく減少
してしまう原因に発展する。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
はマルチチップテスト時、不良チップによるテスト時間
の増加及び収率の減少を防止する半導体装置のテスト電
源供給回路を提供することである。
はマルチチップテスト時、不良チップによるテスト時間
の増加及び収率の減少を防止する半導体装置のテスト電
源供給回路を提供することである。
【００１２】
【課題を解決するための手段】上述したような目的を達
成するため、本発明による半導体装置は、第１及び第２
電源ライン、並びに電源供給手段を具備する。第１電源
ラインは第１テストモードの間に第１電源を伝達する。
第２電源ラインは第１テストモードの間に第２電源を伝
達する。電源供給手段は第２テストモードの間に第１テ
ストモードのテスト結果によって外部からの第３電源を
第１電源ラインに選択的に供給する。電源供給手段は第
１及び第２ヒューズ、並びにスイッチ回路を具備する。
第１ヒューズは第３電源を受け入れる一端を有する。第
２ヒューズは第４電源を受け入れる一端を有する。スイ
ッチ回路は第１及び第２ヒューズの他端と、第１電源ラ
インとの間に連結され、第１及び第２ヒューズのカッテ
ィング有無によって第１パッドからの第３電源を第１電
源ラインに選択的に伝達する。スイッチ回路は第１電源
ラインと第１パッドとの間に形成される電流通路、並び
に第１及び第２ヒューズの他端に共通に連結されるゲー
トを有するＰＭＯＳトランジスターを具備する。そし
て、電源供給手段は第２テストモードの間に第３電源を
受け入れる第１パッド、及び第２電源と同一な電圧レベ
ルを有する第４電源を受け入れる第２パッドを具備す
る。さらに、半導体装置は第１テストモードの間に、オ
ープン、ショート等の直流特性がテストされ、第２テス
トモードの間に、信号の入／出力等の交流特性がテスト
される。ここで、第１電源ラインは電源電圧ラインであ
り、第２電源ラインは接地電圧ラインである。勿論、第
１及び第２ヒューズのうちの一つは、第１テストモード
のテスト結果によって選択的にカッティングされる。
成するため、本発明による半導体装置は、第１及び第２
電源ライン、並びに電源供給手段を具備する。第１電源
ラインは第１テストモードの間に第１電源を伝達する。
第２電源ラインは第１テストモードの間に第２電源を伝
達する。電源供給手段は第２テストモードの間に第１テ
ストモードのテスト結果によって外部からの第３電源を
第１電源ラインに選択的に供給する。電源供給手段は第
１及び第２ヒューズ、並びにスイッチ回路を具備する。
第１ヒューズは第３電源を受け入れる一端を有する。第
２ヒューズは第４電源を受け入れる一端を有する。スイ
ッチ回路は第１及び第２ヒューズの他端と、第１電源ラ
インとの間に連結され、第１及び第２ヒューズのカッテ
ィング有無によって第１パッドからの第３電源を第１電
源ラインに選択的に伝達する。スイッチ回路は第１電源
ラインと第１パッドとの間に形成される電流通路、並び
に第１及び第２ヒューズの他端に共通に連結されるゲー
トを有するＰＭＯＳトランジスターを具備する。そし
て、電源供給手段は第２テストモードの間に第３電源を
受け入れる第１パッド、及び第２電源と同一な電圧レベ
ルを有する第４電源を受け入れる第２パッドを具備す
る。さらに、半導体装置は第１テストモードの間に、オ
ープン、ショート等の直流特性がテストされ、第２テス
トモードの間に、信号の入／出力等の交流特性がテスト
される。ここで、第１電源ラインは電源電圧ラインであ
り、第２電源ラインは接地電圧ラインである。勿論、第
１及び第２ヒューズのうちの一つは、第１テストモード
のテスト結果によって選択的にカッティングされる。
【００１３】上述した目的を達成するため、本発明によ
るウェーハの上に形成された複数個の半導体装置をテス
トする方法は、半導体装置のうちの一群の各半導体装置
のＤＣ特性をテストする段階と、ＤＣ特性テスト結果に
よって一群の半導体装置のうちの不良が発生した少なく
とも一つの半導体装置への電源供給を遮断する段階と、
一群の半導体装置のうちの正常な半導体装置のＡＣ特性
を同時にテストする段階とを具備する。ここで、各半導
体装置は第１及び第２電源ライン、並びに電源供給手段
を具備する。第１電源ラインはＤＣ特性テスト段階の間
に第１電源を伝達する。第２電源ラインはＤＣ特性テス
ト段階の間に第２電源を伝達する。電源供給手段はＡＣ
特性テスト段階の間にＤＣ特性結果によって外部からの
第３電源を第１電源ラインに選択的に供給する。電源供
給手段は第１及び第２パッド、第１及び第２ヒューズ、
並びにスイッチ回路を具備する。第１パッドはＡＣ特性
テスト段階の間に、第１電源と同一な電圧レベルを有す
る第３電源を受け入れる。第２パッドはＡＣ特性テスト
段階の間に、第２電源と同一な電圧レベルを有する第４
電源を受け入れる。第１ヒューズは第１パッドに連結さ
れる一段を有する。第２ヒューズは第２パッドに連結さ
れる一段を有する。スイッチ回路は第１パッドと第１電
源ラインの間に連結され、第１及び第２ヒューズのカッ
ティング有無によって第１パッドからの第３電源を第１
電源ラインに選択的に伝達する。電源を遮断する段階で
はＤＣ特性テスト結果によって、電源伝達手段の第１及
び第２ヒューズのうちの一つを選択的にカッティング
し、第１及び第２ヒューズのうちの一つはレーザーによ
ってカッティングされる。
るウェーハの上に形成された複数個の半導体装置をテス
トする方法は、半導体装置のうちの一群の各半導体装置
のＤＣ特性をテストする段階と、ＤＣ特性テスト結果に
よって一群の半導体装置のうちの不良が発生した少なく
とも一つの半導体装置への電源供給を遮断する段階と、
一群の半導体装置のうちの正常な半導体装置のＡＣ特性
を同時にテストする段階とを具備する。ここで、各半導
体装置は第１及び第２電源ライン、並びに電源供給手段
を具備する。第１電源ラインはＤＣ特性テスト段階の間
に第１電源を伝達する。第２電源ラインはＤＣ特性テス
ト段階の間に第２電源を伝達する。電源供給手段はＡＣ
特性テスト段階の間にＤＣ特性結果によって外部からの
第３電源を第１電源ラインに選択的に供給する。電源供
給手段は第１及び第２パッド、第１及び第２ヒューズ、
並びにスイッチ回路を具備する。第１パッドはＡＣ特性
テスト段階の間に、第１電源と同一な電圧レベルを有す
る第３電源を受け入れる。第２パッドはＡＣ特性テスト
段階の間に、第２電源と同一な電圧レベルを有する第４
電源を受け入れる。第１ヒューズは第１パッドに連結さ
れる一段を有する。第２ヒューズは第２パッドに連結さ
れる一段を有する。スイッチ回路は第１パッドと第１電
源ラインの間に連結され、第１及び第２ヒューズのカッ
ティング有無によって第１パッドからの第３電源を第１
電源ラインに選択的に伝達する。電源を遮断する段階で
はＤＣ特性テスト結果によって、電源伝達手段の第１及
び第２ヒューズのうちの一つを選択的にカッティング
し、第１及び第２ヒューズのうちの一つはレーザーによ
ってカッティングされる。
【００１４】このような装置によって、ＤＣ不良が発生
したチップへの電源が遮断され、不良が発生していない
正常なチップの正確なＡＣ特性テスト動作が実施される
ことで、テスト時間が減少し、半導体製造工程の収率が
向上される。
したチップへの電源が遮断され、不良が発生していない
正常なチップの正確なＡＣ特性テスト動作が実施される
ことで、テスト時間が減少し、半導体製造工程の収率が
向上される。
【００１５】
【発明の実施の形態】以下、図３及び図４を参照して本
発明の実施の形態を説明する。
発明の実施の形態を説明する。
【００１６】図４を参照すると、本発明による半導体装
置は第１〜第４パッド（１１０、１２０，１３０，１４
０）、並びにテスト電源伝達手段（１５０）を具備す
る。第１パッド（１１０）はＤＣ特性テスト動作の間
に、テストシステムからプローブカードを通じて伝達さ
れる第１電源（Ｖｃｃ）を第１電源ライン（１１１）に
伝達する。第２パッド（１２０）はＤＣ特性テスト動作
の間に、プローブカードを通じて伝達される第２電源
（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第
３パッド（１３０）はＤＣ特性テスト動作の後のＡＣ特
性テスト動作の間に、プローブカードを通じて伝達され
る第３電源（ＴＶｃｃ）を受け入れる。第４パッド（１
４０）はＡＣ特性テスト動作の間に、プローブカードを
通じて伝達される第４電源（ＴＶｓｓ）を受け入れる。
テスト電源伝達手段（１５０）は複数個のヒューズ（１
５２，１５３）を有し、ＡＣ特性テスト動作の間に、ヒ
ューズ（１５２，１５３）のカッティング有無によって
第３電源（ＴＶｃｃ）を第１電源ライン（１１１）に選
択的に供給する。このように、ＡＣ特性テスト動作の間
に、テスト電源伝達手段を利用して、ＤＣ不良が発生し
たチップの電源供給を遮断して、不良が発生していない
正常チップの正確なＡＣ特性テスト動作が実施されるよ
うにすることで、テスト時間が減少されそして半導体製
造工程の収率が向上される。
置は第１〜第４パッド（１１０、１２０，１３０，１４
０）、並びにテスト電源伝達手段（１５０）を具備す
る。第１パッド（１１０）はＤＣ特性テスト動作の間
に、テストシステムからプローブカードを通じて伝達さ
れる第１電源（Ｖｃｃ）を第１電源ライン（１１１）に
伝達する。第２パッド（１２０）はＤＣ特性テスト動作
の間に、プローブカードを通じて伝達される第２電源
（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第
３パッド（１３０）はＤＣ特性テスト動作の後のＡＣ特
性テスト動作の間に、プローブカードを通じて伝達され
る第３電源（ＴＶｃｃ）を受け入れる。第４パッド（１
４０）はＡＣ特性テスト動作の間に、プローブカードを
通じて伝達される第４電源（ＴＶｓｓ）を受け入れる。
テスト電源伝達手段（１５０）は複数個のヒューズ（１
５２，１５３）を有し、ＡＣ特性テスト動作の間に、ヒ
ューズ（１５２，１５３）のカッティング有無によって
第３電源（ＴＶｃｃ）を第１電源ライン（１１１）に選
択的に供給する。このように、ＡＣ特性テスト動作の間
に、テスト電源伝達手段を利用して、ＤＣ不良が発生し
たチップの電源供給を遮断して、不良が発生していない
正常チップの正確なＡＣ特性テスト動作が実施されるよ
うにすることで、テスト時間が減少されそして半導体製
造工程の収率が向上される。
【００１７】図３及び図４を参照すると、本発明による
半導体チップ（１００，２００，３００，４００）はウ
ェーハ（図示されていない）上に形成されている。半導
体チップ（１００，２００，３００，４００）は複数個
のパッド（例えば、Ｖｃｃ、ＴＶｃｃ、Ｖｓｓ、ＴＶｓ
ｓ、ＩＯ０、ＩＯ１、．．．．，ＩＯ１４、ＩＯ１５）
を有し、テストシステム（図示されていない）によって
ウェーハ段階で複数個（例えば、４個）が同時にテスト
される。
半導体チップ（１００，２００，３００，４００）はウ
ェーハ（図示されていない）上に形成されている。半導
体チップ（１００，２００，３００，４００）は複数個
のパッド（例えば、Ｖｃｃ、ＴＶｃｃ、Ｖｓｓ、ＴＶｓ
ｓ、ＩＯ０、ＩＯ１、．．．．，ＩＯ１４、ＩＯ１５）
を有し、テストシステム（図示されていない）によって
ウェーハ段階で複数個（例えば、４個）が同時にテスト
される。
【００１８】図４を参照すると、本発明による半導体チ
ップ（２００，３００，４００）は図４の半導体チップ
（１００）と同一な構造を有する。半導体チップ（１０
０）は第１〜第４パッド（１１０，１２０，１３０，１
４０）そしてテスト電源伝達手段（１５０）を具備す
る。第１パッド（１１０）はＤＣ特性テスト動作の間
に、テストシステムのプローブカードを通じて伝達され
る電源電圧（Ｖｃｃ）を第１電源ライン（１１１）に伝
達する。
ップ（２００，３００，４００）は図４の半導体チップ
（１００）と同一な構造を有する。半導体チップ（１０
０）は第１〜第４パッド（１１０，１２０，１３０，１
４０）そしてテスト電源伝達手段（１５０）を具備す
る。第１パッド（１１０）はＤＣ特性テスト動作の間
に、テストシステムのプローブカードを通じて伝達され
る電源電圧（Ｖｃｃ）を第１電源ライン（１１１）に伝
達する。
【００１９】第２パッド（１２０）はＤＣ特性テスト動
作の間に、プローブカードを通じて伝達される接地電圧
（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第
３パッドはＤＣ特性テスト動作後のＡＣ特性テスト動作
の間に、プローブカードを通じて伝達される電源電圧
（ＴＶｃｃ）を受け入れる。第４パッド（１４０）はＡ
Ｃ特性テスト動作の間に、プローブカードを通じて伝達
されるテスト接地電圧（ＴＶｓｓ）を受け入れる。
作の間に、プローブカードを通じて伝達される接地電圧
（Ｖｓｓ）を第２電源ライン（１２１）に伝達する。第
３パッドはＤＣ特性テスト動作後のＡＣ特性テスト動作
の間に、プローブカードを通じて伝達される電源電圧
（ＴＶｃｃ）を受け入れる。第４パッド（１４０）はＡ
Ｃ特性テスト動作の間に、プローブカードを通じて伝達
されるテスト接地電圧（ＴＶｓｓ）を受け入れる。
【００２０】テスト電源供給回路（１５０）はＰＭＯＳ
トランジスター（１５１）及びヒューズ（１５２，１５
３）を具備する。ＰＭＯＳトランジスター（１５１）は
第３パッド（１３０）と第１電源ライン（１１１）との
間に形成される電流通路及びヒューズ（１５２，１５
３）の一端に共通に連結されるゲートを有する。ヒュー
ズ（１５２）の一端はＰＭＯＳトランジスター（１５
１）のゲートに連結されそして他端は第３パッド（１３
０）に連結される。ヒューズ（１５３）の一端はＰＭＯ
Ｓトランジスター（１５１）のゲートに連結されそして
他端は第４パッド（１４０）に連結される。そして、テ
スト電源供給回路（１５０）はＡＣ特性テスト動作の間
に、ヒューズ（１５２，１５３）のカッティング有無に
よってテスト電源電圧（ＴＶｃｃ）を第１電源ライン
（１１１）に選択的に伝達する。この時、テスト電源電
圧（ＴＶｃｃ）のレベルは電源電圧（Ｖｃｃ）レベルと
同一である。
トランジスター（１５１）及びヒューズ（１５２，１５
３）を具備する。ＰＭＯＳトランジスター（１５１）は
第３パッド（１３０）と第１電源ライン（１１１）との
間に形成される電流通路及びヒューズ（１５２，１５
３）の一端に共通に連結されるゲートを有する。ヒュー
ズ（１５２）の一端はＰＭＯＳトランジスター（１５
１）のゲートに連結されそして他端は第３パッド（１３
０）に連結される。ヒューズ（１５３）の一端はＰＭＯ
Ｓトランジスター（１５１）のゲートに連結されそして
他端は第４パッド（１４０）に連結される。そして、テ
スト電源供給回路（１５０）はＡＣ特性テスト動作の間
に、ヒューズ（１５２，１５３）のカッティング有無に
よってテスト電源電圧（ＴＶｃｃ）を第１電源ライン
（１１１）に選択的に伝達する。この時、テスト電源電
圧（ＴＶｃｃ）のレベルは電源電圧（Ｖｃｃ）レベルと
同一である。
【００２１】テストシステムによるテスト動作は大きく
ＤＣ特性テスト動作及びＡＣ特性テスト動作に区分され
る。ＤＣ及びＡＣ特性テスト動作はＤＲＡＭ、ＳＲＡ
Ｍ、ＮＶＭ、ＡＳＩＣ等の全ての半導体チップで適用さ
れる。ＤＣ特性テスト動作では半導体チップ（１００，
２００，３００，４００）のオープンやショート等の電
気的特性がテストされそしてＡＣ特性テスト動作では各
半導体チップ（１００，２００，３００，４００）の回
路動作及びデータの記憶状態等がテストされる。
ＤＣ特性テスト動作及びＡＣ特性テスト動作に区分され
る。ＤＣ及びＡＣ特性テスト動作はＤＲＡＭ、ＳＲＡ
Ｍ、ＮＶＭ、ＡＳＩＣ等の全ての半導体チップで適用さ
れる。ＤＣ特性テスト動作では半導体チップ（１００，
２００，３００，４００）のオープンやショート等の電
気的特性がテストされそしてＡＣ特性テスト動作では各
半導体チップ（１００，２００，３００，４００）の回
路動作及びデータの記憶状態等がテストされる。
【００２２】ＤＣ特性テスト動作の間には半導体チップ
（１００，２００，３００，４００）のＤＣ特性が各々
独立的にテストされる。この時には、図４の点線に表示
された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソー
スから各半導体チップ（１００，２００，３００，４０
０）に電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）等の
電源が印加される。例えば、半導体チップ（２００）の
ＤＣ特性が不良である場合には、半導体チップ（２０
０）の電源ライン（２１１）には第１パッド（１１０）
を通じて電源電圧（Ｖｃｃ）が印加され、接地電源ライ
ン（２２１）には第２パッド（１２０）を通じて接地電
圧（Ｖｓｓ）が印加される。この時、半導体チップ（２
００）の電源電圧ライン（２１１）と接地電源ライン
（２２１）のショート等の所定の不良によって電源電圧
（Ｖｃｃ）からの電流は接地電圧ライン（２２１）を通
じて接地電圧（Ｖｓｓ）に漏洩される。勿論、半導体チ
ップ（１００）が正常的な動作をするチップである場
合、電源電圧ライン（２１１）と接地電圧ライン（２２
１）の間にショート等の不良がないので漏洩電流がなく
なる。
（１００，２００，３００，４００）のＤＣ特性が各々
独立的にテストされる。この時には、図４の点線に表示
された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソー
スから各半導体チップ（１００，２００，３００，４０
０）に電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）等の
電源が印加される。例えば、半導体チップ（２００）の
ＤＣ特性が不良である場合には、半導体チップ（２０
０）の電源ライン（２１１）には第１パッド（１１０）
を通じて電源電圧（Ｖｃｃ）が印加され、接地電源ライ
ン（２２１）には第２パッド（１２０）を通じて接地電
圧（Ｖｓｓ）が印加される。この時、半導体チップ（２
００）の電源電圧ライン（２１１）と接地電源ライン
（２２１）のショート等の所定の不良によって電源電圧
（Ｖｃｃ）からの電流は接地電圧ライン（２２１）を通
じて接地電圧（Ｖｓｓ）に漏洩される。勿論、半導体チ
ップ（１００）が正常的な動作をするチップである場
合、電源電圧ライン（２１１）と接地電圧ライン（２２
１）の間にショート等の不良がないので漏洩電流がなく
なる。
【００２３】この時、半導体チップ（１００、２００）
のテスト電源供給回路（１５０，２５０）内のＰＭＯＳ
トランジスター（１５１、２５１）のドレーン、ゲー
ト、ソース及びバルクのポテンシャルは各々電源電圧
（Ｖｃｃ）、フローティング（ｆｌｏａｔｉｎｇ）、Ｖ
ｃｃ−Ｖｂｉ（ここで、Ｖｂｉは固定電位）になって、
ＰＭＯＳトランジスター（１５１、２５１）の電流通路
は遮断される。以後、半導体チップ（２００）が不良と
判定され、他方の半導体チップ（１００）が正常と判定
されると、半導体チップ（２００）のテスト電源供給回
路（２５０）のヒューズ（２５３）がレーザーによって
カッティングされ、他方の半導体チップ（１００）のヒ
ューズ（１５２）がレーザーによってカッティングされ
る。このように、半導体チップが不良である場合にはテ
スト接地電圧（ＴＶｓｓ）と連結されるヒューズがカッ
ティングされ、正常な場合にはテスト電源電圧（ＴＶｃ
ｃ）と連結されたヒューズがカッティングされる。
のテスト電源供給回路（１５０，２５０）内のＰＭＯＳ
トランジスター（１５１、２５１）のドレーン、ゲー
ト、ソース及びバルクのポテンシャルは各々電源電圧
（Ｖｃｃ）、フローティング（ｆｌｏａｔｉｎｇ）、Ｖ
ｃｃ−Ｖｂｉ（ここで、Ｖｂｉは固定電位）になって、
ＰＭＯＳトランジスター（１５１、２５１）の電流通路
は遮断される。以後、半導体チップ（２００）が不良と
判定され、他方の半導体チップ（１００）が正常と判定
されると、半導体チップ（２００）のテスト電源供給回
路（２５０）のヒューズ（２５３）がレーザーによって
カッティングされ、他方の半導体チップ（１００）のヒ
ューズ（１５２）がレーザーによってカッティングされ
る。このように、半導体チップが不良である場合にはテ
スト接地電圧（ＴＶｓｓ）と連結されるヒューズがカッ
ティングされ、正常な場合にはテスト電源電圧（ＴＶｃ
ｃ）と連結されたヒューズがカッティングされる。
【００２４】ヒューズがカッティングされた後、ＡＣ特
性テスト動作が始まると、第１パッド（１１０）に伝達
される電源電圧（Ｖｃｃ）が遮断され、図４の点線に表
示された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソ
ースから各半導体チップ（１００，２００）の第３パッ
ド（１３０，２３０）にはテスト電源電圧（ＴＶｃｃ）
が、第４パッド（１４０，２４０）にはテスト接地電圧
（ＴＶｓｓ）が印加される。この理由は、ＡＣ及びＤＣ
特性テスト動作の間に第４パッド（１４０，２４０）に
接地電圧（Ｖｓｓ）が全て印加された場合、第１電源ラ
イン（１１１）に印加される電源電圧（Ｖｃｃ）がＰＭ
ＯＳトランジスター（１５１）とヒューズ（１５２，１
５３）とを通じて接地電圧（Ｖｓｓ）に放電されるから
である。
性テスト動作が始まると、第１パッド（１１０）に伝達
される電源電圧（Ｖｃｃ）が遮断され、図４の点線に表
示された電源電圧（Ｖｃｃ）及び接地電圧（Ｖｓｓ）ソ
ースから各半導体チップ（１００，２００）の第３パッ
ド（１３０，２３０）にはテスト電源電圧（ＴＶｃｃ）
が、第４パッド（１４０，２４０）にはテスト接地電圧
（ＴＶｓｓ）が印加される。この理由は、ＡＣ及びＤＣ
特性テスト動作の間に第４パッド（１４０，２４０）に
接地電圧（Ｖｓｓ）が全て印加された場合、第１電源ラ
イン（１１１）に印加される電源電圧（Ｖｃｃ）がＰＭ
ＯＳトランジスター（１５１）とヒューズ（１５２，１
５３）とを通じて接地電圧（Ｖｓｓ）に放電されるから
である。
【００２５】この時、ＤＣ特性が不良である半導体チッ
プ（２００）のテスト電源供給回路（２５０）のＰＭＯ
Ｓトランジスター（２５１）のゲートにはテスト電源電
圧（ＴＶｃｃ）が印加され、テスト電源電圧（ＴＶｃ
ｃ）が半導体チップ（２００）の第１電源ライン（２１
１）に伝達されない。従って、ＤＣ特性が不良である半
導体チップ（２００）はＡＣ特性テスト動作時に動作し
ない。そして、ＤＣ特性が正常である他の半導体チップ
（１００，３００、４００）のテスト電源供給回路（１
５０、３５０，４５０）のＰＭＯＳトランジスター（１
５１、３５１，４５１）のゲートにはテスト接地電圧
（ＴＶｓｓ）が印加され、テスト電源電圧（ＴＶｃｃ）
がＰＭＯＳトランジスター（１５１、３５１，４５１）
を通じて半導体チップ（１００，３００、４００）の第
１電源ライン（１１１、３１１，４１１）に伝達され
る。
プ（２００）のテスト電源供給回路（２５０）のＰＭＯ
Ｓトランジスター（２５１）のゲートにはテスト電源電
圧（ＴＶｃｃ）が印加され、テスト電源電圧（ＴＶｃ
ｃ）が半導体チップ（２００）の第１電源ライン（２１
１）に伝達されない。従って、ＤＣ特性が不良である半
導体チップ（２００）はＡＣ特性テスト動作時に動作し
ない。そして、ＤＣ特性が正常である他の半導体チップ
（１００，３００、４００）のテスト電源供給回路（１
５０、３５０，４５０）のＰＭＯＳトランジスター（１
５１、３５１，４５１）のゲートにはテスト接地電圧
（ＴＶｓｓ）が印加され、テスト電源電圧（ＴＶｃｃ）
がＰＭＯＳトランジスター（１５１、３５１，４５１）
を通じて半導体チップ（１００，３００、４００）の第
１電源ライン（１１１、３１１，４１１）に伝達され
る。
【００２６】そして、半導体チップ（１００，２００，
３００、４００）の入／出力パッド（ＩＯ０、ＩＯ
１、．．．．，ＩＯ１４、ＩＯ１５）を通じてアドレス
や入力データが印加され不良が発生していない正常な半
導体チップ（１００，３００、４００）のＡＣ特性がテ
ストされる。勿論、半導体チップ（１００，２００，３
００、４００）の第３及び第４パッド（１３０，２３
０，３３０，４３０，１４０，２４０，３４０，４４
０）のテスト動作でだけ使用される。
３００、４００）の入／出力パッド（ＩＯ０、ＩＯ
１、．．．．，ＩＯ１４、ＩＯ１５）を通じてアドレス
や入力データが印加され不良が発生していない正常な半
導体チップ（１００，３００、４００）のＡＣ特性がテ
ストされる。勿論、半導体チップ（１００，２００，３
００、４００）の第３及び第４パッド（１３０，２３
０，３３０，４３０，１４０，２４０，３４０，４４
０）のテスト動作でだけ使用される。
【００２７】このように、本発明による半導体装置はテ
スト動作の間に、半導体チップの正常／不良によってテ
スト電源電圧を選択的に伝達するテスト電源供給回路を
具備する。このように、テスト電源供給回路を利用し
て、ＡＣ特性テスト動作の間に、ＤＣ不良が発生したチ
ップへの電源供給を遮断して、不良が発生していない正
常なチップの正確なＡＣ特性テスト動作を実施するよう
にすることでテスト時間が減少し、そして半導体製造工
程の収率が向上する。
スト動作の間に、半導体チップの正常／不良によってテ
スト電源電圧を選択的に伝達するテスト電源供給回路を
具備する。このように、テスト電源供給回路を利用し
て、ＡＣ特性テスト動作の間に、ＤＣ不良が発生したチ
ップへの電源供給を遮断して、不良が発生していない正
常なチップの正確なＡＣ特性テスト動作を実施するよう
にすることでテスト時間が減少し、そして半導体製造工
程の収率が向上する。
【００２８】以上、本発明による半導体装置を上記説明
及び図面によって示したが、これらは一例に過ぎず、本
発明の技術的思想を逸脱しない限り、その変更が可能で
あることは明らかである。
及び図面によって示したが、これらは一例に過ぎず、本
発明の技術的思想を逸脱しない限り、その変更が可能で
あることは明らかである。
【００２９】
【発明の効果】このように、本発明によると、ＤＣ特性
テスト動作において不良が発生したチップへの電源供給
が、ＡＣ特性テスト動作の間遮断され、不良が発生して
いない正常なチップの正確なＡＣ特性テスト動作が実施
されることで、テスト時間が減少し、半導体製造工程の
収率が向上する。
テスト動作において不良が発生したチップへの電源供給
が、ＡＣ特性テスト動作の間遮断され、不良が発生して
いない正常なチップの正確なＡＣ特性テスト動作が実施
されることで、テスト時間が減少し、半導体製造工程の
収率が向上する。
【図１】一般的なウェーハの構造を示した図。
【図２】図１のウェーハ内に形成された半導体装置を示
した図。
した図。
【図３】本発明による半導体装置の構成図。
【図４】図３の半導体装置内のテスト電源供給回路を示
した図。
した図。
１１０，２１０ 第１パッド １２０，２２０ 第２パッド １３０，２３０ 第３パッド １４０，２４０ 第４パッド １５０，２５０ テスト電源供給回路
Claims (15)
- 【請求項１】 第１テストモードの間に第１パッドを通
じて第１電源を伝達する第１電源ラインと、 前記第１テストモードの間に第２パッドを通じて第２電
源を伝達する第２電源ラインと、 第２テストモードの間に前記第１テストモードのテスト
結果によって第３パッドを通じて外部からの第３電源を
前記第１電源ラインに選択的に供給する電源供給手段と
を具備することを特徴とする半導体装置。 - 【請求項２】 前記電源供給手段は、テスト結果に基づ
いて第２テストモードの間に前記第１電源ラインに伝達
される前記第１電源を遮断することを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 前記電源供給手段は、 前記第３電源を受け入れる一端を有する第１ヒューズ
と、 前記第４電源を受け入れる一端を有する第２ヒューズ
と、 前記第１及び第２ヒューズの他端と前記第１電源ライン
との間に連結され、前記第１及び第２ヒューズのカッテ
ィング有無によって前記第３パッドから前記第３電源を
前記第１電源ラインに選択的に伝達するスイッチ回路と
を具備することを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】 前記半導体装置は、 前記第１テストモードの間に、オープン及びショートの
直流特性がテストされることを特徴とする請求項１に記
載の半導体装置。 - 【請求項５】 前記半導体装置は、 前記第２テストモードの間に、信号の入／出力の交流特
性がテストされることを特徴とする請求項１に記載の半
導体装置。 - 【請求項６】 前記第１電源ラインは電源電圧ラインで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記第２電源ラインは接地電圧ラインで
あることを特徴とする請求項１に記載の半導体装置。 - 【請求項８】 前記第１電源ライン及び前記第３パッド
の間に形成される電流通路、並びに前記第１及び第２ヒ
ューズの前記他端に共通に連結されるゲートを有するＰ
ＭＯＳトランジスターを具備することを特徴とする請求
項２に記載の半導体装置。 - 【請求項９】 前記電源供給手段は、 前記第２テストモードの間に、前記第２電源と同一な電
圧レベルを有する第４電源を受け入れる第４パッドを具
備することを特徴とする請求項２に記載の半導体装置。 - 【請求項１０】 前記第１及び第２ヒューズは、 前記第１テストモードのテスト結果が不良である場合に
は前記第２ヒューズがカッティングされ、 前記第１テストモードのテスト結果が正常である場合に
は前記第１ヒューズがカッティングされることを特徴と
する請求項２に記載の半導体装置。 - 【請求項１１】 ウェーハの上に形成された複数個の半
導体装置をテストする方法において、 前記半導体装置を形成する一群の各半導体装置のＤＣ特
性をテストする段階と、 前記ＤＣ特性テスト結果によって前記一群の半導体装置
のうちの不良が発生した半導体装置への電源供給を遮断
する段階と、 前記一群の半導体装置のうちの正常な半導体装置のＡＣ
特性を同時にテストする段階とを具備することを特徴と
するテスト方法。 - 【請求項１２】 前記各半導体装置は、前記ＤＣ特性テ
スト段階の間に第１電源を伝達する第１電源ラインと、 前記ＤＣ特性テスト段階の間に第２電源を伝達する第２
電源ラインと、 前記ＡＣ特性テスト段階の間に前記ＤＣ特性結果によっ
て外部からの第３電源を前記第１電源ラインに選択的に
供給する電源供給手段とを具備することを特徴とする請
求項１１に記載のテスト方法。 - 【請求項１３】 前記電源供給手段は、 前記ＡＣ特性テスト段階の間に、前記第１電源と同一な
電圧レベルを有する第３電源を受け入れる第３パッド
と、 前記ＡＣ特性テスト段階の間に、前記第２電源と同一な
電圧レベルを有する第４電源を受け入れる第４パッド
と、 前記第３パッドに連結される一端を有する第１ヒューズ
と、 前記第４パッドに連結される一端を有する第２ヒューズ
と、 前記第１パッドと前記第１電源ラインとの間に連結さ
れ、前記第１及び第２ヒューズのカッティング有無によ
って前記第３パッドからの前記第３電源を前記第１電源
ラインに選択的に伝達するスイッチ回路とを具備するこ
とを特徴とする請求項１２に記載のテスト方法。 - 【請求項１４】 前記電源を遮断する段階では、 前記ＤＣ特性テスト結果によって、前記電源伝達手段の
前記第１及び第２ヒューズのうちの一つを選択的にカッ
ティングすることを特徴とする請求項１１に記載のテス
ト方法。 - 【請求項１５】 前記電源を遮断する段階では、 前記第１及び第２ヒューズのうちの一つはレーザーによ
ってカッティングされることを特徴とする請求項１１に
記載のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990026594A KR100343283B1 (ko) | 1999-07-02 | 1999-07-02 | 반도체 장치의 테스트 전원 공급 회로 |
| KR1999P-26594 | 1999-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001056360A true JP2001056360A (ja) | 2001-02-27 |
| JP4789308B2 JP4789308B2 (ja) | 2011-10-12 |
Family
ID=19598986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000191022A Expired - Fee Related JP4789308B2 (ja) | 1999-07-02 | 2000-06-26 | 半導体装置のテスト電源供給回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6483759B1 (ja) |
| JP (1) | JP4789308B2 (ja) |
| KR (1) | KR100343283B1 (ja) |
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| CN107271885A (zh) * | 2017-07-05 | 2017-10-20 | 西安微电子技术研究所 | 一种适用于处理器类器件的单粒子试验*** |
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- 2000-06-26 JP JP2000191022A patent/JP4789308B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010008668A (ko) | 2001-02-05 |
| KR100343283B1 (ko) | 2002-07-15 |
| JP4789308B2 (ja) | 2011-10-12 |
| US6492832B2 (en) | 2002-12-10 |
| US6483759B1 (en) | 2002-11-19 |
| US20020149983A1 (en) | 2002-10-17 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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