JP2000021938A - 半導体ウェハ、及び半導体装置の検査方法 - Google Patents
半導体ウェハ、及び半導体装置の検査方法Info
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Abstract
し、他の良品チップに関して正常なウェハレベルバーン
イン試験を実行し得る被検ウェハ、及びそれを用いたウ
ェハレベルバーンイン試験方法を得る。 【解決手段】 チップ2には、電源パッド3、GNDパ
ッド4、及び電圧パッド5が形成されている。電圧パッ
ド5の表面積は、電源パッド3の表面積よりも大きい。
電源パッド3と電圧パッド5とは、ヒューズ6を介して
互いに接続されている。全てのチップ2のうち、事前の
ウェハテストによって不良品と判定されたチップについ
ては、そのチップ2のヒューズ6を電気溶断やレーザ照
射によって切断する。
Description
構造、及び半導体ウェハに形成されたチップに作り込ま
れた半導体装置の検査方法に関するものである。
験としてバーンイン試験がある。バーンイン試験は、実
際に半導体装置が使用されるよりも過酷な高電圧や高温
等のストレスを印加した状態で半導体装置を動作させ、
初期故障発生の可能性がある半導体装置を選別除去する
スクリーニング方法の一つである。
行われるウェハテストで合格したチップをセラミックパ
ッケージあるいはプラスチックパッケージにパッケージ
ングした後、恒温漕中で所定のストレスを印加して行わ
れていた。しかし、パッケージングする前のウェハの状
態でバーンイン試験を行うウェハレベルバーンイン試験
も行われはじめている。以下、従来のウェハレベルバー
ンイン試験について説明する。
概略的に示す平面図である。被検ウェハ101には、検
査対象である半導体装置がそれぞれ作り込まれた複数の
チップ102が所定のパターンで形成されている。複数
のチップ102のそれぞれには、電源パッド103及び
GNDパッド104が形成されている。
式的に示す斜視図である。但し、説明の都合上、プロー
ブカード105の基板を破線で示して省略し、基板の底
面構造を実線で明示している。プローブカード105に
は、被検ウェハ101の電源パッド103にウェハレベ
ルバーンイン試験用の電圧を供給するための複数のプロ
ーブ針106と、被検ウェハ101のGNDパッド10
4に接地電位を供給するための複数のプローブ針107
とが設けられている。
験を行う時の状態を示す斜視図である。図9においても
図8と同様に、プローブカード105の基板を破線で示
して省略している。プローブ針106と電源パッド10
3、及びプローブ針107とGNDパッド104とがそ
れぞれ接触するように、プローブカード105を位置合
わせして被検ウェハ101上に配置する。ウェハレベル
バーンイン試験用の電圧は、外部電源108の端子10
9から配線ケーブル110及びプローブ針106を介し
て、電源パッド103に供給される。また、接地電位
は、外部電源108の端子111から配線ケーブル11
2及びプローブ針107を介して、GNDパッド104
に供給される。
来のウェハレベルバーンイン試験によると、被検ウェハ
101の全てのチップ102に一括して電圧を供給する
ため、事前のウェハテストによって不良品と判定された
チップ102に対しても電圧が供給される。不良品と判
定されたチップ102の中には、電源パッド103とG
NDパッド104との間がショートする等の故障が生じ
ているものもある。このような故障が生じているチップ
102にウェハレベルバーンイン用の電圧が印加される
と、故障したチップ102の電源パッド103に多量の
電流が流れて、他の良品チップに印加すべき電圧が低下
したり信号波形の歪みや減衰が生じたりして、良品チッ
プに関して正常なウェハレベルバーンイン試験を行うこ
とができないという問題があった。
02に一括して電圧を供給するのではなく、各チップ1
02ごとにシーケンシャルに電圧を供給することによ
り、上述の問題を回避することができる。しかし、この
方式によって全チップ102にウェハレベルバーンイン
試験を行うには、「チップ102あたりのバーンイン試
験所要時間×チップ102の総数」に相当する時間を要
するため、スループットが低下してテストコストが上昇
する。
れたものであり、被検ウェハの全てのチップに一括して
電圧を供給する方式のウェハレベルバーンイン試験にお
いて、故障が生じているチップへの電圧の供給を制限
し、他の良品チップに関して正常なウェハレベルバーン
イン試験を実行し得る被検ウェハの構造、及びそれを用
いたウェハレベルバーンイン試験方法を提供することを
目的とするものである。
に記載の半導体ウェハは、検査対象である半導体装置が
それぞれ作り込まれた複数のチップが形成された半導体
ウェハであって、チップ上に形成され、半導体装置に接
続された第1のパッドと、プローブカードの有するプロ
ーブ針を接触させることにより外部電源と接続される第
2のパッドと、第1のパッドと第2のパッドとの間を導
通する接続手段とを備え、第2のパッドの表面積は第1
のパッドの表面積よりも大きいことを特徴とするもので
ある。
導体ウェハは、請求項1に記載の半導体ウェハであっ
て、接続手段は、第1のパッドに接続された一端と、第
2のパッドに接続された他端とを有するヒューズである
ことを特徴とするものである。
導体ウェハは、請求項1に記載の半導体ウェハであっ
て、接続手段は、第1のパッドに接続された一方電極
と、第2のパッドに接続された他方電極と、制御信号線
に接続された制御電極とを有するトランジスタであるこ
とを特徴とするものである。
導体ウェハは、請求項3に記載の半導体ウェハであっ
て、トランジスタによる第1のパッドと第2のパッドと
の間の導通の可否は、制御信号線に接続された不揮発性
半導体記憶装置の記憶内容によって制御されることを特
徴とするものである。
導体ウェハは、請求項1〜4のいずれか一つに記載の半
導体ウェハであって、接続手段及び第2のパッドは、隣
り合うチップ同士の間に設けられたダイシングライン上
にそれぞれ形成されることを特徴とするものである。
導体装置の検査方法は、請求項1〜4のいずれか一つに
記載の半導体ウェハに形成されたチップに作り込まれた
半導体装置の検査方法であって、複数のチップのうち、
チップに関する事前の検査によって不良と判定された不
良チップについて、接続手段による第1のパッドと第2
のパッドとの間の導通を解く工程と、プローブカートの
有するプローブ針を第2のパッドに接触させることによ
り、外部電源から第2のパッドに検査用のストレスを印
加する工程とを備えるものである。
導体装置の検査方法は、請求項6に記載の半導体装置の
検査方法であって、半導体ウェハは請求項2に記載の半
導体ウェハであって、不良チップの第1のパッドと第2
のパッドとの間の導通は、ヒューズを切断することによ
り解かれることを特徴とするものである。
導体装置の検査方法は、請求項6に記載の半導体装置の
検査方法であって、半導体ウェハは請求項3に記載の半
導体ウェハであって、不良チップの第1のパッドと第2
のパッドとの間の導通は、トランジスタの制御電極にト
ランジスタの動作しきい値電圧以上の電圧を印加しない
ことにより解かれることを特徴とするものである。
導体装置の検査方法は、請求項8に記載の半導体装置の
検査方法であって、半導体ウェハは請求項4に記載の半
導体ウェハであって、事前の検査の検査結果に基づい
て、不揮発性半導体装置に記憶内容を記憶する工程をさ
らに備えることを特徴とするものである。
実施の形態1に係る被検ウェハ1の構造を概略的に示す
上面図である。被検ウェハ1には、検査対象である半導
体装置がそれぞれ作り込まれた複数のチップ2が所定の
パターンで形成されている。複数のチップ2のそれぞれ
には、半導体装置に接続された電源パッド3(第1のパ
ッド)と、接地電位を供給するためのGNDパッド4
と、ウェハレベルバーンイン試験用のストレスとしての
電圧が供給される電圧パッド5(第2のパッド)とが形
成されている。ここで、図1に示すように、電圧パッド
5の表面積は、電源パッド3の表面積よりも大きい。ま
た、電源パッド3と電圧パッド5とは、電源パッド3に
接続された一端、及び電圧パッド5に接続された他端を
有するヒューズ6を介して互いに電気的に接続されてい
る。
に示す斜視図である。但し、説明の都合上、プローブカ
ード7の基板を破線で示して省略し、基板の底面構造を
実線で明示している。プローブカード7には、被検ウェ
ハ1の電圧パッド5にウェハレベルバーンイン試験用の
電圧を供給するための複数のプローブ針8と、被検ウェ
ハ1のGNDパッド4に接地電位を供給するための複数
のプローブ針9とが設けられている。
験を行う時の状態を示す斜視図である。図3においても
図2と同様に、プローブカード7の基板を破線で示して
省略している。プローブ針8と電圧パッド5、及びプロ
ーブ針9とGNDパッド4とがそれぞれ接触するよう
に、プローブカード7を位置合わせして被検ウェハ1上
に配置する。ウェハレベルバーンイン試験用の電圧は、
外部電源10の端子11から配線ケーブル12を介して
プローブカード7に供給され、プローブカード7上で
(あるいはプローブカード7に供給される前に)分配さ
れて、各プローブ針8に供給される。そして、プローブ
針8を介して電圧パッド5に供給され、さらに電圧パッ
ド5からヒューズ6を介して電源パッド3に供給され
る。また、接地電位は、外部電源10の端子13から配
線ケーブル14を介してプローブカード7に供給され、
プローブカード7上で(あるいはプローブカード7に供
給される前に)分配されて、各プローブ針9に供給され
る。そして、プローブ針9を介してGNDパッド4に供
給される。電源パッド3及びGNDパッド4に供給され
た電圧及び接地電位は、チップ2に作り込まれた半導体
装置にそれぞれ供給される。
のうち、事前のウェハテストによって不良品と判定され
たものや、当初からウェハレベルバーンイン試験を行う
必要のないものについては、電気溶断やレーザ照射によ
ってヒューズ6を予め切断しておく。
ハ及びウェハレベルバーンイン試験方法によると、ヒュ
ーズ6を切断することで、電圧パッド5に供給されたウ
ェハレベルバーンイン試験用の電圧が、ヒューズ6を介
して電源パッド3に供給されることを回避することがで
きる。従って、ウェハテストによって不良品と判定され
たチップ2のヒューズ6を予め切断しておくことによ
り、故障が生じているチップ2に多量の電流が流れ、他
の良品チップ2に印加すべき電圧が低下する等という問
題を回避することができる。これにより、被検ウェハ1
の全てのチップ2に一括して電圧を供給する方式のウェ
ハレベルバーンイン試験において、故障が生じていない
他の良品チップ2に関して正常なウェハレベルバーンイ
ン試験を行うことができる。
3の表面積よりも大きくしたので、電源パッド3にプロ
ーブ針8を直接接触させる場合と比較すると、ウェハレ
ベルバーンイン試験の際に印加する熱ストレス等によっ
て被検ウェハ1が熱膨張した場合であっても、プローブ
針8を電圧パッド5へ確実に接触させることができる。
は、チップの内部回路に接続された配線とプローブ針を
接触させる外部電極との間にヒューズを設けた半導体ウ
ェハが記載されている。また、特開平4−288837
号公報には、チップの電源端子と半導体ウェハ上に形成
された共通電源配線との間にヒューズを設けた半導体ウ
ェハが記載されている。さらに、特開平5−29413
号公報には、チップの電源供給用パッド電極と金属膜配
線との間にヒューズとしての高抵抗ポリシリコン薄膜配
線を設けた半導体ウェハが記載されている。しかし、本
実施の形態1においては電圧パッド5の表面積を電源パ
ッド3の表面積よりも大きくすることにより、プローブ
針8と電圧パッド5との接触を確実に行えるようにした
点で上記公報記載の発明よりも優れた効果を有してい
る。
源パッド3と電圧パッド5との間にヒューズ6を設けた
が、本実施の形態2では、ヒューズ6の代わりにスイッ
チング動作用のトランジスタを設ける。図4は、チップ
2のうち、電源パッド3及び電圧パッド5が形成されて
いる部分を拡大して示す平面図である。電源パッド3と
電圧パッド5との間にはトランジスタ15が設けられて
おり、トランジスタ15のソースは電源パッド3に、ド
レインは電圧パッド5に、ゲートは制御信号線16にそ
れぞれ接続されている。トランジスタ15のゲートに
は、被検ウェハ1の内部に設けられたスイッチング制御
回路あるいは被検ウェハ1の外部から制御信号線16を
介して所定の電圧が印加される。トランジスタ15の動
作しきい値電圧以上の電圧をトランジスタ15のゲート
に印加することにより、電源パッド3と電圧パッド5と
の間が導通し、ウェハレベルバーン試験用の電圧が電圧
パッド5からトランジスタ15を介して電源パッド3へ
と供給される。一方、トランジスタ15の動作しきい値
電圧以上の電圧をトランジスタ15のゲートに印加しな
いことにより、電源パッド3と電圧パッド5との間は導
通せず、ウェハレベルバーン試験用の電圧は電圧パッド
5から電源パッド3へ供給されない。
ハ及びウェハレベルバーンイン試験方法によると、トラ
ンジスタ15の動作しきい値電圧以上の電圧をトランジ
スタ15のゲートに印加するか否かによって、電源パッ
ド3と電圧パッド5との間の導通の可否を制御すること
ができる。従って、事前のウェハテストによって不良品
と判定されたチップ2等について、電源パッド3と電圧
パッド5との間を導通させないことにより、たとえ電圧
パッド5にウェハレベルバーン試験用の電圧が印加され
たとしても、その電圧がトランジスタ15を介して電源
パッド3に供給されることはない。これにより、故障が
生じているチップ2に多量の電流が流れ、他の良品チッ
プ2に印加すべき電圧が低下する等という問題を回避す
ることができる。換言すれば、被検ウェハ1の全てのチ
ップ2に一括して電圧を供給する方式のウェハレベルバ
ーンイン試験において、故障が生じていない他の良品チ
ップ2に関して正常なウェハレベルバーンイン試験を行
うことができる。
ッド5の表面積を電源パッド3の表面積よりも大きくし
たので、電源パッド3にプローブ針8を直接接触させる
場合と比較すると、ウェハレベルバーンイン試験の際に
印加する熱ストレス等によって被検ウェハ1が熱膨張し
たとしても、プローブ針8を電圧パッド5へ確実に接触
させることができる。
は、チップ上のボンディングパッドとウェハのダイシン
グライン上に形成されたコントロール信号ラインとの間
にトランジスタを設けた半導体ウェハが記載されてい
る。また、特開昭61−87349号公報には、チップ
上の接地電極と半導体ウェハのダイシングライン上に形
成された配線との間にスイッチ回路を設けた半導体ウェ
ハが記載されている。しかし、本実施の形態2において
は、ウェハレベルバーンイン試験用の電圧を、被検ウェ
ハ1上に形成した配線からではなく、プローブカード7
の有するプローブ針8から電圧パッド5に供給する点
で、上記公報記載の発明よりも優れた効果を有してい
る。即ち、被検ウェハ1上に電圧供給用の配線を形成す
る必要がないため被検ウェハ1のウェハ面積を有効利用
でき、しかも、電圧パッド5の表面積を電源パッド3の
表面積よりも大きくすることにより、プローブ針8と電
圧パッド5との接触を確実に行うことができる。
電源パッド3及び電圧パッド5が形成されている部分を
拡大して示す平面図である。上記実施の形態2で述べた
制御信号線16に制御回路17を接続する。制御回路1
7は、図5に示すように、不揮発性メモリトランジスタ
18、抵抗23,24、ダイオード25,26を備えて
いる。不揮発性メモリトランジスタ18のソースは接地
19に、ゲートはダイオード25のカソードに、ドレイ
ンはダイオード26のカソードにそれぞれ接続されてい
る。ダイオード25のアノードは抵抗23の一端に、ダ
イオード26のアノードは抵抗24の一端にそれぞれ接
続されている。抵抗23,24のそれぞれの他端は、電
圧パッド5に共通して接続されている。制御信号線16
は、不揮発性メモリトランジスタ18のドレイン、及び
ダイオード26のカソードにそれぞれ接続されている。
また、不揮発性メモリトランジスタ18のソース、ゲー
ト、ドレインは、端子20,21,22にそれぞれ接続
されている。
法によって調整することにより、不揮発性メモリトラン
ジスタ18の動作しきい値電圧を高低2つに設定するこ
とができる。具体的には、事前のウェハテストによって
不良品と判定されたチップ2に対応する不揮発性メモリ
トランジスタ18については、その動作しきい値電圧を
低く設定する。一方、事前のウェハテストによって良品
と判定されたチップ2に対応する不揮発性メモリトラン
ジスタ18については、その動作しきい値電圧を高く設
定する。なお、端子20〜22に印加する電圧は、被検
ウェハ1の内部に設けられた回路あるいは被検ウェハ1
の外部から供給する。
験用の電圧が印加された場合、その電圧は、抵抗24及
びダイオード26を介してノードNDに印加されるとと
もに、抵抗23及びダイオード25を介して不揮発性メ
モリトランジスタ18のゲートに印加される。
8の動作しきい値電圧が低く設定されている場合は、そ
のゲートに印加された電圧によって不揮発性メモリトラ
ンジスタ18がオンする。このため、ノードNDと接地
19との間が導通し、ノードNDの電圧は不揮発性メモ
リトランジスタ18のソース・ドレイン間に印加され
る。従って、トランジスタ15のゲートにはノードND
の電圧が印加されないため、電源パッド3と電圧パッド
5との間は導通せず、その結果、ウェハレベルバーンイ
ン試験用の電圧は電源パッド3へ供給されない。
動作しきい値電圧が高く設定されている場合は、そのゲ
ートに印加されたウェハレベルバーンイン試験用の電圧
によって不揮発性メモリトランジスタ18はオンせず、
ノードNDと接地19との間は導通しない。このため、
ノードNDの電圧は制御信号線16を介してトランジス
タ15のゲートに印加される。従って、電源パッド3と
電圧パッド5との間が導通し、その結果、ウェハレベル
バーンイン試験用の電圧は電圧パッド5からトランジス
タ15を介して電源パッド3へと供給される。
ハ及びウェハレベルバーンイン試験方法によれば、トラ
ンジスタ15によって電源パッド3と電圧パッド5との
間の導通の可否を制御するとともに、トランジスタ15
のゲートに接続された制御信号線16に、トランジスタ
15の駆動を制御するための制御回路17を接続した。
そして、制御回路17を不揮発性メモリトランジスタ1
8によって構成し、不揮発性メモリトランジスタ18の
動作しきい値電圧の高低によって、トランジスタ15の
駆動を制御する構成とした。従って、事前のウェハテス
トによって不良品と判定されたチップ2について、これ
に対応する不揮発性メモリトランジスタ18の動作しき
い値電圧を低く設定することにより、たとえ電圧パッド
5にウェハレベルバーンイン用の電圧が印加されたとし
ても、電源パッド3と電圧パッド5との間は導通しない
ので、この電圧が電源パッド3に供給されることはな
い。これにより、故障が生じているチップ2等に多量の
電流が流れ、他の良品チップ2に印加すべき電圧が低下
する等という問題を回避することができる。換言すれ
ば、被検ウェハ1の全てのチップ2に一括して電圧を供
給する方式のウェハレベルバーンイン試験において、故
障が生じていない他の良品チップ2に関して正常なウェ
ハレベルバーンイン試験を実行することができる。
ランジスタ18によって構成したので、事前のウェハテ
ストの結果に応じて不揮発性メモリトランジスタ18の
動作しきい値電圧を設定した後に電源を切ったとして
も、不揮発性メモリトランジスタ18に記憶されたその
情報は保持される。
分的に拡大して示す平面図である。隣り合うチップ2同
士の間には、被検ウェハ1を各チップ2ごとに切り分け
るためのダイシングライン27が設けられている。本実
施の形態4においては、上記実施の形態1で述べたヒュ
ーズ6及び電圧パッド5を、チップ2上ではなくダイシ
ングライン27上に配置する。ヒューズ6及び電圧パッ
ド5は、いずれもウェハレベルバーンイン試験において
のみ使用するものであるため、必ずしもチップ2上に配
置する必要はなく、本実施の形態4のようにダイシング
ライン27上に配置しても問題はない。
実施の形態1を前提として述べたが、実施の形態2で述
べたトランジスタ15、あるいは実施の形態3で述べた
トランジスタ15及び制御回路17をダイシングライン
27上に配置することもできる。
ハによれば、ウェハレベルバーンイン試験においてのみ
使用するヒューズ6、トランジスタ15、制御回路1
7、及び電圧パッド5をダイシングライン27上に配置
した。このため、被検ウェハ1上にこれらの素子を配置
する必要がなく、被検ウェハ1のウェハ面積を有効利用
して被検ウェハ1の製品利用率を高めることができる。
た露光工程(例えば1チップ/1露光や4チップ/1露
光等)によってチップ2に作り込まれるが、このとき、
ヒューズ6や電圧パッド5等を、ダイシングライン27
上のうち上記露光工程における1露光によって露光でき
る領域(即ち、1露光と1露光との間のすき間となる領
域でない領域)に配置するのが望ましい。これにより、
ヒューズ6や電圧パッド5等を上記露光工程によって半
導体装置と同時に形成することが可能となる。従って、
ヒューズ6や電圧パッド5等を形成するための特別の露
光工程を必要とせず、マスク枚数の増加等に伴うコスト
の増大を回避することができる。
半導体ウェハのダイシングライン上に、試験信号印加用
の電極パッド、試験信号伝達用のトランジスタ、及びト
ランジスタ駆動信号印加用の電極パッドを形成した半導
体ウェハが記載されている。また、特開平6−5677
号公報には、半導体チップ上の電源パッドと半導体チッ
プ外のエリアに形成された電源供給用配線との間にヒュ
ーズを設け、このヒューズを半導体チップ外のエリアに
形成した半導体ウェハが記載されている。しかし、上記
公報記載の発明では試験信号伝達用の配線をウェハ上に
はりめぐらせており、この配線は半導体装置の製造工程
とは別の特別の工程によって形成する必要があるため、
製造工程の増加、製造コストの増大等の不利益を伴う。
これに対し、本実施の形態4では、トランジスタ15や
電圧パッド5等を形成するための特別の工程が不要であ
るため、製造コスト等が増大することはなく、この点で
上記公報記載の発明よりも優れた効果を有している。
れば、接続手段による第1のパッドと第2のパッドとの
間の導通を解くことで、外部電源からプローブ針を介し
て第2のパッドに印加された検査用のストレスがそのチ
ップに供給されることを回避することができる。従っ
て、チップに関する事前の検査によって不良品と判定さ
れたチップについて、第1のパッドと第2のパッドとの
間の導通を予め解くことにより、そのチップに多量の電
流が流れ、他の良品チップに印加すべきストレスが低下
する等という問題を回避することができる。これによ
り、第1のパッドと第2のパッドとの間の導通が解かれ
ない他の良品チップに関して正常な検査を行うことがで
きる。
ドの表面積よりも大きいため、第1のパッドにプローブ
針を直接接触させる場合と比較すると、第2のパッドへ
のプローブ針の接触を確実に行うことができる。
によれば、電気溶断あるいはレーザ照射によってヒュー
ズを切断することにより、第1のパッドと第2のパッド
との間の導通を解くことができる。
によれば、トランジスタの制御電極に印加する電圧によ
って、第1のパッドと第2のパッドとの間の導通の可否
を制御することができる。
によれば、第1のパッドと第2のパッドとの間の導通の
可否が不揮発性半導体記憶装置の記憶内容によって制御
されるため、不揮発性半導体記憶装置に記憶内容を記憶
した後に電源を切ったとしても、その記憶内容は不揮発
性半導体記憶装置に記憶されている。
によれば、接続手段及び第2のパッドを半導体ウェハ上
に形成する必要がないため、半導体ウェハのウェハ面積
の有効利用を図ることができる。
によれば、接続手段による第1のパッドと第2のパッド
との間の導通を解くことで、第2のパッドに印加された
検査用のストレスがそのチップに供給されることを回避
することができる。従って、不良チップの第1のパッド
と第2のパッドとの間の導通を予め解くことにより、不
良チップに多量の電流が流れ、他のチップに印加すべき
ストレスが低下する等という問題を回避することができ
る。これにより、第1のパッドと第2のパッドとの間の
導通が解かれない他の良品チップに関して正常な検査を
行うことができる。
ドの表面積よりも大きいため、第1のパッドにプローブ
針を直接接触させる場合と比較すると、第2のパッドへ
のプローブ針の接触を確実に行うことができる。
によれば、電気溶断あるいはレーザ照射によってヒュー
ズを切断することにより、第1のパッドと第2のパッド
との間の導通を解くことができる。
によれば、トランジスタの制御電極にトランジスタの動
作しきい値電圧以上の電圧を印加しないことによって、
第1のパッドと第2のパッドとの間の導通を解くことが
できる。
によれば、第1のパッドと第2のパッドとの間の導通の
可否を制御する記憶内容が不揮発性半導体記憶装置に記
憶されるため、不揮発性半導体記憶装置に記憶内容を記
憶した後に電源を切ったとしても、その記憶内容は不揮
発性半導体記憶装置に記憶されている。
構造を概略的に示す平面図である。
図である。
の状態を示す斜視図である。
ド5が形成されている部分を拡大して示す平面図であ
る。
ド5が形成されている部分を拡大して示す平面図であ
る。
である。
す平面図である。
斜視図である。
の状態を示す斜視図である。
NDパッド、5 電圧パッド、6 ヒューズ、7 プロ
ーブカード、8,9 プローブ針、10 外部電源、1
5 トランジスタ、16 制御信号線、17 制御回
路、18 不揮発性メモリトランジスタ、27 ダイシ
ングライン。
Claims (9)
- 【請求項1】 検査対象である半導体装置がそれぞれ作
り込まれた複数のチップが形成された半導体ウェハであ
って、 前記チップ上に形成され、前記半導体装置に接続された
第1のパッドと、 プローブカードの有するプローブ針を接触させることに
より外部電源と接続される第2のパッドと、 前記第1のパッドと前記第2のパッドとの間を導通する
接続手段とを備え、 前記第2のパッドの表面積は前記第1のパッドの表面積
よりも大きいことを特徴とする半導体ウェハ。 - 【請求項2】 前記接続手段は、前記第1のパッドに接
続された一端と、前記第2のパッドに接続された他端と
を有するヒューズである、請求項1に記載の半導体ウェ
ハ。 - 【請求項3】 前記接続手段は、前記第1のパッドに接
続された一方電極と、前記第2のパッドに接続された他
方電極と、制御信号線に接続された制御電極とを有する
トランジスタである、請求項1に記載の半導体ウェハ。 - 【請求項4】 前記トランジスタによる前記第1のパッ
ドと前記第2のパッドとの間の導通の可否は、前記制御
信号線に接続された不揮発性半導体記憶装置の記憶内容
によって制御される、請求項3に記載の半導体ウェハ。 - 【請求項5】 前記接続手段及び前記第2のパッドは、
隣り合う前記チップ同士の間に設けられたダイシングラ
イン上にそれぞれ形成される、請求項1〜4のいずれか
一つに記載の半導体ウェハ。 - 【請求項6】 請求項1〜4のいずれか一つに記載の半
導体ウェハに形成された前記チップに作り込まれた前記
半導体装置の検査方法であって、 前記複数のチップのうち、前記チップに関する事前の検
査によって不良と判定された不良チップについて、前記
接続手段による前記第1のパッドと前記第2のパッドと
の間の導通を解く工程と、 前記プローブカートの有する前記プローブ針を前記第2
のパッドに接触させることにより、前記外部電源から前
記第2のパッドに検査用のストレスを印加する工程とを
備える、半導体装置の検査方法。 - 【請求項7】 前記半導体ウェハは請求項2に記載の半
導体ウェハであって、 前記不良チップの前記第1のパッドと前記第2のパッド
との間の導通は、前記ヒューズを切断することにより解
かれる、請求項6に記載の半導体装置の検査方法。 - 【請求項8】 前記半導体ウェハは請求項3に記載の半
導体ウェハであって、 前記不良チップの前記第1のパッドと前記第2のパッド
との間の導通は、前記トランジスタの前記制御電極に前
記トランジスタの動作しきい値電圧以上の電圧を印加し
ないことにより解かれる、請求項6に記載の半導体装置
の検査方法。 - 【請求項9】 前記半導体ウェハは請求項4に記載の半
導体ウェハであって、 前記事前の検査の検査結果に基づいて、前記不揮発性半
導体装置に前記記憶内容を記憶する工程をさらに備え
る、請求項8に記載の半導体装置の検査方法。
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---|---|---|---|
JP10182298A JP2000021938A (ja) | 1998-06-29 | 1998-06-29 | 半導体ウェハ、及び半導体装置の検査方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP10182298A JP2000021938A (ja) | 1998-06-29 | 1998-06-29 | 半導体ウェハ、及び半導体装置の検査方法 |
Publications (1)
Publication Number | Publication Date |
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JP2000021938A true JP2000021938A (ja) | 2000-01-21 |
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ID=16115851
Family Applications (1)
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---|---|---|---|
JP10182298A Pending JP2000021938A (ja) | 1998-06-29 | 1998-06-29 | 半導体ウェハ、及び半導体装置の検査方法 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001056360A (ja) * | 1999-07-02 | 2001-02-27 | Samsung Electronics Co Ltd | 半導体装置のテスト電源供給回路 |
KR100841499B1 (ko) | 2005-09-29 | 2008-06-25 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
CN104852696A (zh) * | 2014-02-17 | 2015-08-19 | 三菱电机株式会社 | 高频功率放大器及其制造方法 |
CN114758962A (zh) * | 2022-04-06 | 2022-07-15 | 北京燕东微电子科技有限公司 | 芯片的制造方法 |
-
1998
- 1998-06-29 JP JP10182298A patent/JP2000021938A/ja active Pending
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