JP4789308B2 - 半導体装置のテスト電源供給回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関するものであり、より具体的には半導体装置のテスト電源供給回路に関するものである。
【0002】
【従来の技術】
近年、半導体チップが高集積化されるにしたがい、制作された半導体チップの特性を評価するための時間が増加しつつある。このような、テスト時間の増加は半導体チップの原価上昇に大きな影響を及ぼし、これを解消するためにテストアルゴリズムの簡便化及びテスト環境の改善等が要求されている。
【0003】
このような、テスト時間の増加を防止するために、最近ではウェーハ内に形成された多数のチップ、即ち、半導体チップを同時にテストするマルチテスト方法が主に利用される。マルチテスト方法はテストシステムに装着されている各種ピン(例えば、電源ピン、入/出力ピン、アドレスピン、制御ピン等)を各テスト対象回路が共有するようにすることで、テスト時間を減らす方法である。
【0004】
図1を参照すると、一般的なウェーハにはシリコン基板(1)上に形成された複数個の半導体チップ(3)が具備される。各半導体チップ(3)はスクライブライン(5)を通じて各々の領域が区分され、テスト段階を経た後に、カッティングされパッケージングされる。テスト段階では各半導体チップ(3)のDC特性及びAC特性がテストされる。
【0005】
DC特性テスト動作ではオームの法則に立脚して各半導体チップ(3)内の回路のオープンやショート等の電気的な特性即ち、電源電圧(Vcc)ラインと接地電圧(Vss)ラインのショート可否等がテストされる。そして、AC特性テスト動作では各半導体チップ(3)に電源電圧マージン、タイミング及び温度条件が追加され、各半導体チップ(3)の回路動作及びデータの保管状態等がテストされる。
【0006】
半導体チップ(3)をテストするテストシステムはテストしようとするウェーハをローディングした後、アラインしてプローブカードを通じて各半導体チップ(3)のDC及びAC特性をテストする。プローブカードは相当に細い針をプリント基板(PCB)上に固定させて置くことで、テストシステムで発生した信号がプローブカードの針を通じて各半導体チップ(3)内の回路に伝達される。かつ、半導体チップ(3)内の回路で発生する信号はプローブカードを通じてテストシステムに伝達される。
【0007】
図2を参照すると、テストシステムはテスト動作の間に、プローブカードの各針及び各半導体チップ(3)の各パッド(図示されていない)を通じて電源電圧(Vcc)、接地電圧(Vss)及び入力信号(I0、I1、....,I14、I15;図示されていない)を半導体チップ(3)の回路に供給しそしてパッド及びプローブカードの針を通じて電圧(Vcc/Vss)及び出力信号(O0、O1、....,O14、O15;図示されていない)を受け入れる。
【0008】
一般的に半導体チップのテスト動作の間には、所要されるテスト時間を減らすために図2のように、ウェーハ内の多数(例えば、4個)の半導体チップを同時にテストする。ところが、図2の半導体チップ即ち、テスト対象回路(10,20,30,40)をよく見ると、テスト対象回路(10,20,30,40)は電源パッド(Vcc/Vss)及び入/出力パッド(IO0、IO1、...,IO14、IO15)が相互共有される形態に連結されてテストされる。
【0009】
しかし、図2のようにテスト対象回路(10,20,30,40)の電源パッドが共有されている構造ではテスト動作のうちにDC特性テスト動作後のAC特性テスト動作で大きな問題点が発生する。DC特性テスト動作は半導体チップ(3)のDC特性をテストする動作であるので、この動作でフェールされた半導体装置では多い量の漏洩電流が発生する。
【0010】
例えば、図2のテスト対象回路(10,20,30,40)のうちのテスト対象回路(20)が不良である、即ち、電源電圧ラインと接地電圧ラインとがショートされたと仮定すると、AC特性テスト動作の間に、他のテスト対象回路(10,30,40)に供給される電源電圧(Vcc)のレベルが低くなって、他のテスト対象回路(10,30,40)のAC特性のテストが実質的に困難になる。これは、半導体製造装置のテスト時間を増加させそして製造工程上の収率が大きく減少してしまう原因に発展する。
【0011】
【発明が解決しようとする課題】
従って、本発明の目的はマルチチップテスト時、不良チップによるテスト時間の増加及び収率の減少を防止する半導体装置のテスト電源供給回路を提供することである。
【0012】
【課題を解決するための手段】
上述したような目的を達成するため、本発明による半導体装置は、第1及び第2電源ライン、並びに電源供給手段を具備する。第1電源ラインは第1テストモードの間に第1電源を伝達する。第2電源ラインは第1テストモードの間に第2電源を伝達する。電源供給手段は第2テストモードの間に第1テストモードのテスト結果によって外部からの第3電源を第1電源ラインに選択的に供給する。電源供給手段は第1及び第2ヒューズ、並びにスイッチ回路を具備する。第1ヒューズは第3電源を受け入れる一端を有する。第2ヒューズは第4電源を受け入れる一端を有する。スイッチ回路は第1及び第2ヒューズの他端と、第1電源ラインとの間に連結され、第1及び第2ヒューズのカッティング有無によって第1パッドからの第3電源を第1電源ラインに選択的に伝達する。スイッチ回路は第1電源ラインと第1パッドとの間に形成される電流通路、並びに第1及び第2ヒューズの他端に共通に連結されるゲートを有するPMOSトランジスターを具備する。そして、電源供給手段は第2テストモードの間に第3電源を受け入れる第1パッド、及び第2電源と同一な電圧レベルを有する第4電源を受け入れる第2パッドを具備する。さらに、半導体装置は第1テストモードの間に、オープン、ショート等の直流特性がテストされ、第2テストモードの間に、信号の入/出力等の交流特性がテストされる。ここで、第1電源ラインは電源電圧ラインであり、第2電源ラインは接地電圧ラインである。勿論、第1及び第2ヒューズのうちの一つは、第1テストモードのテスト結果によって選択的にカッティングされる。
【0013】
上述した目的を達成するため、本発明によるウェーハの上に形成された複数個の半導体装置をテストする方法は、半導体装置のうちの一群の各半導体装置のDC特性をテストする段階と、DC特性テスト結果によって一群の半導体装置のうちの不良が発生した少なくとも一つの半導体装置への電源供給を遮断する段階と、一群の半導体装置のうちの正常な半導体装置のAC特性を同時にテストする段階とを具備する。ここで、各半導体装置は第1及び第2電源ライン、並びに電源供給手段を具備する。第1電源ラインはDC特性テスト段階の間に第1電源を伝達する。第2電源ラインはDC特性テスト段階の間に第2電源を伝達する。電源供給手段はAC特性テスト段階の間にDC特性結果によって外部からの第3電源を第1電源ラインに選択的に供給する。電源供給手段は第1及び第2パッド、第1及び第2ヒューズ、並びにスイッチ回路を具備する。第1パッドはAC特性テスト段階の間に、第1電源と同一な電圧レベルを有する第3電源を受け入れる。第2パッドはAC特性テスト段階の間に、第2電源と同一な電圧レベルを有する第4電源を受け入れる。第1ヒューズは第1パッドに連結される一段を有する。第2ヒューズは第2パッドに連結される一段を有する。スイッチ回路は第1パッドと第1電源ラインの間に連結され、第1及び第2ヒューズのカッティング有無によって第1パッドからの第3電源を第1電源ラインに選択的に伝達する。電源を遮断する段階ではDC特性テスト結果によって、電源伝達手段の第1及び第2ヒューズのうちの一つを選択的にカッティングし、第1及び第2ヒューズのうちの一つはレーザーによってカッティングされる。
【0014】
このような装置によって、DC不良が発生したチップへの電源が遮断され、不良が発生していない正常なチップの正確なAC特性テスト動作が実施されることで、テスト時間が減少し、半導体製造工程の収率が向上される。
【0015】
【発明の実施の形態】
以下、図3及び図4を参照して本発明の実施の形態を説明する。
【0016】
図4を参照すると、本発明による半導体装置は第1〜第4パッド(110、120,130,140)、並びにテスト電源伝達手段(150)を具備する。第1パッド(110)はDC特性テスト動作の間に、テストシステムからプローブカードを通じて伝達される第1電源(Vcc)を第1電源ライン(111)に伝達する。第2パッド(120)はDC特性テスト動作の間に、プローブカードを通じて伝達される第2電源(Vss)を第2電源ライン(121)に伝達する。第3パッド(130)はDC特性テスト動作の後のAC特性テスト動作の間に、プローブカードを通じて伝達される第3電源(TVcc)を受け入れる。第4パッド(140)はAC特性テスト動作の間に、プローブカードを通じて伝達される第4電源(TVss)を受け入れる。テスト電源伝達手段(150)は複数個のヒューズ(152,153)を有し、AC特性テスト動作の間に、ヒューズ(152,153)のカッティング有無によって第3電源(TVcc)を第1電源ライン(111)に選択的に供給する。このように、AC特性テスト動作の間に、テスト電源伝達手段を利用して、DC不良が発生したチップの電源供給を遮断して、不良が発生していない正常チップの正確なAC特性テスト動作が実施されるようにすることで、テスト時間が減少されそして半導体製造工程の収率が向上される。
【0017】
図3及び図4を参照すると、本発明による半導体チップ(100,200,300,400)はウェーハ(図示されていない)上に形成されている。半導体チップ(100,200,300,400)は複数個のパッド(例えば、Vcc、TVcc、Vss、TVss、IO0、IO1、....,IO14、IO15)を有し、テストシステム(図示されていない)によってウェーハ段階で複数個(例えば、4個)が同時にテストされる。
【0018】
図4を参照すると、本発明による半導体チップ(200,300,400)は図4の半導体チップ(100)と同一な構造を有する。半導体チップ(100)は第1〜第4パッド(110,120,130,140)そしてテスト電源伝達手段(150)を具備する。第1パッド(110)はDC特性テスト動作の間に、テストシステムのプローブカードを通じて伝達される電源電圧(Vcc)を第1電源ライン(111)に伝達する。
【0019】
第2パッド(120)はDC特性テスト動作の間に、プローブカードを通じて伝達される接地電圧(Vss)を第2電源ライン(121)に伝達する。第3パッドはDC特性テスト動作後のAC特性テスト動作の間に、プローブカードを通じて伝達される電源電圧(TVcc)を受け入れる。第4パッド(140)はAC特性テスト動作の間に、プローブカードを通じて伝達されるテスト接地電圧(TVss)を受け入れる。
【0020】
テスト電源供給回路(150)はPMOSトランジスター(151)及びヒューズ(152,153)を具備する。PMOSトランジスター(151)は第3パッド(130)と第1電源ライン(111)との間に形成される電流通路及びヒューズ(152,153)の一端に共通に連結されるゲートを有する。ヒューズ(152)の一端はPMOSトランジスター(151)のゲートに連結されそして他端は第3パッド(130)に連結される。ヒューズ(153)の一端はPMOSトランジスター(151)のゲートに連結されそして他端は第4パッド(140)に連結される。そして、テスト電源供給回路(150)はAC特性テスト動作の間に、ヒューズ(152,153)のカッティング有無によってテスト電源電圧(TVcc)を第1電源ライン(111)に選択的に伝達する。この時、テスト電源電圧(TVcc)のレベルは電源電圧(Vcc)レベルと同一である。
【0021】
テストシステムによるテスト動作は大きくDC特性テスト動作及びAC特性テスト動作に区分される。DC及びAC特性テスト動作はDRAM、SRAM、NVM、ASIC等の全ての半導体チップで適用される。DC特性テスト動作では半導体チップ(100,200,300,400)のオープンやショート等の電気的特性がテストされそしてAC特性テスト動作では各半導体チップ(100,200,300,400)の回路動作及びデータの記憶状態等がテストされる。
【0022】
DC特性テスト動作の間には半導体チップ(100,200,300,400)のDC特性が各々独立的にテストされる。この時には、図4の点線に表示された電源電圧(Vcc)及び接地電圧(Vss)ソースから各半導体チップ(100,200,300,400)に電源電圧(Vcc)及び接地電圧(Vss)等の電源が印加される。例えば、半導体チップ(200)のDC特性が不良である場合には、半導体チップ(200)の電源ライン(211)には第1パッド(110)を通じて電源電圧(Vcc)が印加され、接地電源ライン(221)には第2パッド(120)を通じて接地電圧(Vss)が印加される。この時、半導体チップ(200)の電源電圧ライン(211)と接地電源ライン(221)のショート等の所定の不良によって電源電圧(Vcc)からの電流は接地電圧ライン(221)を通じて接地電圧(Vss)に漏洩される。勿論、半導体チップ(100)が正常的な動作をするチップである場合、電源電圧ライン(211)と接地電圧ライン(221)の間にショート等の不良がないので漏洩電流がなくなる。
【0023】
この時、半導体チップ(100、200)のテスト電源供給回路(150,250)内のPMOSトランジスター(151、251)のドレーン、ゲート、ソース及びバルクのポテンシャルは各々電源電圧(Vcc)、フローティング(floating)、Vcc−Vbi(ここで、Vbiは固定電位)になって、PMOSトランジスター(151、251)の電流通路は遮断される。以後、半導体チップ(200)が不良と判定され、他方の半導体チップ(100)が正常と判定されると、半導体チップ(200)のテスト電源供給回路(250)のヒューズ(253)がレーザーによってカッティングされ、他方の半導体チップ(100)のヒューズ(152)がレーザーによってカッティングされる。このように、半導体チップが不良である場合にはテスト接地電圧(TVss)と連結されるヒューズがカッティングされ、正常な場合にはテスト電源電圧(TVcc)と連結されたヒューズがカッティングされる。
【0024】
ヒューズがカッティングされた後、AC特性テスト動作が始まると、第1パッド(110)に伝達される電源電圧(Vcc)が遮断され、図4の点線に表示された電源電圧(Vcc)及び接地電圧(Vss)ソースから各半導体チップ(100,200)の第3パッド(130,230)にはテスト電源電圧(TVcc)が、第4パッド(140,240)にはテスト接地電圧(TVss)が印加される。この理由は、AC及びDC特性テスト動作の間に第4パッド(140,240)に接地電圧(Vss)が全て印加された場合、第1電源ライン(111)に印加される電源電圧(Vcc)がPMOSトランジスター(151)とヒューズ(152,153)とを通じて接地電圧(Vss)に放電されるからである。
【0025】
この時、DC特性が不良である半導体チップ(200)のテスト電源供給回路(250)のPMOSトランジスター(251)のゲートにはテスト電源電圧(TVcc)が印加され、テスト電源電圧(TVcc)が半導体チップ(200)の第1電源ライン(211)に伝達されない。従って、DC特性が不良である半導体チップ(200)はAC特性テスト動作時に動作しない。そして、DC特性が正常である他の半導体チップ(100,300、400)のテスト電源供給回路(150、350,450)のPMOSトランジスター(151、351,451)のゲートにはテスト接地電圧(TVss)が印加され、テスト電源電圧(TVcc)がPMOSトランジスター(151、351,451)を通じて半導体チップ(100,300、400)の第1電源ライン(111、311,411)に伝達される。
【0026】
そして、半導体チップ(100,200,300、400)の入/出力パッド(IO0、IO1、....,IO14、IO15)を通じてアドレスや入力データが印加され不良が発生していない正常な半導体チップ(100,300、400)のAC特性がテストされる。勿論、半導体チップ(100,200,300、400)の第3及び第4パッド(130,230,330,430,140,240,340,440)のテスト動作でだけ使用される。
【0027】
このように、本発明による半導体装置はテスト動作の間に、半導体チップの正常/不良によってテスト電源電圧を選択的に伝達するテスト電源供給回路を具備する。このように、テスト電源供給回路を利用して、AC特性テスト動作の間に、DC不良が発生したチップへの電源供給を遮断して、不良が発生していない正常なチップの正確なAC特性テスト動作を実施するようにすることでテスト時間が減少し、そして半導体製造工程の収率が向上する。
【0028】
以上、本発明による半導体装置を上記説明及び図面によって示したが、これらは一例に過ぎず、本発明の技術的思想を逸脱しない限り、その変更が可能であることは明らかである。
【0029】
【発明の効果】
このように、本発明によると、DC特性テスト動作において不良が発生したチップへの電源供給が、AC特性テスト動作の間遮断され、不良が発生していない正常なチップの正確なAC特性テスト動作が実施されることで、テスト時間が減少し、半導体製造工程の収率が向上する。
【図面の簡単な説明】
【図1】一般的なウェーハの構造を示した図。
【図2】図1のウェーハ内に形成された半導体装置を示した図。
【図3】本発明による半導体装置の構成図。
【図4】図3の半導体装置内のテスト電源供給回路を示した図。
【符号の説明】
110,210 第1パッド
120,220 第2パッド
130,230 第3パッド
140,240 第4パッド
150,250 テスト電源供給回路
Claims (10)
- DC特性テストモードの間に第1パッドを通じて電源電圧を伝達する電源電圧ラインと、
前記DC特性テストモードの間に第2パッドを通じて接地電圧を伝達する接地電圧ラインと、
AC特性テストモードの間に第3パッドを通じて外部からテスト電源電圧を受け入れる一端を有する第1ヒューズと、第4パッドを通じて外部からテスト接地電圧を受け入れる一端を有する第2ヒューズと、を備える電源供給手段と、を具備し、
前記DC特性テストモードのテスト結果が不良である場合には、前記第2ヒューズがカッティングされて前記テスト電源電圧が前記電源電圧ラインに供給されず、良である場合には前記第1ヒューズがカッティングされて前記テスト電源電圧が前記電源電圧ラインに供給されることを特徴とする半導体装置。 - 前記電源供給手段は、
前記第1及び第2ヒューズの他端と前記電源電圧ラインとの間に連結され、前記第1及び第2ヒューズのカッティング有無によって前記第3パッドから前記テスト電源電圧を前記電源電圧ラインに選択的に伝達するスイッチ回路を具備することを特徴とする請求項1に記載の半導体装置。 - 前記半導体装置は、
前記DC特性テストモードの間に、オープン及びショートの直流特性がテストされることを特徴とする請求項1に記載の半導体装置。 - 前記半導体装置は、
前記AC特性テストモードの間に、信号の入/出力の交流特性がテストされることを特徴とする請求項1に記載の半導体装置。 - 前記電源電圧ライン及び前記第3パッドの間に形成される電流通路、並びに前記第1及び第2ヒューズの他端に共通に連結されるゲートを有するPMOSトランジスターを具備することを特徴とする請求項2に記載の半導体装置。
- 前記テスト接地電圧は、前記AC特性テストモードの間に、前記接地電圧と同一な電圧レベルを有することを特徴とする請求項1に記載の半導体装置。
- ウェーハの上に形成された複数個の半導体装置をテストする方法において、
前記半導体装置を形成する一群の各半導体装置のDC特性をテストする段階と、
前記DC特性のテスト結果によって前記一群の半導体装置のうちの不良が発生した半導体装置への電源供給を遮断する段階と、
前記一群の半導体装置のうちの正常な半導体装置のAC特性を同時にテストする段階と、を具備し、
前記半導体装置の各々は、
前記DC特性をテストする段階の間に第1パッドを通じて電源電圧を伝達する電源電圧ラインと、
前記DC特性をテストする段階の間に第2パッドを通じて接地電圧を伝達する接地電圧ラインと、
前記AC特性を同時にテストする段階の間に第3パッドを通じて外部からテスト電源電圧を受け入れる一端を有する第1ヒューズと、第4パッドを通じて外部からテスト接地電圧を受け入れる一端を有する第2ヒューズと、を備える電源供給手段を具備し、
前記不良が発生した半導体装置への電源供給を遮断する段階は、前記第2ヒューズがカッティングされることにより行われ、
前記正常な半導体装置のAC特性を同時にテストする段階は、前記第1ヒューズがカッティングされてから行われることを特徴とするテスト方法。 - 前記テスト電源電圧は、前記AC特性を同時にテストする段階の間に、前記電源電圧と同一な電圧レベルを有し、
前記テスト接地電圧は、前記AC特性を同時にテストする段階の間に、前記接地電圧と同一な電圧レベルを有することを特徴とする請求項7に記載のテスト方法。 - 前記電源供給手段は、前記第1パッドと前記電源電圧ラインとの間に連結され、前記第1及び第2ヒューズのカッティング有無によって前記第3パッドからの前記テスト電源電圧を前記電源電圧ラインに選択的に伝達するスイッチ回路を具備することを特徴とする請求項7に記載のテスト方法。
- 前記第1及び第2ヒューズは、レーザーによってカッティングされることを特徴とする請求項7に記載のテスト方法。
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