KR100641910B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 34
- 239000002184 metal Substances 0.000 title claims abstract description 34
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000010941 cobalt Substances 0.000 claims abstract description 25
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 25
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 17
- 239000010936 titanium Substances 0.000 claims description 17
- 229910052719 titanium Inorganic materials 0.000 claims description 17
- 229910052782 aluminium Inorganic materials 0.000 claims description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 15
- 229910000838 Al alloy Inorganic materials 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000001465 metallisation Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 230000006378 damage Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 콘택홀내에 Al 로 콘택플러그를 형성하여 배선의 저항을 대폭 감소시킬 수 있도록 매우 안정한 에피 코발트 실리사이드층을 콘택홀 하부에만 형성하여 반도체 소자의 제조 공정 수율을 향상시킬 수 있는 기술이다.
Description
도 1 은 종래의 기술에 따른 금속배선 형성 상태를 도시한 단면도
도 2a 내지 도 2d 는 본 발명이 방법에 따른 반도체 소자의 금속배선 형성공정 단계를 도시한 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 절연막
3 : 확산방지 금속층 4 : 텅스텐층
5 : 반사 방지막 6 : 에피 코발트 실리사이드층
7 : 선택적 알루미늄층 8 : 제1 알루미늄 합금층
9 : 제2 알루미늄 합금층
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 에피 코발트 실리사이드층을 콘택의 하부에 형성한 후, 선택적 알루미늄으로 제1 금속층을 형성함에 의해 배리어 금속(Barrier metal) 없이 배선을 용이하게 형성하여 반도체 소자의 동작 특성 및 제조공정 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
종래의 금속배선 형성 기술에 따르면, 0.10㎛ 급 소자의 콘택 크기는 보통 0.2㎛ 이하이고, 깊이는 2.5㎛ 정도가 된다. 이때 콘택 상부의 크기는 0.2㎛ 정도로 형성 가능하지만, 콘택 하부의 경우에는 0.15㎛ 이하의 크기를 가지게 되는 등 소자의 제1 금속층 배선은 점차 어려워 지고 있다.
현재 제1 금속층으로 널리 사용하고 있는 텅스텐 증착의 경우도 상기의 콘택에서는 매립이 어렵고 저항이 높아 소자의 동작특성에 악 영향을 주고 있는 문제점이 있다.
상기한 문제점은 콘택의 크기가 감소하지만 필요로 하는 베리어 금속의 두께는 감소하지 않아 전체 배선중 저항이 높은 배리어 금속이 차지하는 비중이 높기 때문에 전체 저항이 증가하게 되는 것이다.
도 1 은 종래의 기술에 따른 금속배선 형성 상태를 도시한 단면도로서, 종래의 금속배선 형성공정을 고집적 소자의 콘택에 적용한 경우이다.
상기 도면에 도시된 바와 같이, 콘택의 내부에 대부분이 저항이 높은 베리어 금속(3)이 차지하기 때문에 소자의 동작특성에 악 영향을 미치게 된다.
따라서 본 발명은 상기한 종래의 문제점을 감안하여 종래의 다중 금속배선 대신 Al/TiN 만으로 금속배선을 형성하는 기술로 콘택홀내에서는 Al 만이 있어 배선저항을 대폭 줄일 수 있으며, 특히 실리콘 기판과 접촉하는 제1 금속층을 매우 안정한 에피 코발트 실리사이드층을 콘택 하부에만 형성하여 베리어 금속 없이도 순수 알루미늄만 증착 가능토록 함으로써 반도체 소자의 제조 공정 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 금속배선 형성 방법은,
반도체 소자의 금속배선 형성방법에 있어서,
콘택홀이 형성된 절연막을 반도체기판 상에 형성하는 단계;
상기 콘택홀 하부의 자연산화막을 제거하는 단계;
상기 구조물 상부에 타이타늄층과 코발트층을 진공파괴 없이 순차적으로 형성하는 단계;
급속 열처리공정을 실시하여 상기 금속층을 실리사이드화 한 후, 반응하지 않은 코발트와 상부로 확산된 타이타늄층을 습식식각으로 제거하여 에피 코발트 실리사이드층을 형성하되, 상기 반응하지 않은 코발트와 상부로 확산된 타이타늄층의 제거공정은 1단계 열처리나 2단계 열처리 후 한번만 실시하거나, 1단계 및 2단계 열처리 후 각각 실시하는 단계;
상기 선택적 알루미늄 증착법을 이용하여 상기 콘택홀을 매립하는 제1 알루미늄으로 금속배선 콘택플러그를 형성하는 단계; 및
상기 실리콘과 구리를 함유하는 제2 알루미늄 합금층, 타이타늄/타이타늄 나이트라이드의 복합층 및 반사방지막의 적층구조로 상기 콘택플러그에 접속되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
반도체 소자의 금속배선 형성방법에 있어서,
콘택홀이 형성된 절연막을 반도체기판 상에 형성하는 단계;
상기 콘택홀 하부의 자연산화막을 제거하는 단계;
상기 구조물 상부에 타이타늄층과 코발트층을 진공파괴 없이 순차적으로 형성하는 단계;
급속 열처리공정을 실시하여 상기 금속층을 실리사이드화 한 후, 반응하지 않은 코발트와 상부로 확산된 타이타늄층을 습식식각으로 제거하여 에피 코발트 실리사이드층을 형성하되, 상기 반응하지 않은 코발트와 상부로 확산된 타이타늄층의 제거공정은 1단계 열처리나 2단계 열처리 후 한번만 실시하거나, 1단계 및 2단계 열처리 후 각각 실시하는 단계;
상기 선택적 알루미늄 증착법을 이용하여 상기 콘택홀을 매립하는 제1 알루미늄으로 금속배선 콘택플러그를 형성하는 단계; 및
상기 실리콘과 구리를 함유하는 제2 알루미늄 합금층, 타이타늄/타이타늄 나이트라이드의 복합층 및 반사방지막의 적층구조로 상기 콘택플러그에 접속되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
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이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 방법에 따른 반도체 소자의 금속배선 형성 공정 단계를 도시한 단면도이다.
상기 도 2a 는 실리콘 기판(1)에 연결되는 콘택홀을 형성하고, 상기 구조물 상에 물리 기상증착법으로 타이타늄과 코발트 층을 순차적으로 증착한 후, 1단계 혹은 2단계 열처리를 실시하여 에피 코발트 실리사이드층(6)을 형성한 다음, 반응하지 않은 코발트층과 확산하여 금속층 상부로 위치된 타이타늄층을 제거한 상태를 도시한 단면도이다.
이때 상기 콘택홀 하부에 증착되는 타이타늄층의 두께는 20∼50Å, 상기 코발트층의 증착두께는 0∼1000Å 로 한다. 그리고 상기 열처리 공정은 450∼800℃ 의 온도, N2 혹은 Ar 가스 분위기에서 1단계 또는 2단계로 급속 열처리한다.
한편, 상기 에피 코발트 실리사이드층(6)은 타이타늄 증착 전에 콘택홀 하부에 형성된 자연 산화막을 건식 혹은 습식식각 방법으로 제거한 후 진공 파괴 없이 타이타늄층을 증착하고, 열처리 후 상부로 이동된 타이타늄층과 반응하지 않은 코발트층은 습식식각 방법으로 제거함에 의해 형성되는 것이다.
이때, 특히 상기 반응하지 않은 코발트와 상부로 확산된 타이타늄층의 제거 공정은 1단계 열처리나 2단계 열처리후 실시하거나, 상기 1단계 열처리와 2단계 열처리 공정후 각각 실시한다.
또한, 상기 콘택 하부의 자연 산화막을 제거할 시 Ar 과 H2 가스의 혼합물로 이루어진 식각가스 또는 Ar 과 He 가스 혼합물로 이루어진 식각가스를 이용하여 건식식각으로 제거한다.
도 2b 는 선택적 알루미늄 증착법을 이용하여 콘택을 알루미늄(7)으로 매립한 상태를 도시한 단면도로, 콘택홀 하부의 에피 코발트 실리사이드층(6)은 보통의 코발트 실리사이드층보다 열적으로 안정하여 선택적 알루미늄 증착시에도 실리사이드층의 실리콘들이 알루미늄층으로 확산하지 않고 유지된다.
도 2c 는 선택적 알루미늄층(7)을 형성한 후, 실리콘과 구리를 일정량 함유하는 제1 알루미늄 합금층(8)과 제2 알루미늄 합금층(9) 및 반자 방지층(5)을 차례로 형성한 상태를 도시한 단면도로서, 상기 알루미늄 합금층(8,9)의 형성은 알루미늄 합금 증착시 물리 기상 증착법으로 일정 고온에서 증착하여 알루미늄 합금내의 불순물 원소들이 순수 알루미늄층으로 확산해 들어가게 한다. 그리고 알루미늄 합금 증착 후 배선 신뢰성과 마스크 작업을 위해 타이타늄 나이트라이드층과 실리콘옥시나이트라이드층을 형성한다.
상기에서 상기 알루미늄 합금층의 증착시 0.5% 미만의 실리콘과 1% 미만의 구리를 불순물로 함유된 알루미늄 합금을 300∼500℃ 의 온도에서 증착한다.
그리고 배선 신뢰성을 위해 증착되는 상기 타이타늄 나이트라이드층 대신에 타이타늄과 타이타늄 나이트라이드의 복합층으로 형성할 수도 있다.
도 2d 는 배선 작업을 위해 마스크 공정 및 식각 공정을 한 상태를 나타낸 단면도이다.
한편, 상기한 본 발명은 일반적인 배선 형성방법 뿐만 아니라 다마신 패턴을 이용한 경우에도 콘택과 배선 와이어 부분에 적용한 후 화학적 기계적 연마를 통한 배선 형성을 이룰 수 있다.
또한, 향후 널리 사용되어질 메탈 패드를 이용한 경우에는 코발트층의 형성없이도 패드 금속층을 이용하여 이룰 수 있다.
이상 상술한 바와 같은 본 발명의 방법은 실리콘 기판과 접촉하는 제1 금속층을 매우 안정한 에피 코발트 실리사이드층을 콘택홀 하부에만 형성하여 베리어 금속 없이도 순수 알루미늄만 증착 가능토록 함으로써 종래의 텅스텐 등과 같은 고 저항 금속에 의한 지연이 없어 소자 특성을 개선할 수 있으며, 에피 코발트 실리사이드층의 형성을 화학 기상 증착법으로 간단히 형성할 수 있으므로 하여 종래의 공정에 비해 경제적으로 배선을 형성할 수 있다.
Claims (7)
- 반도체 소자의 금속배선 형성방법에 있어서,콘택홀이 형성된 절연막을 반도체기판 상에 형성하는 단계;상기 콘택홀 하부의 자연산화막을 제거하는 단계;상기 구조물 상부에 타이타늄층과 코발트층을 진공파괴 없이 순차적으로 형성하는 단계;급속 열처리공정을 실시하여 상기 금속층을 실리사이드화 한 후, 반응하지 않은 코발트와 상부로 확산된 타이타늄층을 습식식각으로 제거하여 에피 코발트 실리사이드층을 형성하되, 상기 반응하지 않은 코발트와 상부로 확산된 타이타늄층의 제거공정은 1단계 열처리나 2단계 열처리 후 한번만 실시하거나, 1단계 및 2단계 열처리 후 각각 실시하는 단계;상기 선택적 알루미늄 증착법을 이용하여 상기 콘택홀을 매립하는 제1 알루미늄으로 금속배선 콘택플러그를 형성하는 단계; 및상기 실리콘과 구리를 함유하는 제2 알루미늄 합금층, 타이타늄/타이타늄 나이트라이드의 복합층 및 반사방지막의 적층구조로 상기 콘택플러그에 접속되는 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서상기 콘택 하부에 증착되는 타이타늄층의 두께는 20∼50Å, 상기 코발트층의 증착두께는 0∼1000Å 로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서상기 급속 열처리 공정은 450∼800℃ 의 온도, N2 혹은 Ar 가스 분위기에서 1단계 또는 2단계로 실시하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
- 제 1 항에 있어서상기 선택적 알루미늄을 증착하기 전의 단계에서 상기 콘택 하부의 자연 산화막을 제거할 시 Ar 과 H2 가스의 혼합물로 이루어진 식각가스 또는 Ar 과 He 가스 혼합물로 이루어진 식각가스를 이용하여 건식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서상기 알루미늄 합금층의 증착시 0.5% 미만의 실리콘과 1% 미만의 구리를 불순물로 함유된 알루미늄 합금을 300∼500℃ 의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067064A KR100641910B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067064A KR100641910B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059547A KR20010059547A (ko) | 2001-07-06 |
| KR100641910B1 true KR100641910B1 (ko) | 2006-11-02 |
Family
ID=19634184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067064A KR100641910B1 (ko) | 1999-12-30 | 1999-12-30 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100641910B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG141216A1 (en) * | 2003-06-16 | 2008-04-28 | Taiwan Semiconductor Mfg | Method of forming cosix |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016496A (ko) * | 1992-12-30 | 1994-07-23 | 김주용 | 니켈 또는 코발트 박막을 통한 안정된 티타늄-실리사이드(TiSi_2) 제조 방법 |
| JPH10229052A (ja) * | 1997-02-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10284439A (ja) * | 1997-04-08 | 1998-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR19990057898A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 장벽금속막 형성 방법 |
| KR20010056442A (ko) * | 1999-12-15 | 2001-07-04 | 박종섭 | 반도체장치의 소자격리방법 |
-
1999
- 1999-12-30 KR KR1019990067064A patent/KR100641910B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940016496A (ko) * | 1992-12-30 | 1994-07-23 | 김주용 | 니켈 또는 코발트 박막을 통한 안정된 티타늄-실리사이드(TiSi_2) 제조 방법 |
| JPH10229052A (ja) * | 1997-02-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10284439A (ja) * | 1997-04-08 | 1998-10-23 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR19990057898A (ko) * | 1997-12-30 | 1999-07-15 | 김영환 | 반도체 소자의 장벽금속막 형성 방법 |
| KR20010056442A (ko) * | 1999-12-15 | 2001-07-04 | 박종섭 | 반도체장치의 소자격리방법 |
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| Publication number | Publication date |
|---|---|
| KR20010059547A (ko) | 2001-07-06 |
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