KR0174878B1 - 확산 장벽층 형성방법 - Google Patents
확산 장벽층 형성방법 Download PDFInfo
- Publication number
- KR0174878B1 KR0174878B1 KR1019950042072A KR19950042072A KR0174878B1 KR 0174878 B1 KR0174878 B1 KR 0174878B1 KR 1019950042072 A KR1019950042072 A KR 1019950042072A KR 19950042072 A KR19950042072 A KR 19950042072A KR 0174878 B1 KR0174878 B1 KR 0174878B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- diffusion barrier
- barrier layer
- metal
- forming
- Prior art date
Links
- 238000009792 diffusion process Methods 0.000 title claims abstract description 70
- 230000004888 barrier function Effects 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000015572 biosynthetic process Effects 0.000 title description 2
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 38
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 19
- 238000002844 melting Methods 0.000 claims abstract description 15
- 230000008018 melting Effects 0.000 claims abstract description 15
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 229910021529 ammonia Inorganic materials 0.000 claims abstract description 6
- 239000012298 atmosphere Substances 0.000 claims abstract description 6
- 239000007789 gas Substances 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims 1
- -1 nitrogen ions Chemical class 0.000 claims 1
- 230000002265 prevention Effects 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000012421 spiking Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 확산 장벽층 형성방법에 관한 것으로서, 소정 도전형의 확산영역이 형성된 실리콘기판 상에 상기 확산영역을 노출시키는 개구를 갖는 절연막을 형성하는 공정과, 상기 절연막의 표면 및 측면과 상기 확산영역의 상부에 고융점 금속을 증착하여 금속막을 형성하는 공정과, 상기 금속층을 질소 또는 암모니아 분위기에서 제1 및 제2 급속 열처리 단계로 저저항층과 확산 장벽층을 형성하는 공정을 구비한다.
따라서, 저저항층을 얇게 하면서 확산 방지층을 두껍게 형성할 수 있어 확산 방지 특성을 향상시키면서 반도체기판과의 계면에서 스트레스를 감소시킬 수 있으며, 또한, 실리콘기판과 저저항층의 계면을 균일하게 하고 저저항층의 부피 변화를 감소시켜 접합 누설이 발생되는 것을 방지할 수 있다.
Description
제1도(a) 및 (c)는 종래 기술에 따른 확산 장벽층 형성방법을 도시하는 공정도.
제2도(a) 및 (d)는 본 발명에 따른 확산 장벽층 형성방법을 도시하는 공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘기판 33 : 확산영역
35 : 절연막 37 : 개구
39 : 저저항층 41 : 확산 장벽층
43 : 도전층
본 발명은 확산 장벽층 형성방법에 관한 것으로서, 특히, 저온 및 고온의 2단계 금속 열처리에 의해 저저항층을 동시에 형성할 수 있는 확산 장벽층 형성방법에 관한 것이다.
반도체 장치의 미세화 및 고집적화에 따라 다층 금속배선 공정은 얕은 확산층에서의 도전막으로 이용되는 알루미늄의 석출에 의한 스파이킹(spiking) 등을 방지하기 위해서 실리콘과 알루미늄 합금 사이에 확산 장벽층(diffusion barrier layer)이 필요하게 된다.
확산 장벽층은 Ti, W, Ta 및 Mo 등의 고융점 금속에 질소가 혼합되어 형성된다. 그러나, 상기 확산 장벽층이 실리콘 상에 직접 증착한 경우 접촉 저항이 높게 되므로 확산 장벽층과 실리콘 사이에 저저항층을 형성하여 접촉 저항을 감소시킨다. 상기 저저항층은 상기 확산 장벽층을 형성하는 고융점 금속의 실리사이드로 형성된다.
제1도(a) 및 (c)는 종래 기술에 따른 확산 장벽층 형성방법을 도시하는 공정도이다.
제1도(a)를 참조하면, 불순물 확산영역(13)이 형성된 실리콘기판(11) 상에 절연막(15)을 형성한다. 그리고, 통상의 포토리소그래피 방법으로 절연막(15)의 소정 부분에 개구(17)를 형성하여 상기 확산영역(13)을 노출시킨다.
제1도(b)를 참조하면, 상술한 구조의 전 표면에 스퍼터링 방법 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 Ti, W, Ta 및 Mo 등의 고융점 금속을 50~200Å 정도의 두께로 증착한다. 계속해서, 상기 표면 상에 질소 분위기에서 스퍼터링 방법 또는 CVD 방법에 의해 Ti, W, Ta 및 Mo 등의 고융점 금속을 증착한다. 그리고, 상기 증착된 금속층들을 질소 또는 암모니아 분위기에서 700~1000℃ 정도의 고온으로 급속 열처리한다. 이때, 상기 확산영역(13)의 상부에 형성된 단위 고융점 금속층은 상기 실리콘기판(11)과 반응되어 실리사이드(silicide)화 되어 저저항층(19)이 되고, 상기 질소가 함유된 고융점 금속층은 질화되어 확산 장벽층(21)이 된다.
제1도(c)를 참조하면, 상기 확산 장벽층(21)의 상부에 알루미늄 등을 증착하여 도전층(23)을 형성한다. 그리고, 상기 개구(17) 이외의 절연막(15) 상부의 소정 부분에 증착된 도전층(23), 확산 장벽층(21) 및 저저항층(19)을 포토리소그래피 방법에 의해 제거한다.
상기에서, 급속 열처리시 열변환 반응은 공정 온도에 따라 크게 다르게 발생되는데, 생성되는 확산 방지층과 저저항층 각각의 두께는 두 층이 만나는 순간 모든 반응이 정지됨에 따라 결정된다. 이 때, 고융점 금속은 실리콘 및 질소와 빠르게 반응하며, 이에 의해 확산 방지층 뿐만 아니라 저저항층도 두껍게 형성된다.
그러나, 저저항층이 두껍게 형성되면, 이에 반하여 확산 방지층이 얇게 확산 방지에 필요한 충분한 두께로 형성되지 못하는 문제점이 있었다. 실제 공정의 결과, 초기의 고융점 금속의 두께가 1000Å인 경우, 저저항층이 고융점 금속의 2배 이상인 2200Å정도 형성되는 반면, 확산 방지층은 약 400Å 정도로 매우 얇게 형성되고 있다. 또한, 고온 열처리시 실리콘기판과 저저항층의 계면이 불균일하며, 또한, 저저항층의 부피 변화로 인한 스트레스가 발생되어 접합 누설이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 저저항층을 얇게 하면서 확산 방지층을 두껍게 형성할 수 있는 확산 장벽층 형성방법을 제공함에 있다.
본 발명의 다른 목적은 실리콘기판과 저저항층의 계면을 균일하게 하고 저저항층의부피 변화를 감소시켜 접합 누설이 발생되는 것을 방지할 수 있는 확산 장벽층 형성방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 확산 장벽층 형성방법은 소정 도전형의 확산영역이 형성된 실리콘기판 상에 상기 확산영역을 노출시키는 개구를 갖는 절연막을 형성하는 공정과, 상기 절연막의 표면 및 측면과 상기 확산영역의 상부에 고융점 금속을 증착하여 금속막을 형성하는 공정과, 상기 금속층을 질소 또는 암모니아 분위기에서 제1 및 제2급속 열처리 단계로 저저항층과 확산 장벽층을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도(a) 내지 (d)는 본 발명에 따른 확산 장벽층 형성방법을 도시하는 공정도이다.
제2도(a)를 참조하면, N형 또는 P형의 불순물이 도핑된 확산영역(33)이 형성된 실리콘기판(31)상에 CVD 방법에 의해 SiO2등을 4000~7000Å 정도의 두께로 증착하여 절연막(35)을 형성한다. 그리고, 통상으 포토리소그래피 방법으로 절연막(35)의 소정 부분에 개구(37)를 형성하여 상기 확산영역(33)을 노출시킨다.
제2도(b)를 참조하면, 상술한 구조의 전 표면에 스퍼터링 방법 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 Ti, W, Ta 및 Mo 등의 고융점 금속을 증착하여 금속막(38)을 형성한다.
이 때, 상기 금속막(38)은 절연막(35)의 표면 및 측면 뿐만 아니라 개구(37)에 의해 노출된 확산영역(33)의 표면에도 형성된다.
제2도(c)를 참조하면, 상기 금속층(38)을 질소 또는 암모니아 분위기에서 실시하는 2단계의 급속 열처리 공정으로 저저항층(39)과 확산 장벽층(41)을 형성한다. 상기에서 2단계의 열처리 공정은 400~500℃ 정도의 저온에서 60~300초 정도의 장시간 동안 실시하는 제1단계와, 700~1000℃ 정도의 고온에서 30~60초 정도의 시간 동안 실시하는 제2단계로 이루어진다.
상기 제1단계의 열처리 공정시 분위기 가스인 질소가 상기 금속층(38)의 내부로 확산되며, 확산된 질소 중 일부가 금속과 반응하여 확산 장벽층(41)을 형성한다.
이 때, 금속과 반응되지 않고 남은 질소는 금속층(38)의 내부에 잔류하게 된다.
그리고, 제2단계의 열처리 공정시 높은 온도에 의해 상기 제1단계에서 반응되지 않고 금속층(38)l의 내부에 잔류하는 질소가 추가적인 열에너지의 공급에 의해 금속과 반응하여 확산 장벽층(41)을 성장시켜 두껍게 한다.
또한, 제2단계의 열처리 공정시 높은 온도에 의해 실리콘기판(31)과 금속층(38)의 계면이 반응되어 저저항층(39)이 형성된다.
상기 제1단계의 열처리를 비교적 장시간 동안 실시하므로 분위기 가스인 질소가 상기 금속층(38)의 내부로 충분히 확산되어 양호한 특성과 충분한 두께를 갖는 확산 장벽층(41)이 형성되나 낮은 온도에 의해 실리콘기판(31)과 금속층(38)의 계면이 반응되지 않는다.
그리고, 제2단계의 열처리를 높은 온도에서 실시하므로 실리콘기판(31)과 금속층(38)의 계면이 반응되어 실리사이드화되나 짧은 시간동안만 실시되므로 얇은 두께의 저저항층(39)이 형성된다.
상기 저저항층(39)이 얇게 형성되어 실리콘기판(31)과의 계면에서 스트레스가 감소된다.
상기에서, 저저항층(39)은 실리콘기판(31)과의 계면에서부터 형성되어 확산 장벽층(41)과 만나는 순간 모든 반응이 정지되므로 형성이 완료된다.
또한, 제2단계의 열처리시 상기 확산 장벽층(41)의 밀도를 증가시켜 확산 방지 특성을 향상시키며, 그리고, 반응되지 않고 잔류하는 고융점 금속을 질화시키므로 표면 저항을 감소시킨다.
상기 형성되는 확산 장벽층(41)의 질소의 조성비를 향상시키기 위해 2단계 열처리 전에 질소의 이온을 주입할 수도 있다.
제2도(d)를 참조하면, 상기 확산 장벽층(41)의 상부에 알루미늄 등을 증착하여 도전층(43)을 형성한다.
그리고, 상기 개구(37) 이외의 절연막(35) 상부의 소정 부분에 증착된 도전층(43), 확산 장벽층(41) 및 저저항층(39)을 포토리소그래피 방법에 의해 제거한다.
상술한 바와 같이 본 발명은 확산영역을 노출시킨 개구를 갖는 절연막의 상부와 상기 확산영역의 상부에 Ti, W, Ta 및 Mo 등의 고융점 금속을 증착하여 금속층을 형성하고 상기 증착된 금속층을 질소 또는 암모니아 분위기에서 각각 400~500℃ 정도의 저온에서 60~300초 정도 장시간 동안 열처리하는 제1단계와, 700~1000℃ 정도의 고온에서 30~60초 정도 짧은 시간 동안 열처리하는 제2단계의 2단계 열처리에 의해 확산 방지층과 저저항층을 형성한다.
실제 공정에서 초기의 Ti가 1000Å인 경우 저저항층은 약 1500Å 형성되고, 확산 장벽층이 약 700Å 정도 형성된다. 이는 종래의 방법에 비해 약 2배 정도 확산 장벽층이 두껍게 형성되는 것이다.
따라서 저저항층을 얇게 하면서 확산 방지층을 두껍게 형성할 수 있어 확산 방지 특성을 향상시키면서 반도체기판과의 계면에서 스트레스를 감소시킬 수 있으며, 또한, 실리콘기판과 저저항층의 계면을 균일하게 하고 저저항층의 부피 변화를 감소시켜 접합 누설이 발생되는 것을 방지할 수 있는 잇점이 있다.
Claims (6)
- 소정 도전형의 확산영역이 형성된 실리콘기판 상에 상기 확산영역을 노출시키는 개구를 갖는 절연막을 형성하는 공정과, 상기 절연막의 표면 및 측면과 상기 확산영역의 상부에 고융점 금속을 증착하여 금속막을 형성하는 공정과, 상기 금속층을 질소 또는 암모니아 분위기에서 제1 및 제2급속 열처리 단계로 저저항층과 확산 장벽층을 형성하는 공정을 구비하는 확산 장벽층 형성방법.
- 제1항에 있어서, 상기 제1급속 열처리 단계를 400~500℃의 온도에서 60~300초의 시간 동안 실시하는 확산 장벽층 형성방법.
- 제2항에 있어서, 상기 제1급속 열처리 단계시 실리콘기판과 금속층의 계면이 반응되지 않으면서 분위기 가스인 질소는 상기 금속층의 내부로 확산되어 확산된 질소 중 일부가 금속과 반응하여 확산 장벽층을 형성하고 금속과 반응되지 않고 남은 질소가 금속층의 내부에 잔류하는 확산 장벽층 형성방법.
- 제1항에 있어서, 상기 제2급속 열처리 단계를 700~1000℃의 온도에서 30~60초의 시간 동안 실시하는 확산 장벽층 형성방법.
- 제1항 또는 제4항에 있어서, 상기 제2 급속 열처리 단계시 상기 제1단계에서 반응되지 않고 상기 금속층 내부에 잔류하는 질소가 추가적인 열에너지의 공급에 의해 금속과 반응하여 상기 확산 장벽층을 성장시켜 두껍게 하고, 상기 실리콘기판과 상기 금속층의 계면이 반응되어 저저항층을 형성하되, 상기 확산 장벽층이 상기 저저항층에 비해 약 2배 정도 두껍게 형성하는 확산 장벽층 형성방법.
- 제1항에 있어서, 상기 제1 및 제2 급속 열처리 단계 전에 상기 금속층에 질소 이온을 주입하는 공정을 더 구비하는 확산 장벽층 형성방법.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950042072A KR0174878B1 (ko) | 1995-11-17 | 1995-11-17 | 확산 장벽층 형성방법 |
US08/710,517 US5885898A (en) | 1995-11-17 | 1996-09-18 | Method for forming diffusion barrier layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950042072A KR0174878B1 (ko) | 1995-11-17 | 1995-11-17 | 확산 장벽층 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970030291A KR970030291A (ko) | 1997-06-26 |
KR0174878B1 true KR0174878B1 (ko) | 1999-04-01 |
Family
ID=19434582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950042072A KR0174878B1 (ko) | 1995-11-17 | 1995-11-17 | 확산 장벽층 형성방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5885898A (ko) |
KR (1) | KR0174878B1 (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100265993B1 (ko) * | 1997-04-02 | 2000-10-02 | 김영환 | 반도체장치의 금속배선층 형성방법 |
US6590913B1 (en) | 1999-05-14 | 2003-07-08 | Triquint Technology Holding Co. | Barrier layer and method of making the same |
US6328871B1 (en) | 1999-08-16 | 2001-12-11 | Applied Materials, Inc. | Barrier layer for electroplating processes |
US6784485B1 (en) * | 2000-02-11 | 2004-08-31 | International Business Machines Corporation | Diffusion barrier layer and semiconductor device containing same |
US9607955B2 (en) * | 2010-11-10 | 2017-03-28 | Cree, Inc. | Contact pad |
US11721801B2 (en) | 2020-08-17 | 2023-08-08 | International Business Machines Corporation, Armonk | Low resistance composite silicon-based electrode |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
US5612253A (en) * | 1995-01-31 | 1997-03-18 | Advanced Micro Devices, Inc. | Method for forming ordered titanium nitride and titanium silicide upon a semiconductor wafer using a three-step anneal process |
-
1995
- 1995-11-17 KR KR1019950042072A patent/KR0174878B1/ko not_active IP Right Cessation
-
1996
- 1996-09-18 US US08/710,517 patent/US5885898A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5885898A (en) | 1999-03-23 |
KR970030291A (ko) | 1997-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6825113B2 (en) | Asymmetric, double-sided self-aligned silicide and method of forming the same | |
US6903462B2 (en) | Chemical vapor deposition of titanium | |
US5877074A (en) | Method for improving the electrical property of gate in polycide structure | |
US5221853A (en) | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region | |
US7402512B2 (en) | High aspect ratio contact structure with reduced silicon consumption | |
KR910002452B1 (ko) | 반도체장치의 제조방법 | |
US5202287A (en) | Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction | |
KR0174878B1 (ko) | 확산 장벽층 형성방법 | |
US6433434B1 (en) | Apparatus having a titanium alloy layer | |
US6146742A (en) | Barrier/glue layer on polysilicon layer | |
KR100290467B1 (ko) | 반도체소자의확산방지막형성방법 | |
US6087259A (en) | Method for forming bit lines of semiconductor devices | |
JPH0653165A (ja) | メタルプラグの形成方法 | |
KR0124489B1 (ko) | 반도체 소자의 확산방지용 티타늄나이트라이드 박막 형성방법 | |
JPH09102469A (ja) | 半導体装置の製造方法 | |
JPH02177427A (ja) | 半導体装置の製造方法 | |
KR100521051B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
KR940008374B1 (ko) | 반도체 소자의 금속배선 방법 | |
KR100256238B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR0176197B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
JPH02308569A (ja) | 半導体装置およびその製造方法 | |
KR100266871B1 (ko) | 반도체 소자의 베리어 금속층 형성 방법 | |
KR100215540B1 (ko) | 반도체 금속박막의 배선방법 | |
JP2616733B2 (ja) | 半導体装置の製造方法 | |
JP3095452B2 (ja) | 半導体素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20071024 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |