KR100266871B1 - 반도체 소자의 베리어 금속층 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 소자의 신뢰성을 향상시키기 위하여 티타늄막 및 WNx막을 순차적으로 형성한 후 열처리하므로써 금속층과 접합부간의 접촉 저항이 감소되어 소자의 동작 속도가 향상되며 금속의 층덮힘이 향상되어 소자의 수율이 증대될 수 있는 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.

Description

반도체 소자의 베리어 금속층 형성 방법
제1(a)도 및 제1(b)도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 접합부
3 : 절연층 4A : 티타늄막
4B : WNx막
본 발명은 반도체 소자의 베리어 금속층 형성 방법에 관한 것으로, 특히 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자의 베리어 금속층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조에 사용되는 베리어 금속(Barrier Metal)은 실리콘 기판에 형성된 접합부에 알루미늄(Al)과 같은 금속이 접촉되는 경우 알루미늄(Al)과 실리콘(Si)의 상호 확산에 의해 발생되는 접합파괴(Junction Spiking) 현상을 방지하기 위하여 금속층을 형성하기 전에 증착하는 확산 방지용 금속이다. 그러므로 베리어 금속은 알루미늄 및 실리콘과의 반응성이 없어야 하고, 고온에서 열적 안정성이 우수해야 하며, 또한 알루미늄, 실리콘 등에 대한 확산 억제 능력이 높고 실리콘과 저항성 접촉(Ohmic Contact)이 가능한 금속이어야 한다. 현재 이러한 베리어 금속으로는 티타늄(Ti)/티타늄나이트라이드(TiN)를 사용한다. 그러면 종래 반도체 소자의 베리어 금속층 형성 방법을 설명하면 다음과 같다.
종래에는 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝 하여 콘택 홀을 형성한다. 그리고 형성될 금속층과 상기 접합부와의 접촉 저항을 감소시키며 금속층과 상기 실리콘 기판과의 접착성을 증가시키기 위하여 전체 상부면에 티타늄(Ti)을 증착한 후 반응성 스퍼터링(Reactive Sputtering) 방법으로 상기 티타늄(Ti)상에 티타늄나이트라이드(TiN)를 증착하여 베리어 금속층을 형성하고 확산 방지 효과를 증대시키기 위하여 열처리 공정을 실시한다.
그런데 반도체 소자가 고집적화됨에 따라 콘택 홀의 크기는 더욱 감소된다. 그러므로 이에 따른 단차의 증가로 인해 스퍼터링 방법으로 증착되는 상기 티타늄나이트라이드(TiN)막의 층덮힘이 불량해진다. 또한 상기 티타늄나이트라이드(TiN)막은 높은 저항 값을 갖기 때문에 금속층과 접합부간의 접촉 저항값이 증가되어 소자의 동작 속도 및 신뢰성이 저하된다.
따라서 본 발명은 티타늄막 및 WNx막을 순차적으로 형성한 후 열처리 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 베리어 금속층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연층을 형성한후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄막을 증착하는 단계와, 상기 단계로부터 상기 티타늄막상에 WNx막을 증착한 후 상기 WNx막을 결정화시키기 위하여 열처리하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1(a)도 및 제1(b)도는 본 발명에 따른 반도체 소자의 베리어 금속층 형성 방법을 설명하기 위한 소자의 단면도로서,
제1(a)도는 접합부(2)가 형성된 실리콘 기판(1)상에 절연층(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연층(3)을 패터닝하여 콘택 홀(4)을 형성하고 상기 접합부(2)와 형성될 금속층간의 접촉 저항을 감소시키기 위하여 화학기상증착(CVD) 방법으로 전체 상부면에 티타늄(Ti)막(4A)막을 300 내지 500 Å두께로 증착한 상태의 단면도이다.
제1(b)도는 350 내지 450℃의 온도 및 0. 1 내지 0.4 Torr의 저압 상태에서 WF6, NH3및 H2가스를 이용한 플라즈마 화학기상중착(PECVD) 방법으로 상기 티타늄(Ti)막(4A)상에 WNx막(4B)을 700 내지 1500 Å의 두께로 증착한 상태의 단면도로서, 이때 상기 WNx막(4B)은 비정질 상태로 증착된다.
이후, 실리콘(Si)과 티타늄(Ti)이 반응하며 상기 WNx막(4B)이 결정화되도록 400 내지 500℃의 온도 및 수소(H2) 및 산소(O2) 가스 분위기하에서 열처리를 실시한 후 상기 콘택 홀이 매립되도록 상기 베리어 금속층상에 알루미늄(Al)과 같은 금속을 5000 내지 8000 Å의 두께로 증착하고 500 내지 550℃의 온도에서 플로우(Flow) 공정을 진행하는데, 상기 열처리시 대기중에 존재하는 산소의 유입에 의해 상기 WNx막(4B)의 베리어 특성이 향상된다. 또한 상기 NWx막(4B)은 상기 금속과의 접착이 양호하기 때문에 상기 플로우 공정시 금속의 층덮힘을 양호하게 만든다.
상술한 바와 같이 본 발명에 의하면 티타늄막 및 WNx막을 순차적으로 형성한 후 열처리하므로써 금속층과 접합부간의 접촉 저항이 감소되어 소자의 동작 속도가 향상되며 금속의 층덮힘이 향상되어 소자의 수율이 증대될 수 있는 탁월한 효과가 있다.

Claims (5)

  1. 반도체 소자의 베리어 금속층 형성 방법에 있어서, 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 티타늄막을 증착하는 단계와, 상기 단계로부터 상기 티타늄막상에 WNx막을 증착한 후 실리콘과 티타늄이 반응되도록 하는 동시에 상기 WNx막이 결정화되도록 열처리하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  2. 제1항에 있어서, 상기 티타늄막은 300 내지 500 Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  3. 제1항에 있어서, 상기 WNx막은 700 내지 1500 Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  4. 제1 또는 제3항에 있어서, 상기 WNx막은 350 내지 450℃의 온도 및 0.1 내지 0.4 Torr의 저압 상태에서 WF6, NH3및 H2가스를 이용한 플라즈마 화학기상증착 방법으로 증착되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
  5. 제1항에 있어서, 상기 열처리는 400 내지 500℃의 온도 및 수소(H2) 및 산소(O2) 가스 분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 베리어 금속층 형성 방법.
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