KR100279298B1 - 반도체 메모리 장치의 제조 방법 및 그 구조 - Google Patents
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Abstract
본 발명은 다마신 그루브(damascene groove) 형성시 콘택홀 형성을 용이하게 하는 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것으로, 제 1 절연층, 비트 라인, 그리고 제 2 절연층이 차례로 형성된다. 제 2 절연층 상에 셀 어레이 영역의 스토리지 전극(storage electrode) 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴이 형성된다. 물질층 패턴 및 제 2 절연층 상에 층간절연막이 형성된다. 그루브 마스크를 사용하여 주변회로 영역의 층간절연막, 제 2 절연층, 그리고 제 1 절연층이 차례로 식각 되어 제 1 배선용 오프닝이 형성되고, 동시에 층간절연막이 식각 되어 제 2 배선용 오프닝이 형성된다. 이때, 물질층 패턴이 식각 정지층으로 사용된다. 제 1 배선용 오프닝 및 제 2 배선용 오프닝이 도전 물질로 채워져서 각각 제 1 배선 및 제 2 배선이 형성된다. 이어서, 커패시터가 형성된다. 또는, 커패시터가 형성된 후, 제 1 배선 및 제 2 배선이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 층간절연막 상에 층간절연막과 식각 선택비를 갖는 물질로 콘택홀 영역이 오픈된 물질층 패턴을 형성함으로써, 셀 어레이 영역과 주변회로 영역에 다마신 그루브 형성시 콘택홀 형성을 용이하게 할 수 있고, 포토 공정 수를 줄임으로써 공정을 단순화시킬 수 있으며, 포토 공정의 오정렬 마진(misalign margin)을 확보할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법 및 그 구조에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것이다. 특히, 한계 해상력 이하의 패턴(pattern)을 구성함과 동시에 다층 배선을 위한 상감(이하 '다마신(damascene)' 이라 함) 기법을 이용한 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 노광 기술에 대한 요구가 매우 심도 있게 논의되고 있다. 노광 기술은 일관되게 파장(wavelength)을 짧게 하는 방향으로 전개되고 있다. 구체적으로는, g-라인(line)(수은 램프 파장;436nm) 및 i-라인(파장:365nm)에 이어서, 최근에는 KrF 엑시머 레이저(excimer laser)(파장:248nm)가 사용되고 있으며, 향후에는 ArF 엑시머 레이저(파장:193nm)가 유력하다. 이와 같이, 노광 기술이 단파장화 되고 있는 것은 이것이 미세 패턴에 매우 결정적인 역할을 하기 때문이다. 즉, 미세 패턴은 집적 회로의 성능을 향상시킬 뿐만 아니라, 생산성 향상을 통한 원가 절감 효과를 제공하게 된다.
그러나, 미세 패턴 형성에 필요한 해상력은 광원의 파장과 계수(K1)에 비례하고, 노광 광학계의 개구수(NA)에 반비례한다. 상기 계수(K1)는 레지스트(resist)의 성능과 초해상 기술의 유, 무로 결정된다. 현재의 개구수와 레지스트의 성능, 그리고 초해상 기술로 보아, i-라인에 대해서는 0.3㎛를 한계로 보고 있고, KrF에 대해서는 0.15㎛를 한계로 보고 있다. 상기 ArF의 경우에 있어서는 현재 뚜렷이 알려진 바는 없으나, 0.10㎛ 정도가 가능하다는 예측이 지배적이다.
상기 한계 해상력에 대한 조건들은 대체로 최적의 조건에서의 추출된 것이다. 그러나, 실제로 공정을 진행함에 있어서, 최적의 조건을 유지하기란 매우 어려운 일이다. 변화 가능한 토폴로지(topology)가 있으며, 이로 인한 포토레지스트의 두께 변화, 그리고 패터닝 물질(patterning material)의 반사율 등 많은 문제점을 갖고 있기 때문이다. 또한, 실제 공정 특히, 공정 집적(process integration)에 있어서, 실질적인 한계로 대두되는 것들이 패턴 상의 한계보다 더 심각한 문제점으로 나타나고 있다. 실질적인 영향을 가장 많이 미치는 것이 있다면 공정의 안정성을 갖도록 하는 것으로, 포토 진행시 발생되는 다른 층(other layer)과의 오정렬 마진(misalign margin)과, 넓은 공정 윈도우(process window) 예를 들어, 우수한 평탄화 및 낮은 종횡비(low aspect ratio) 등 이라 할 것이다. 포토 공정 진행시 오정렬 마진은 패턴 형성에 준하며, 이는 패턴 기술의 능력의 향상에 비하여 부족한 상태로 진행되고 있다. 이는 소자가 고집적화 되어 감에 따라 크리티컬층(critical layer) 이든 아니든 모두에 해당되고 있다. 또한, 고집적화는 대구경화, 더 큰 칩 크기(chip size), 그리고 더 큰 기판을 의미한다고도 볼 수 있다. 이는 곧 포토 진행시의 오정렬 마진과 직결되고, 이에 대한 안정성이 요구된다.
이를 극복하기 위한 하나의 방법으로 다마신이 채용되고 있다. 다마신이란, 미술 공예에서 금 내지 은 등을 상감하는 것을 의미한다. 이러한 이유로, 배선용 그루브(groove)에 금속을 매몰해서 형성하는 그루브 배선을 다마신 배선이라 부른다.
다마신 배선이 반도체 배선 기술 분야에서 각광을 받게 된 이유는, 구리(Cu) 배선이 향후 배선 기술로서 활발히 연구 개발되고 있기 때문이다. 구리는 저항이 낮고 배선으로서의 신뢰성이 높은 재료로 주목받고 있으나, 식각(etching)이 어려워서 통상적인 알루미늄(Al) 배선처럼 막을 형성한 후, 식각 하여 배선을 형성하는 것이 어렵다. 따라서, 배선용 그루브를 미리 형성한 후, 상기 그루브를 화학기상증착(chemical vapor deposition; 이하 'CVD'라 함) 또는 스퍼터링/리플로우(sputtering/ reflow) 방식을 통하여 매몰한다. 다음, 그루브 양측의 표면에 남아 있는 구리를 CMP(chemical mechanical polishing) 방법으로 제거해서 그루브 배선을 완성하는 다마신 배선이 시도되어 왔다.
최근에 와서는 다마신 배선이 당초 국소 배선인 텅스텐(W) 배선으로 시작되었으나, 텅스텐에 대해서는 이미 CVD 기술이 확립되었고, 구리 및 알루미늄 등으로 전개되고 있으며, CMP 기술도 또한 최근 급성장 하여 일반적으로 사용되고 있는 추세에 있다.
상기 다마신 배선 기술은 상술한 바와 같은 이유에서 시작되었으나, 최근에 와서는 매우 많은 검토가 이루어지고 있다. 최근 소자가 고집적화 되어 감에 따라, 패턴 크기(pattern size)가 매우 작아지고 있으며, 또한 소자의 특성상의 손해를 최소화하기 위해 수직 스케일링(vertical scaling)은 이루어지지 않고 있다. 이는 배선으로 사용되는 물질 종류, 물질의 두께, 그리고 패턴 크기 등은 변하지 않고 있을 뿐만 아니라, 오히려 변화의 반대 방향으로 역행하려 하기 때문이다. 이러한 문제점을 극복하기 위해 다마신 배선 기술이 적극 도입되고 있다. 이는 도전층을 패터닝 하는 경우에 있어서, 높은 반사율 때문에 포토레지스트 패턴 형성이 어렵고, 도전층의 높은 두께에 대한 식각이 어려우며(선택비 및 비뚤어짐(skew) 등), 후속 공정 즉 평탄화 공정이 매우 어렵다는 약점을 극복할 수 있기 때문이다.
그러나, 통상적으로 사용되는 다마신 배선 기술은 패턴 크기가 0.5㎛ 이하인 배선 및 콘택홀을 갖고 있는 경우 많은 문제점을 갖고 있다. 특히, 다마신 기술의 문제점은 이미 형성해 놓은 콘택홀이 다마신 배선을 위한 그루브 형성시 그 크기가 증가하게 된다는 것이다. 이를 방지하기 위해 콘택홀의 크기를 작게 한다는 것은 소자가 고집적화 되어 감에 따라 더욱 어려운 실정이다. 다른 방법으로, 다마신 배선을 위한 그루브 형성 후 콘택홀을 형성하는 경우, 콘택홀 형성을 위한 포토레지스트 패턴이 그루브 패턴 안에서 형성 가능해야 한다. 그러나, 이 방법은 그루브의 깊이가 증가될수록, 또한 그루브 패턴의 크기가 작아질수록 더욱 어렵게 되는 문제점이 있게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 다마신 배선 기술을 사용할 때 발생되는 콘택홀 구성의 어려움을 해결할 수 있고, 포토 공정시 오정렬 마진을 확보할 수 있는 반도체 메모리 장치의 제조 방법 및 그 구조를 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도;
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도;
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 주변회로 영역을 절취한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판 12 : 소자격리막
13a - 13c : 게이트 전극 14, 18, 30, 32, 44 : 절연층
16a, 16b : 콘택 패드 20, 21 : 비트 라인
22, 26 : 층간절연막 24 : 물질층 패턴
25a : 스토리지 전극 콘택홀 영역 25b : 배선 콘택홀 영역
27a, 27b : 배선용 오프닝 28a, 28b, 31 : 배선
40 : 스토리지 전극 41 : 커패시터 유전막
42 : 플레이트 전극 43 : 커패시터
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위한 소자격리막을 형성하는 단계; 상기 반도체 기판 전면에 제 1 절연층, 비트 라인, 그리고 제 2 절연층을 차례로 형성하는 단계; 상기 제 2 절연층 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴을 형성하는 단계; 상기 물질층 패턴 및 제 2 절연층 상에 제 3 절연층을 형성하는 단계; 그루브 마스크를 사용하여 상기 주변회로 영역의 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 제 1 배선용 오프닝을 형성하고, 동시에 제 3 절연층을 식각 하여 제 2 배선용 오프닝을 형성하되, 상기 물질층 패턴을 식각 정지층으로 사용하여 형성하는 단계; 및 상기 제 1 배선용 오프닝 및 제 2 배선용 오프닝을 도전 물질로 채워서 각각 제 1 배선 및 제 2 배선을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 배선, 그리고 제 3 절연층 상에 제 4 절연층을 형성하는 단계; 및 스토리지 전극 형성용 마스크를 사용하여 상기 셀 어레이 영역의 제 4 절연층, 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극용 오프닝을 형성하되, 상기 물질층 패턴을 상기 제 3 절연층에 대한 식각 정지층으로 사용하여 형성하는 단계를 더 포함할 수 있다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치의 제조 방법은, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위한 소자격리막을 형성하는 단계; 상기 반도체 기판 전면에 제 1 절연층, 비트 라인, 그리고 제 2 절연층을 차례로 형성하는 단계; 상기 제 2 절연층 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴을 형성하는 단계; 상기 물질층 패턴을 마스크로 사용하여 셀 어레이 영역의 제 2 절연층 및 제 1 절연층을 차례로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 통해 반도체 기판과 전기적으로 접속되는 스토리지 전극, 유전층, 그리고 플레이트 전극을 차례로 형성하여 커패시터를 형성하는 단계; 반도체 기판 전면에 제 3 절연층을 형성하는 단계; 그루브 마스크를 사용하여 상기 주변회로 영역의 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 제 1 배선용 오프닝을 형성하고, 동시에 제 3 절연층을 식각 하여 제 2 배선용 오프닝을 형성하되, 상기 물질층 패턴을 식각 정지층으로 사용하여 형성하는 단계; 및 상기 제 1 배선용 오프닝 및 제 2 배선용 오프닝을 도전 물질로 채워서 각각 제 1 배선 및 제 2 배선을 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 메모리 장치는, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 형성된 소자격리막; 반도체 기판 전면에 비트 라인을 사이에 두고 형성된 절연층; 상기 절연층 상에 형성되어 있되, 셀 어레이 영역의 스토리지 전극 콘택홀 영역 및 주변회로 영역의 배선 콘택홀 영역이 오픈 되도록 형성된 물질층 패턴; 및 상기 물질층 패턴 상에 형성되어 있되, 상기 절연층을 뚫고 셀 어레이 영역 및 주변회로 영역의 반도체 기판과 각각 전기적으로 접속되도록 형성된 커패시터 및 배선을 포함한다.
(작용)
도 3c 및 도 3d를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 메모리 장치의 제조 방법 및 그 구조는, 절연층 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴이 형성된다. 물질층 패턴 및 절연층 상에 두꺼운 층간절연막이 증착 된다. 그루브 마스크를 사용하여 주변회로 영역의 층간절연막 및 절연층이 차례로 식각 되어 제 1 배선용 오프닝이 형성되고, 동시에 층간절연막이 식각 되어 제 2 배선용 오프닝이 형성된다. 이때, 물질층 패턴이 식각 정지층으로 사용된다. 이와 같은 반도체 장치의 제조 방법 및 그 구조에 의해서, 층간절연막 상에 층간절연막과 식각 선택비를 갖는 물질로 콘택홀 영역이 오픈된 물질층 패턴을 형성함으로써, 다마신 그루브 형성시 콘택홀의 형성을 용이하게 할 수 있고, 포토 공정 수를 줄임으로써 공정을 단순화시킬 수 있으며, 콘택홀 형성을 위한 포토 공정의 오정렬 마진을 확보할 수 있다.
(실시예)
이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2e 그리고 도 3a 내지 도 3e에 있어서, 도 1a 내지 도 1e에 도시된 반도체 메모리 장치의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도이고, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도이다. 또한, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 주변회로 영역을 절취한 단면도이다.
먼저, 도 2e 및 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 구조를 설명한다.
도 2e 및 도 3e에 있어서, 본 발명의 실시예에 따른 반도체 메모리 장치는, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성되어 있다. 반도체 기판(10) 상에 게이트 전극층들(13a, 13b, 13c)이 형성되어 있고, 셀 어레이 영역의 게이트 전극층(13a) 사이의 활성 영역과 전기적으로 접속되도록 콘택 패드(16a, 16b)가 형성되어 있다. 상기 콘택 패드(16a, 16b)의 양측에는 절연층(14)이 형성되어 있다. 상기 콘택 패드(16a, 16b) 및 절연층(14) 상에 절연층(18), 비트 라인(20, 21), 그리고 층간절연막(22)이 차례로 형성되어 있다.
상기 층간절연막(22) 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역(25a) 및 주변회로 영역의 배선 콘택홀 영역(25b)이 오픈 되도록 물질층 패턴(24)이 형성되어 있다. 상기 셀 어레이 영역의 물질층 패턴(24) 상에 상기 층간절연막(22) 및 절연층(18)을 뚫고 상기 콘택 패드(16a)와 전기적으로 접속되도록 커패시터(43)가 형성되어 있다. 상기 커패시터(43)는 스토리지 전극(40), 스토리지 전극(40)을 포함하여 물질층 패턴(24) 상에 형성된 커패시터 유전막(41), 그리고 커패시터 유전막(41) 상에 형성된 플레이트 전극(plate electrode)(42)을 포함한다.
상기 스토리지 전극(40)은 예를 들어, 다마신 공정으로 형성되고, 도핑된 폴리실리콘, 텅스텐(W), TiW, 그리고 TiSix 등의 도전 물질 중 어느 하나로 형성된다.
상기 주변회로 영역의 물질층 패턴(24) 상에 두꺼운 층간절연막(26)이 형성되어 있고, 상기 층간절연막들(26, 22) 및 절연층들(18, 14)을 뚫고 반도체 기판(10)과 전기적으로 접속되도록 제 1 배선(28a)이 형성되어 있다. 또한, 상기 층간절연막(26)을 뚫고 상기 물질층 패턴(24)과 접하도록 제 2 배선(28b)이 형성되어 있다. 여기서, 상기 물질층 패턴(24)은 상기 층간절연막들(26, 22) 및 절연층들(18, 14)과 적어도 1 : 5 이상의 식각 선택비를 갖는 물질로 형성된다. 예를 들어, 상기 층간절연막들(26, 22) 및 절연층들(18, 14)은 산화 물질, 질화 물질, 그리고 이들의 복합 물질 중 어느 하나로 형성되고, 상기 물질층 패턴(24)은 도핑 되지 않은 폴리실리콘, 질화 물질, SiON, 그리고 Al2O3 중 어느 하나로 형성된다.
상기 층간절연막(26), 제 1 배선(28a), 그리고 제 2 배선(28b) 상에 제 3 배선(31)을 사이에 두고 절연층들(30, 32)이 형성되어 있다.
상기 제 1 배선(28a) 및 제 2 배선(28b)은 예를 들어, 다마신 공정으로 형성되고, 텅스텐(W), TiN, WN, Al, 그리고 Cu 등의 금속 물질 중 어느 하나로 형성된다.
상기 셀 어레이 영역의 스토리지 전극(40)의 높이와, 주변회로 영역의 제 1 배선(28a) 및 절연층(30)의 높이가 거의 같게 형성되어 있다. 이것은, 셀 어레이 영역과 주변회로 영역의 단차가 거의 없음을 나타낸다.
상술한 바와 같은 반도체 메모리 장치의 제조 방법은 다음과 같다.
도 1a, 도 2a, 그리고 도 3a에 있어서, 반도체 메모리 장치의 제조 방법은 먼저, 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성된다. 상기 소자격리막(12)은 예를 들어, LOCOS 및 얕은 트렌치 격리(shallow trench isolation) 등의 방법 중 어느 하나로 형성된다. 반도체 기판(10) 상에 게이트 전극층들(13a, 13b, 13c) 및 소오스/드레인 영역(도면에 미도시)을 포함하는 트랜지스터(transistor)와, 콘택 패드(16a, 16b)가 형성된다. 상기 게이트 전극층들(13a, 13b, 13c)은 상기 활성 영역 상에 게이트 산화막(도면에 미도시)을 사이에 두고 형성되어 있고, 예를 들어, 폴리실리콘막 및 실리사이드막이 차례로 적층된 도전층 및 이 도전층을 덮도록 형성된 실리콘 질화막을 포함한다.
상기 콘택 패드(16a, 16b)는 예를 들어, 자기정렬 콘택 형성 방법으로 형성된다. 좀 더 구체적으로, 상기 게이트 전극층들(13a, 13b, 13c)이 형성된 후, 게이트 전극층들(13a, 13b, 13c)을 포함하여 반도체 기판(10) 상에 절연층(14)이 형성된다. 다음, 게이트 전극층들(13a, 13b, 13c) 사이의 활성 영역의 일부가 노출되도록 절연층(14)이 식각 되어 콘택 패드 형성용 콘택홀이 형성된다. 상기 콘택홀이 도전층으로 채워진 후, CMP 등의 평탄화 식각 공정이 수행되면 상기 콘택 패드(16a, 16b)가 완성된다.
상기 콘택 패드(16a, 16b)는 스토리지 전극 콘택 패드(16a) 및 비트 라인 콘택 패드(16b)를 포함한다.
도 1b, 도 2b, 그리고 도 3b를 참조하면, 상기 콘택 패드(16a, 16b)를 포함하여 절연층(14) 상에 절연층(18), 비트 라인(bit line)(20, 21), 층간절연막(22)이 차례로 형성된다. 상기 비트 라인(20, 21)은 일반적인 도전층 증착 및 패터닝 공정에 의해 형성되고, 상기 층간절연막(22)은 평탄한 상부 표면을 갖도록 형성된다.
도 1c, 도 2c, 그리고 도 3c에서와 같이, 상기 층간절연막(22) 상에 본 발명의 따른 핵심 패턴(key pattern)인 물질층 패턴(24)이 형성된다. 상기 물질층 패턴(24)은 상기 층간절연막(22) 상에 물질층이 형성된 후, 이 분야에서 잘 알려진 사진 식각 공정(photolithography)으로 셀 어레이 영역의 스토리지 전극 콘택홀 영역(25a)과, 주변회로 영역의 배선 콘택홀 영역(25b)이 오픈 되도록 패터닝 된다.
상기 패터닝 공정시 물질층 하부의 층간절연막(22)이 과도하게 식각 되지 않도록 한다. 이를 위해, 상기 물질층 패턴(24)은 상기 절연층들(14, 18), 층간절연막(22), 그리고 후속 층간절연막(26)과 적어도 1 : 5 이상의 식각 선택비를 갖는 물질로서, 반사율이 도전 물질에 비해 매우 낮은 물질로 형성된다. 예를 들어, 상기 절연층들(14, 18) 및 층간절연막들(22, 26)은 산화 물질, 질화 물질, 그리고 이들의 복합 물질 중 어느 하나로 형성되고, 상기 물질층 패턴(24)은 도핑 되지 않은 폴리실리콘, 질화 물질(nitride), SiON, 그리고 Al2O3 중 어느 하나로 형성된다. 따라서, 상기 물질층 패턴(24)은 셀 어레이 영역의 스토리지 노드 콘택홀 형성을 위한 식각 공정 및 주변회로 영역의 배선 콘택홀 형성을 위한 식각 공정시 콘택홀의 크기가 증가되는 것을 방지하게 된다.
도 1d, 도 2d, 그리고 도 3d에 있어서, 상기 물질층 패턴(24) 및 층간절연막(22) 상에 두꺼운 다른 층간절연막(26)이 증착 된다. 상기 층간절연막(26)은 적어도 0.4㎛ 이상의 두께를 갖도록 형성된다. 상기 층간절연막(26)은 평탄한 상부 표면을 갖도록 형성되고 예를 들어, 5000Å 내지 6000Å의 두께를 갖도록 형성된다. 한편, 상기 층간절연막(26)의 두께는 제 2 배선(28b)의 두께에 의해 결정될 수 있다.
다시, 도 3d를 참조하면, 상기 층간절연막(26) 상에 형성된 그루브(groove) 마스크(도면에 미도시)를 사용하여 주변회로 영역의 층간절연막(26), 배선 콘택홀 영역(25b)의 층간절연막(22), 그리고 절연층들(18, 14)이 차례로 식각 되어 제 1 배선용 오프닝(27a)이 형성된다. 이때, 상기 물질층 패턴(24)이 상기 층간절연막(26)에 대한 식각 정지층으로 사용되고 또한, 상기 층간절연막(22) 및 절연층들(18, 14) 식각시 식각 마스크로 사용된다. 상기 제 1 배선용 오프닝(27a) 형성과 동시에, 마찬가지로 상기 물질층 패턴(24)을 식각 정지층으로 사용하여 상기 층간절연막(26)이 식각 되어 제 2 배선용 오프닝(27b)이 형성된다.
마지막으로, 상기 제 1 및 제 2 배선용 오프닝(27a, 27b)을 완전히 채우도록 층간절연막(26) 상에 도전층이 형성된다. 상기 도전층을 CMP 등으로 제 1 및 제 2 배선용 오프닝(27a, 27b) 양측의 층간절연막(26)의 상부 표면이 노출될 때까지 평탄화 식각 하면 도 3e에 도시된 바와 같이, 제 1 배선(28a) 및 제 2 배선(28b) 등의 다마신 배선이 형성된다. 이때, 상기 제 2 배선(28b)은 더미 패턴(dummy pattern)으로 사용될 수 있다. 상술한 바와 같이, 상기 제 1 배선(28a) 및 제 2 배선(28b)이 다마신 공정으로 형성됨으로써, 종래 반사율이 높은 금속 물질이 패터닝 될 때 발생되는 오정렬 문제가 없게 된다.
상기 도전층은, 텅스텐(W), TiN, WN, Al, 그리고 Cu 등의 다마신 금속 물질 중 어느 하나로 형성된다. 상기 제 1 배선(28a), 제 2 배선(28b), 그리고 층간절연막(26) 상에 절연층(30)이 형성된 후, 후속 공정으로 제 3 배선(31) 및 절연층(32)이 차례로 형성된다. 상기 절연층(30)은 상기 층간절연막(26)의 두께를 포함하여 10000Å 내지 12000Å 정도의 두께를 갖도록 형성된다. 이로써, 상기 층간절연막(26)과 절연층(30)의 각 두께의 합은 후속 공정으로 형성되는 스토리지 전극(40)의 높이와 거의 같게 된다.
다음, 상기 셀 어레이 영역에 커패시터(43)가 형성된 후, 커패시터(43) 상에 절연층(44)이 증착 된다. 예를 들어, 상기 커패시터(43)는 바람직하게, 상기 주변회로 영역과 마찬가지로 동일한 다마신 방법으로 형성된다. 좀 더 구체적으로, 스토리지 전극 형성용 마스크(도면에 미도시)를 사용하여 셀 어레이 영역의 절연층(30), 층간절연막들(26, 22), 그리고 절연층(18)이 차례로 식각 되어 스토리지 전극용 오프닝이 형성된다. 이때, 상기 물질층 패턴(24)이 역시 상기 층간절연막(26)에 대한 식각 정지층으로 사용되고, 또한 상기 층간절연막(22) 및 절연층(18)에 대한 식각 마스크로 사용된다.
상기 스토리지 전극용 오프닝의 내벽 즉, 오프닝의 하부 및 양측벽을 포함하여 절연층(30) 상에 스토리지 전극용 도전층이 형성된 후, 이를 CMP 등으로 평탄화 식각 하면 스토리지 전극(40)이 형성된다. 상기 스토리지 전극(40)은 실린더형(cylinder type) 내지 스택형(stack type) 중 어느 형태로도 가능하다. 스토리지 전극(40) 양측의 절연층(30) 및 층간절연막(26)이 습식 식각 등의 등방성 식각으로 제거된다. 상기 스토리지 전극(40) 및 물질층 패턴(24) 상에 커패시터 유전막(41) 및 플레이트 전극(plate electrode)(42)이 차례로 형성되면 도 1e 및 도 2e에 도시된 바와 같이, 커패시터(43)가 완성된다. 상기 플레이트 전극(42)은 예를 들어, 평탄한 상부 표면을 갖도록 형성된다. 상기 플레이트 전극(42) 상에 절연층(44)이 형성된다.
상기 스택형의 스토리지 전극의 경우, 상기 다마신 기술이 아닌 일반적인 도전층 패턴 방법으로 형성될 수 있으나, 포토 공정 수가 증가될 뿐아니라, 공정이 복잡하여 원가가 증가되는 문제점이 있게 된다.
한편, 상기 주변회로 영역의 제 1 배선(28a) 및 제 2 배선(28b) 형성 공정과 셀 어레이 영역의 커패시터(43) 형성 공정 순서를 바꾸어 형성하는 것도 가능하다. 즉, 셀 어레이 영역에 상기 다마신 방법 내지 도전층 패턴 방법 등으로 커패시터(43)가 형성 된 후, 커패시터(43) 상에 절연층(44)이 증착 된다. 이어서, 상기 주변회로 영역의 층간절연막들(26, 22) 및 절연층들(18, 14)이 차례로 식각 되어 제 1 배선용 오프닝(27a) 및 제 2 배선용 오프닝(27b)이 각각 형성된다. 상기 제 1 배선용 오프닝(27a) 및 제 2 배선용 오프닝(27b)이 도전 물질로 채워져서 각각 제 1 배선(28a) 및 제 2 배선(28b)이 형성된다. 이때, 상기 제 2 배선(28b)은 더미 패턴(dummy pattern)으로 사용될 수 있다. 제 1 배선(28a) 및 제 2 배선(28b), 그리고 층간절연막(26) 상에 제 3 배선(31)을 사이에 두고 절연층들(30, 32)이 차례로 형성된다.
상기 커패시터(43)의 스토리지 전극(40), 제 1 배선(28a), 그리고 제 2 배선(28b)이 다마신 방법으로 형성되는 경우, 상기 물질층 패턴(24)이 이들 공정에 동일하게 적용되어 식각 정지층 및 식각 마스크로서 사용된다.
본 발명은 층간절연막 상에 층간절연막과 식각 선택비를 갖는 물질로 콘택홀 영역이 오픈된 물질층 패턴을 형성함으로써, 셀 어레이 영역과 주변회로 영역에 다마신 그루브 형성시 콘택홀의 형성을 용이하게 할 수 있고, 포토 공정 수를 줄임으로써 공정을 단순화시킬 수 있으며, 포토 공정의 오정렬 마진을 확보할 수 있다.
Claims (19)
- 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위한 소자격리막을 형성하는 단계;상기 반도체 기판 전면에 제 1 절연층, 비트 라인, 그리고 제 2 절연층을 차례로 형성하는 단계;상기 제 2 절연층 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴을 형성하는 단계;상기 물질층 패턴 및 제 2 절연층 상에 제 3 절연층을 형성하는 단계;그루브 마스크를 사용하여 상기 주변회로 영역의 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 제 1 배선용 오프닝을 형성하고, 동시에 제 3 절연층을 식각 하여 제 2 배선용 오프닝을 형성하되, 상기 물질층 패턴을 식각 정지층으로 사용하여 형성하는 단계; 및상기 제 1 배선용 오프닝 및 제 2 배선용 오프닝을 도전 물질로 채워서 각각 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 물질층 패턴은, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층과 식각 선택비를 갖는 물질로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 2 항에 있어서,상기 물질층 패턴은, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층과 적어도 1 : 5 이상의 식각 선택비를 갖는 물질로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 물질층 패턴은, 상기 제 1 배선용 오프닝 형성을 위한 제 2 절연층 및 제 1 절연층 식각시 마스크로 사용되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 물질층 패턴은, 도핑 되지 않은 폴리실리콘, 질화 물질, SiON 그리고 Al2O3 중 어느 하나로 형성되고, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층은 각각 산화 물질, 질화 물질, 그리고 이들의 복합 물질 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 3 절연층은, 적어도 0.4㎛ 이상의 두께로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 도전 물질은, 텅스텐(W), TiN, WN, Al, 그리고 Cu 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 배선, 그리고 제 3 절연층 상에 제 4 절연층을 형성하는 단계; 및스토리지 전극 형성용 마스크를 사용하여 상기 셀 어레이 영역의 제 4 절연층, 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 스토리지 전극용 오프닝을 형성하되, 상기 물질층 패턴을 상기 제 3 절연층에 대한 식각 정지층으로 사용하여 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
- 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위한 소자격리막을 형성하는 단계;상기 반도체 기판 전면에 제 1 절연층, 비트 라인, 그리고 제 2 절연층을 차례로 형성하는 단계;상기 제 2 절연층 상에 셀 어레이 영역의 스토리지 전극 콘택홀 영역과, 주변회로 영역의 배선 콘택홀 영역이 오픈된 물질층 패턴을 형성하는 단계;상기 물질층 패턴을 마스크로 사용하여 셀 어레이 영역의 제 2 절연층 및 제 1 절연층을 차례로 식각 하여 스토리지 전극 콘택홀을 형성하는 단계;상기 스토리지 전극 콘택홀을 통해 반도체 기판과 전기적으로 접속되는 스토리지 전극, 유전층, 그리고 플레이트 전극을 차례로 형성하여 커패시터를 형성하는 단계;반도체 기판 전면에 제 3 절연층을 형성하는 단계;그루브 마스크를 사용하여 상기 주변회로 영역의 제 3 절연층, 제 2 절연층, 그리고 제 1 절연층을 차례로 식각 하여 제 1 배선용 오프닝을 형성하고, 동시에 제 3 절연층을 식각 하여 제 2 배선용 오프닝을 형성하되, 상기 물질층 패턴을 식각 정지층으로 사용하여 형성하는 단계; 및상기 제 1 배선용 오프닝 및 제 2 배선용 오프닝을 도전 물질로 채워서 각각 제 1 배선 및 제 2 배선을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 물질층 패턴은, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층과 식각 선택비를 갖는 물질로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 물질층 패턴은, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층과 적어도 1 : 5 이상의 식각 선택비를 갖는 물질로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 물질층 패턴은, 제 1 배선용 오프닝 형성을 위한 상기 제 2 절연층 및 제 1 절연층 식각시 마스크로 사용되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 물질층 패턴은, 도핑 되지 않은 폴리실리콘, 질화 물질, SiON 그리고 Al2O3 중 어느 하나로 형성되고, 상기 제 1 절연층, 제 2 절연층, 그리고 제 3 절연층은 각각 산화 물질, 질화 물질, 그리고 이들의 복합 물질 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 제 3 절연층은, 적어도 0.4㎛ 이상의 두께로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 도전 물질은, 텅스텐(W), TiN, WN, Al, 그리고 Cu 중 어느 하나인 반도체 메모리 장치의 제조 방법.
- 셀 어레이 영역과 주변회로 영역을 갖는 반도체 기판 상에 활성 영역과 비활성 영역을 정의하기 위해 형성된 소자격리막;반도체 기판 전면에 비트 라인을 그 내부에 포함하도록 형성된 절연층;상기 절연층 상에 형성되어 있되, 셀 어레이 영역의 스토리지 전극 콘택홀 영역 및 주변회로 영역의 배선 콘택홀 영역이 오픈 되도록 형성된 물질층 패턴; 및상기 물질층 패턴 상에 형성되어 있되, 상기 절연층을 뚫고 셀 어레이 영역 및 주변회로 영역의 반도체 기판과 각각 전기적으로 접속되도록 형성된 커패시터 및 배선을 포함하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 물질층 패턴은, 상기 절연층과 식각 선택비를 갖는 물질로 형성되는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 절연층은, 산화 물질, 질화 물질, 그리고 이들의 복합 물질 중 어느 하나로 형성되고, 상기 물질층 패턴은, 도핑 되지 않은 폴리실리콘, 질화 물질, SiON, 그리고 Al2O3 중 어느 하나로 형성되는 반도체 메모리 장치의 제조 방법.
- 제 16 항에 있어서,상기 배선 물질은, 텅스텐(W), TiN, WN, Al, 그리고 Cu 중 어느 하나인 반도체 메모리 장치의 제조 방법.
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