JP2000031429A - 半導体メモリ装置の製造方法及びその構造 - Google Patents
半導体メモリ装置の製造方法及びその構造Info
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 ダマシン配線技術を用いる時にコンタクトホ
ールの形成を容易にし、フォト工程時誤整列マージンが
確保できる半導体メモリ装置の製造方法及びその構造を
提供する。 【解決手段】 素子隔離膜を形成する段階と、第１絶縁
層、ビットライン、第２絶縁層を順に形成する段階と、
第２絶縁層上にセルアレー領域のストレージ電極コンタ
クトホール領域と、物質層パターンを形成する段階と、
物質層パターン及び第２絶縁層上に第３絶縁層を形成す
る段階と、周辺回路領域の第３絶縁層、第２絶縁層、第
１絶縁層を順にエッチングして第１配線用オープニング
を形成し、第２配線用オープニングを形成し、物質層パ
ターンを形成する段階と、第１配線用オープニング及び
第２配線用オープニングを導電物質で充填して各々第１
配線及び第２配線を形成する段階とを含むことを特徴と
する。
ールの形成を容易にし、フォト工程時誤整列マージンが
確保できる半導体メモリ装置の製造方法及びその構造を
提供する。 【解決手段】 素子隔離膜を形成する段階と、第１絶縁
層、ビットライン、第２絶縁層を順に形成する段階と、
第２絶縁層上にセルアレー領域のストレージ電極コンタ
クトホール領域と、物質層パターンを形成する段階と、
物質層パターン及び第２絶縁層上に第３絶縁層を形成す
る段階と、周辺回路領域の第３絶縁層、第２絶縁層、第
１絶縁層を順にエッチングして第１配線用オープニング
を形成し、第２配線用オープニングを形成し、物質層パ
ターンを形成する段階と、第１配線用オープニング及び
第２配線用オープニングを導電物質で充填して各々第１
配線及び第２配線を形成する段階とを含むことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及びその構造に関するものであり、より詳しくは半導
体メモリ装置の製造方法及びその構造に関するものであ
る。特に、限界解像力以下のパターン(pattern)を構成
すると同時に多層配線のための象嵌(以下‘ダマシン(da
mascene)'と称する)技法を利用した半導体メモリ装置の
製造方法及びその構造に関するものである。
法及びその構造に関するものであり、より詳しくは半導
体メモリ装置の製造方法及びその構造に関するものであ
る。特に、限界解像力以下のパターン(pattern)を構成
すると同時に多層配線のための象嵌(以下‘ダマシン(da
mascene)'と称する)技法を利用した半導体メモリ装置の
製造方法及びその構造に関するものである。
【０００２】
【従来の技術】半導体装置が高集積化されることによっ
て、露光技術に対する要求が非常に深く議論されてい
る。露光技術は、一貫して波長(wave length)を短くす
る方向に展開されている。具体的には、ｇ-ライン(lin
e)(水銀ランプ波長;４３６ｎｍ)及びｉ-ライン(波長:３
６５ｎｍ)に続いて、最近にはＫｒＦエキサイマレーザ
ー(excimer laser)(波長:２４８ｎｍ)が用いられてお
り、今後は、ＡｒＦエキサイマレーザー(波長:１９３ｎ
ｍ)が有力である。このように、露光技術が短波長化さ
れていることはこれが微細パターンに非常に決定的な役
割をするためである。すなわち、微細パターンは集積回
路の性能を向上させるだけでなく、生産性向上を通した
コスト節減効果を提供することになる。
て、露光技術に対する要求が非常に深く議論されてい
る。露光技術は、一貫して波長(wave length)を短くす
る方向に展開されている。具体的には、ｇ-ライン(lin
e)(水銀ランプ波長;４３６ｎｍ)及びｉ-ライン(波長:３
６５ｎｍ)に続いて、最近にはＫｒＦエキサイマレーザ
ー(excimer laser)(波長:２４８ｎｍ)が用いられてお
り、今後は、ＡｒＦエキサイマレーザー(波長:１９３ｎ
ｍ)が有力である。このように、露光技術が短波長化さ
れていることはこれが微細パターンに非常に決定的な役
割をするためである。すなわち、微細パターンは集積回
路の性能を向上させるだけでなく、生産性向上を通した
コスト節減効果を提供することになる。
【０００３】しかし、微細パターン形成に必要な解像力
は光源の波長と係数Ｋ１に比例し、露光光学系の開口数
ＮＡに反比例する。係数Ｋ１はレジスト(resist)の性能
と超解像技術の有無で決定される。現在の開口数とレジ
ストの性能、そして超解像技術から見て、ｉ-ラインに
対しては０．３μｍを限界とみており、ＫｒＦに対して
は０．１５μｍを限界とみている。ＡｒＦの場合におい
ては現在明確に知られていないが、０．１０μｍ程度が
可能とする予測が支配的である。
は光源の波長と係数Ｋ１に比例し、露光光学系の開口数
ＮＡに反比例する。係数Ｋ１はレジスト(resist)の性能
と超解像技術の有無で決定される。現在の開口数とレジ
ストの性能、そして超解像技術から見て、ｉ-ラインに
対しては０．３μｍを限界とみており、ＫｒＦに対して
は０．１５μｍを限界とみている。ＡｒＦの場合におい
ては現在明確に知られていないが、０．１０μｍ程度が
可能とする予測が支配的である。
【０００４】限界解像力に対する条件は、大体最適の条
件から抽出されるものである。しかし、実際に工程を進
行する場合に、最適の条件を維持することは非常に難し
いことである。変化可能なトポロジイ(topology)があ
り、これによるフォトレジストの厚さの変化、そしてパ
ターニング物質(patterning material)の反射率の変化
等多くの問題点を持っているためである。
件から抽出されるものである。しかし、実際に工程を進
行する場合に、最適の条件を維持することは非常に難し
いことである。変化可能なトポロジイ(topology)があ
り、これによるフォトレジストの厚さの変化、そしてパ
ターニング物質(patterning material)の反射率の変化
等多くの問題点を持っているためである。
【０００５】また、実際工程特に、工程集積(process i
ntegration)において、実質的な限界として台頭される
のがパターン上の限界よりもっと深刻な問題点として現
れている。実質的な影響を最も大きく及ぼすものは、工
程の安全性を持たせるものとして、フォト進行時に生じ
る他の層(other layer)との誤整列マージン(misalignma
rgin)と、広い工程ウィンドウ(process window)、例え
ば、優れた平坦化及び低い縦横比(low aspect ratio)等
である。
ntegration)において、実質的な限界として台頭される
のがパターン上の限界よりもっと深刻な問題点として現
れている。実質的な影響を最も大きく及ぼすものは、工
程の安全性を持たせるものとして、フォト進行時に生じ
る他の層(other layer)との誤整列マージン(misalignma
rgin)と、広い工程ウィンドウ(process window)、例え
ば、優れた平坦化及び低い縦横比(low aspect ratio)等
である。
【０００６】フォト工程進行時誤整列マージンはパター
ン形成に準じており、これはパターン技術の能力の向上
に比べて不足した状態で進められている。これは素子が
高集積化されて行くことによってクリティカル層(criti
cal layer)であってもなくてもすべてに該当されてい
る。また、高集積化は大口径化、もっと大きいチップサ
イズ(chip size)、そしてもっと大きい基板を意味する
とも言える。これはすなわちフォト進行時の誤整列マー
ジンと直結され、これに対する安全性が要求される。
ン形成に準じており、これはパターン技術の能力の向上
に比べて不足した状態で進められている。これは素子が
高集積化されて行くことによってクリティカル層(criti
cal layer)であってもなくてもすべてに該当されてい
る。また、高集積化は大口径化、もっと大きいチップサ
イズ(chip size)、そしてもっと大きい基板を意味する
とも言える。これはすなわちフォト進行時の誤整列マー
ジンと直結され、これに対する安全性が要求される。
【０００７】これを克服するための一つの方法としてダ
マシン(damascene)が採用されている。ダマシン(damasc
ene)とは、美術工芸で金乃至銀などを象嵌することを意
味する。このような理由で、配線用グルーブ(groove)に
メタルを埋め込んで形成するグルーブ配線をダマシン(d
amascene)配線と呼ぶ。
マシン(damascene)が採用されている。ダマシン(damasc
ene)とは、美術工芸で金乃至銀などを象嵌することを意
味する。このような理由で、配線用グルーブ(groove)に
メタルを埋め込んで形成するグルーブ配線をダマシン(d
amascene)配線と呼ぶ。
【０００８】ダマシン(damascene)配線が半導体配線技
術分野で脚光を浴びるようになった理由は、銅Ｃｕ配線
が今後配線技術として活発に研究開発されているためで
ある。銅は抵抗が低くて配線としての信頼性が高い材料
として注目されているが、エッチング(etching)が難し
くて通常のアルミニウムＡｌ配線のように膜を形成した
後、エッチングして配線を形成することがむずかしい。
したがって、配線用グルーブをあらかじめ形成した後、
グルーブを化学気相蒸着(chemical vapor deposition；
以下‘ＣＶＤ’と称する)またはスパッタリング／リフ
ロー(sputtering/reflow)方式を通して埋め込む。次
に、グルーブ両側の表面に残っている銅をＣＭＰ(chemi
cal mechanical polishing)方法で取り除いてグルーブ
配線を完成するダマシン(damascene)配線が試みられて
きた。
術分野で脚光を浴びるようになった理由は、銅Ｃｕ配線
が今後配線技術として活発に研究開発されているためで
ある。銅は抵抗が低くて配線としての信頼性が高い材料
として注目されているが、エッチング(etching)が難し
くて通常のアルミニウムＡｌ配線のように膜を形成した
後、エッチングして配線を形成することがむずかしい。
したがって、配線用グルーブをあらかじめ形成した後、
グルーブを化学気相蒸着(chemical vapor deposition；
以下‘ＣＶＤ’と称する)またはスパッタリング／リフ
ロー(sputtering/reflow)方式を通して埋め込む。次
に、グルーブ両側の表面に残っている銅をＣＭＰ(chemi
cal mechanical polishing)方法で取り除いてグルーブ
配線を完成するダマシン(damascene)配線が試みられて
きた。
【０００９】最近にはダマシン(damascene)配線が当初
局所配線であるタングステンＷ配線で始まったが、タン
グステンに対しては既にＣＶＤ技術が確立され、銅及び
アルミニウム等に展開されており、ＣＭＰ技術もまた最
近急成長して一般に用いられている。
局所配線であるタングステンＷ配線で始まったが、タン
グステンに対しては既にＣＶＤ技術が確立され、銅及び
アルミニウム等に展開されており、ＣＭＰ技術もまた最
近急成長して一般に用いられている。
【００１０】ダマシン(damascene)配線技術は上述のよ
うな理由で始まったが、最近には非常に多くの検討が行
なわれている。最近素子が高集積化されて行くことによ
って、パターンサイズ(pattern size)が非常に小さくな
っており、また素子の特性上の損害を最小化するために
垂直スケーリング(vertical scaling)は用いられていな
い。これは配線として用いられる物質の種類、物質の厚
さ、そしてパターンサイズ等は変わらなく、むしろ変化
の反対方向に逆行しようとするためである。
うな理由で始まったが、最近には非常に多くの検討が行
なわれている。最近素子が高集積化されて行くことによ
って、パターンサイズ(pattern size)が非常に小さくな
っており、また素子の特性上の損害を最小化するために
垂直スケーリング(vertical scaling)は用いられていな
い。これは配線として用いられる物質の種類、物質の厚
さ、そしてパターンサイズ等は変わらなく、むしろ変化
の反対方向に逆行しようとするためである。
【００１１】このような問題点を克服するためにダマシ
ン(damascene)配線技術が積極的に導入されている。こ
れは導電層をパターニングする場合において、高い反射
率のためフォトレジストパターン形成が難しく、導電層
の高い厚さに対するエッチングが難しくて(選択比及び
ゆがみ(skew)等)、後続工程すなわち平坦化工程が非常
に難しいという弱点を克服できるためである。
ン(damascene)配線技術が積極的に導入されている。こ
れは導電層をパターニングする場合において、高い反射
率のためフォトレジストパターン形成が難しく、導電層
の高い厚さに対するエッチングが難しくて(選択比及び
ゆがみ(skew)等)、後続工程すなわち平坦化工程が非常
に難しいという弱点を克服できるためである。
【００１２】しかし、通常的に用いられるダマシン(dam
ascene)配線技術はパターンサイズが０．５μｍ以下で
ある配線及びコンタクトホールを持っている場合、多く
の問題点を持っている。特に、ダマシン(damascene)技
術の問題点は既に形成しておいたコンタクトホールがダ
マシン(damascene)配線のためのグルーブ形成時そのサ
イズが大きくなることである。これを防止するためコン
タクトホールのサイズを小さくすることは素子が高集積
化されて行くことによってもっと難しくなるのが実情で
ある。
ascene)配線技術はパターンサイズが０．５μｍ以下で
ある配線及びコンタクトホールを持っている場合、多く
の問題点を持っている。特に、ダマシン(damascene)技
術の問題点は既に形成しておいたコンタクトホールがダ
マシン(damascene)配線のためのグルーブ形成時そのサ
イズが大きくなることである。これを防止するためコン
タクトホールのサイズを小さくすることは素子が高集積
化されて行くことによってもっと難しくなるのが実情で
ある。
【００１３】他の方法で、ダマシン(damascene)配線の
ためのグルーブ形成後コンタクトホールを形成する場
合、コンタクトホール形成のためのフォトレジストパタ
ーンがグルーブパターンのなかで形成可能でなければで
きない。しかし、この方法はグルーブの深さが深くなる
ほど、またグルーブパターンのサイズが小さくなるほど
もっと難しくなる問題点がある。
ためのグルーブ形成後コンタクトホールを形成する場
合、コンタクトホール形成のためのフォトレジストパタ
ーンがグルーブパターンのなかで形成可能でなければで
きない。しかし、この方法はグルーブの深さが深くなる
ほど、またグルーブパターンのサイズが小さくなるほど
もっと難しくなる問題点がある。
【００１４】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、ダマシン
(damascene)配線技術を用いる時生じるコンタクトホー
ルを形成する難しさを解決でき、フォト工程時誤整列マ
ージンを確保することができる半導体メモリ装置の製造
方法及びその構造を提供する。
問題点を解決するため提案されたものとして、ダマシン
(damascene)配線技術を用いる時生じるコンタクトホー
ルを形成する難しさを解決でき、フォト工程時誤整列マ
ージンを確保することができる半導体メモリ装置の製造
方法及びその構造を提供する。
【００１５】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体メモリ装置の製造方法は、
セルアレー領域と周辺回路領域を有する半導体基板上に
活性領域と非活性領域を定義するための素子隔離膜を形
成する段階と、半導体基板全面に第１絶縁層、ビットラ
イン、そして第２絶縁層を順に形成する段階と、第２絶
縁層上にセルアレー領域のストレージ電極コンタクトホ
ール領域と、周辺回路領域の配線コンタクトホール領域
がオープンされた物質層パターンを形成する段階と、物
質層パターン及び第２絶縁層上に第３絶縁層を形成する
段階と、グルーブマスクを用いて周辺回路領域の第３絶
縁層、第２絶縁層、そして第１絶縁層を順にエッチング
して第１配線用オープニングを形成し、同時に第３絶縁
層をエッチングして第２配線用オープニングを形成し、
物質層パターンをエッチング停止層として用いて形成す
る段階と、第１配線用オープニング及び第２配線用オー
プニングに各々導電物質を充填して第１配線及び第２配
線を形成する段階とを含む。
めの本発明によると、半導体メモリ装置の製造方法は、
セルアレー領域と周辺回路領域を有する半導体基板上に
活性領域と非活性領域を定義するための素子隔離膜を形
成する段階と、半導体基板全面に第１絶縁層、ビットラ
イン、そして第２絶縁層を順に形成する段階と、第２絶
縁層上にセルアレー領域のストレージ電極コンタクトホ
ール領域と、周辺回路領域の配線コンタクトホール領域
がオープンされた物質層パターンを形成する段階と、物
質層パターン及び第２絶縁層上に第３絶縁層を形成する
段階と、グルーブマスクを用いて周辺回路領域の第３絶
縁層、第２絶縁層、そして第１絶縁層を順にエッチング
して第１配線用オープニングを形成し、同時に第３絶縁
層をエッチングして第２配線用オープニングを形成し、
物質層パターンをエッチング停止層として用いて形成す
る段階と、第１配線用オープニング及び第２配線用オー
プニングに各々導電物質を充填して第１配線及び第２配
線を形成する段階とを含む。
【００１６】この方法の望ましい実施形態において、第
１及び第２配線、そして第３絶縁層上に第４絶縁層を形
成する段階と、ストレージ電極形成用マスクを用いてセ
ルアレー領域の第４絶縁層、第３絶縁層、第２絶縁層、
そして第１絶縁層を順にエッチングしてストレージ電極
用オープニングを形成し、物質層パターンを第３絶縁層
に対するエッチング停止層として用いて形成する段階を
付加的に含むことができる。
１及び第２配線、そして第３絶縁層上に第４絶縁層を形
成する段階と、ストレージ電極形成用マスクを用いてセ
ルアレー領域の第４絶縁層、第３絶縁層、第２絶縁層、
そして第１絶縁層を順にエッチングしてストレージ電極
用オープニングを形成し、物質層パターンを第３絶縁層
に対するエッチング停止層として用いて形成する段階を
付加的に含むことができる。
【００１７】上述の目的を達成するための本発明による
と、半導体メモリ装置の製造方法は、セルアレー領域と
周辺回路領域を有する半導体基板上に活性領域と非活性
領域を定義するための素子隔離膜を形成する段階と、半
導体基板全面に第１絶縁層、ビットライン、そして第２
絶縁層を順に形成する段階と、第２絶縁層上にセルアレ
ー領域のストレージ電極コンタクトホール領域と、周辺
回路領域の配線コンタクトホール領域がオープンされた
物質層パターンを形成する段階と、物質層パターンをマ
スクとして用いてセルアレー領域の第２絶縁層及び第１
絶縁層を順にエッチングしてストレージ電極コンタクト
ホールを形成する段階と、ストレージ電極コンタクトホ
ールを通して半導体基板と電気的に接続されるストレー
ジ電極、誘電層、そしてプレート電極を順に形成してキ
ャパシタを形成する段階と、半導体基板全面に第３絶縁
層を形成する段階と、グルーブマスクを用いて周辺回路
領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順
にエッチングして第１配線用オープニングを形成し、同
時に第３絶縁層をエッチングして第２配線用オープニン
グを形成し、物質層パターンをエッチング停止層として
用いて形成する段階と、第１配線用オープニング及び第
２配線用オープニングを導電物質で充填して各々第１配
線及び第２配線を形成する段階とを含む。
と、半導体メモリ装置の製造方法は、セルアレー領域と
周辺回路領域を有する半導体基板上に活性領域と非活性
領域を定義するための素子隔離膜を形成する段階と、半
導体基板全面に第１絶縁層、ビットライン、そして第２
絶縁層を順に形成する段階と、第２絶縁層上にセルアレ
ー領域のストレージ電極コンタクトホール領域と、周辺
回路領域の配線コンタクトホール領域がオープンされた
物質層パターンを形成する段階と、物質層パターンをマ
スクとして用いてセルアレー領域の第２絶縁層及び第１
絶縁層を順にエッチングしてストレージ電極コンタクト
ホールを形成する段階と、ストレージ電極コンタクトホ
ールを通して半導体基板と電気的に接続されるストレー
ジ電極、誘電層、そしてプレート電極を順に形成してキ
ャパシタを形成する段階と、半導体基板全面に第３絶縁
層を形成する段階と、グルーブマスクを用いて周辺回路
領域の第３絶縁層、第２絶縁層、そして第１絶縁層を順
にエッチングして第１配線用オープニングを形成し、同
時に第３絶縁層をエッチングして第２配線用オープニン
グを形成し、物質層パターンをエッチング停止層として
用いて形成する段階と、第１配線用オープニング及び第
２配線用オープニングを導電物質で充填して各々第１配
線及び第２配線を形成する段階とを含む。
【００１８】上述の目的を達成するための本発明による
と、半導体メモリ装置は、セルアレー領域と周辺回路領
域を有する半導体基板上に活性領域と非活性領域を定義
するために形成された素子隔離膜と、半導体基板全面に
ビットラインを間に置いて形成された絶縁層と、絶縁層
上に形成されており、セルアレー領域のストレージ電極
コンタクトホール領域及び周辺回路領域の配線コンタク
トホール領域がオープンされるように形成された物質層
パターンと、物質層パターン上に形成されており、絶縁
層を貫通してセルアレー領域及び周辺回路領域の半導体
基板と各々電気的に接続されるように形成されたキャパ
シタ及び配線とを含む。
と、半導体メモリ装置は、セルアレー領域と周辺回路領
域を有する半導体基板上に活性領域と非活性領域を定義
するために形成された素子隔離膜と、半導体基板全面に
ビットラインを間に置いて形成された絶縁層と、絶縁層
上に形成されており、セルアレー領域のストレージ電極
コンタクトホール領域及び周辺回路領域の配線コンタク
トホール領域がオープンされるように形成された物質層
パターンと、物質層パターン上に形成されており、絶縁
層を貫通してセルアレー領域及び周辺回路領域の半導体
基板と各々電気的に接続されるように形成されたキャパ
シタ及び配線とを含む。
【００１９】図１３及び図１４を参照すると、本発明の
実施形態による新規な半導体メモリ装置の製造方法及び
その構造は、絶縁層上にセルアレー領域のストレージ電
極コンタクトホール領域と、周辺回路領域の配線コンタ
クトホール領域がオープンされた物質層パターンが形成
される。物質層パターン及び絶縁層上に厚い層間絶縁膜
が蒸着される。グルーブマスクを用いて周辺回路領域の
層間絶縁膜及び絶縁層が順にエッチングされて第１配線
用オープニングが形成され、同時に層間絶縁膜がエッチ
ングされて第２配線用オープニングが形成される。
実施形態による新規な半導体メモリ装置の製造方法及び
その構造は、絶縁層上にセルアレー領域のストレージ電
極コンタクトホール領域と、周辺回路領域の配線コンタ
クトホール領域がオープンされた物質層パターンが形成
される。物質層パターン及び絶縁層上に厚い層間絶縁膜
が蒸着される。グルーブマスクを用いて周辺回路領域の
層間絶縁膜及び絶縁層が順にエッチングされて第１配線
用オープニングが形成され、同時に層間絶縁膜がエッチ
ングされて第２配線用オープニングが形成される。
【００２０】この際、物質層パターンがエッチング停止
層として用いられる。このような半導体装置の製造方法
及びその構造により、層間絶縁膜上に層間絶縁膜とエッ
チング選択比を有する物質でコンタクトホール領域がオ
ープンされた物質層パターンを形成することによって、
ダマシン(damascene)グルーブ形成時コンタクトホール
の形成を容易にでき、フォト工程数を減らすことによっ
て工程を単純化させることができ、コンタクトホール形
成のためのフォト工程の誤整列マージンを確保すること
ができる。
層として用いられる。このような半導体装置の製造方法
及びその構造により、層間絶縁膜上に層間絶縁膜とエッ
チング選択比を有する物質でコンタクトホール領域がオ
ープンされた物質層パターンを形成することによって、
ダマシン(damascene)グルーブ形成時コンタクトホール
の形成を容易にでき、フォト工程数を減らすことによっ
て工程を単純化させることができ、コンタクトホール形
成のためのフォト工程の誤整列マージンを確保すること
ができる。
【００２１】
【発明の実施の形態】以下、図１乃至図１５を参照して
本発明の実施形態を詳しく説明する。図６乃至図１０そ
して図１１乃至図１５において、図１乃至図５に示され
た半導体メモリ装置の構成要素と同一な機能を有する構
成要素に対しては同一な参照番号を明記する。図１乃至
図５は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、ワードライ
ンの延長方向に切取った断面図であり、図６乃至図１０
は本発明の実施形態による半導体メモリ装置の製造方法
の工程の流れを順次的に示す図であり、ビットラインの
延長方向に切取った断面図である。また、図１１乃至図
１５は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、周辺回路領
域を切取った断面図である。
本発明の実施形態を詳しく説明する。図６乃至図１０そ
して図１１乃至図１５において、図１乃至図５に示され
た半導体メモリ装置の構成要素と同一な機能を有する構
成要素に対しては同一な参照番号を明記する。図１乃至
図５は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、ワードライ
ンの延長方向に切取った断面図であり、図６乃至図１０
は本発明の実施形態による半導体メモリ装置の製造方法
の工程の流れを順次的に示す図であり、ビットラインの
延長方向に切取った断面図である。また、図１１乃至図
１５は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、周辺回路領
域を切取った断面図である。
【００２２】まず、図５、図１０及び図１５を参照して
本発明の実施形態による半導体メモリ装置の構造を説明
する。図５、図１０及び図１５において、本発明の実施
形態による半導体メモリ装置は、セルアレー領域と周辺
回路領域を有する半導体基板１０上に活性領域と非活性
領域を定義するため素子隔離膜１２が形成されている。
半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３
ｃが形成されており、セルアレー領域のゲート電極層１
３ａ間の活性領域と電気的に接続されるようにコンタク
トパッド１６ａ、１６ｂが形成されている。コンタクト
パッド１６ａ、１６ｂの両側には絶縁層１４が形成され
ている。コンタクトパッド１６ａ、１６ｂ及び絶縁層１
４上に絶縁層１８、ビットライン２０、２１、そして層
間絶縁膜２２が順に形成されている。
本発明の実施形態による半導体メモリ装置の構造を説明
する。図５、図１０及び図１５において、本発明の実施
形態による半導体メモリ装置は、セルアレー領域と周辺
回路領域を有する半導体基板１０上に活性領域と非活性
領域を定義するため素子隔離膜１２が形成されている。
半導体基板１０上にゲート電極層１３ａ、１３ｂ、１３
ｃが形成されており、セルアレー領域のゲート電極層１
３ａ間の活性領域と電気的に接続されるようにコンタク
トパッド１６ａ、１６ｂが形成されている。コンタクト
パッド１６ａ、１６ｂの両側には絶縁層１４が形成され
ている。コンタクトパッド１６ａ、１６ｂ及び絶縁層１
４上に絶縁層１８、ビットライン２０、２１、そして層
間絶縁膜２２が順に形成されている。
【００２３】層間絶縁膜２２上にセルアレー領域のスト
レージ電極コンタクトホール領域２５ａ及び周辺回路領
域の配線コンタクトホール領域２５ｂがオープンされる
ように物質層パターン２４が形成されている。セルアレ
ー領域の物質層パターン２４上に、層間絶縁膜２２及び
絶縁層１８を貫通してコンタクトパッド１６ａと電気的
に接続されるようにキャパシタ４３が形成されている。
キャパシタ４３はストレージ電極４０、ストレージ電極
４０を含んで物質層パターン２４上に形成されたキャパ
シタ誘電膜４１、そしてキャパシタ誘電膜４１上に形成
されたプレート電極(plate electrode)４２を含む。
レージ電極コンタクトホール領域２５ａ及び周辺回路領
域の配線コンタクトホール領域２５ｂがオープンされる
ように物質層パターン２４が形成されている。セルアレ
ー領域の物質層パターン２４上に、層間絶縁膜２２及び
絶縁層１８を貫通してコンタクトパッド１６ａと電気的
に接続されるようにキャパシタ４３が形成されている。
キャパシタ４３はストレージ電極４０、ストレージ電極
４０を含んで物質層パターン２４上に形成されたキャパ
シタ誘電膜４１、そしてキャパシタ誘電膜４１上に形成
されたプレート電極(plate electrode)４２を含む。
【００２４】ストレージ電極４０は例えば、ダマシン(d
amascene)工程で形成され、ドーピングされたポリシリ
コン、タングステンＷ、ＴｉＷ、そしてＴｉＳｉｘなど
の導電物質中いずれか一つで形成される。
amascene)工程で形成され、ドーピングされたポリシリ
コン、タングステンＷ、ＴｉＷ、そしてＴｉＳｉｘなど
の導電物質中いずれか一つで形成される。
【００２５】周辺回路領域の物質層パターン２４上に厚
い層間絶縁膜２６が形成されており、層間絶縁膜２６、
２２及び絶縁層１８、１４を貫通て半導体基板１０と電
気的に接続されるように第１配線２８ａが形成されてい
る。また、層間絶縁膜２６を貫通して物質層パターン２
４と接触するように第２配線２８ｂが形成されている。
ここで、物質層パターン２４は層間絶縁膜２６、２２及
び絶縁層１８、１４と少なくとも１：５以上のエッチン
グ選択比を有する物質で形成される。例えば、層間絶縁
膜２６、２２及び絶縁層１８、１４は酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成さ
れ、物質層パターン２４はドーピングされていないポリ
シリコン、窒化物質、ＳｉＯＮ、そしてＡｌ2Ｏ3中いず
れか一つで形成される。
い層間絶縁膜２６が形成されており、層間絶縁膜２６、
２２及び絶縁層１８、１４を貫通て半導体基板１０と電
気的に接続されるように第１配線２８ａが形成されてい
る。また、層間絶縁膜２６を貫通して物質層パターン２
４と接触するように第２配線２８ｂが形成されている。
ここで、物質層パターン２４は層間絶縁膜２６、２２及
び絶縁層１８、１４と少なくとも１：５以上のエッチン
グ選択比を有する物質で形成される。例えば、層間絶縁
膜２６、２２及び絶縁層１８、１４は酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成さ
れ、物質層パターン２４はドーピングされていないポリ
シリコン、窒化物質、ＳｉＯＮ、そしてＡｌ2Ｏ3中いず
れか一つで形成される。
【００２６】層間絶縁膜２６、第１配線２８ａ、そして
第２配線２８ｂ上に第３配線３１を間に置いて絶縁層３
０、３２が形成されている。第１配線２８ａ及び第２配
線２８ｂは例えば、ダマシン(damascene)工程で形成さ
れ、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ
などのメタル物質中いずれか一つで形成される。セルア
レー領域のストレージ電極４０の高さと、周辺回路領域
の第１配線２８ａ及び絶縁層３０の高さがほぼ同じく形
成されている。これは、セルアレー領域と周辺回路領域
の段差がほぼないことを示す。
第２配線２８ｂ上に第３配線３１を間に置いて絶縁層３
０、３２が形成されている。第１配線２８ａ及び第２配
線２８ｂは例えば、ダマシン(damascene)工程で形成さ
れ、タングステンＷ、ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ
などのメタル物質中いずれか一つで形成される。セルア
レー領域のストレージ電極４０の高さと、周辺回路領域
の第１配線２８ａ及び絶縁層３０の高さがほぼ同じく形
成されている。これは、セルアレー領域と周辺回路領域
の段差がほぼないことを示す。
【００２７】上述のような半導体メモリ装置の製造方法
は次の通りである。図１、図６、そして図１１におい
て、半導体メモリ装置の製造方法は、まず、セルアレー
領域と周辺回路領域を有する半導体基板１０上に活性領
域と非活性領域を定義するために素子隔離膜１２が形成
される。素子隔離膜１２は、例えば、ＬＯＣＯＳ及び浅
いトレンチ隔離(shallow trench isolation)などの方法
中いずれか一つで形成される。半導体基板１０上にゲー
ト電極層１３ａ、１３ｂ、１３ｃ及びソース／ドレーン
領域(図示せず)を含むトランジスタ(transistor)と、コ
ンタクトパッド１６ａ、１６ｂが形成される。ゲート電
極層１３ａ、１３ｂ、１３ｃは活性領域上にゲート酸化
膜(図示せず)を間に置いて形成されており、例えば、ポ
リシリコン膜及びシリサイド膜が順に積層された導電層
及びこの導電層を包むように形成されたシリコン窒化膜
を含む。
は次の通りである。図１、図６、そして図１１におい
て、半導体メモリ装置の製造方法は、まず、セルアレー
領域と周辺回路領域を有する半導体基板１０上に活性領
域と非活性領域を定義するために素子隔離膜１２が形成
される。素子隔離膜１２は、例えば、ＬＯＣＯＳ及び浅
いトレンチ隔離(shallow trench isolation)などの方法
中いずれか一つで形成される。半導体基板１０上にゲー
ト電極層１３ａ、１３ｂ、１３ｃ及びソース／ドレーン
領域(図示せず)を含むトランジスタ(transistor)と、コ
ンタクトパッド１６ａ、１６ｂが形成される。ゲート電
極層１３ａ、１３ｂ、１３ｃは活性領域上にゲート酸化
膜(図示せず)を間に置いて形成されており、例えば、ポ
リシリコン膜及びシリサイド膜が順に積層された導電層
及びこの導電層を包むように形成されたシリコン窒化膜
を含む。
【００２８】コンタクトパッド１６ａ、１６ｂは、例え
ば、自己整列コンタクト形成方法で形成される。もっと
具体的に、ゲート電極層１３ａ、１３ｂ、１３ｃが形成
された後、ゲート電極層１３ａ、１３ｂ、１３ｃを含ん
で半導体基板１０上に絶縁層１４が形成される。次に、
ゲート電極層１３ａ、１３ｂ、１３ｃ間の活性領域の一
部が露出されるように絶縁層１４がエッチングされてコ
ンタクトパッド形成用コンタクトホールが形成される。
コンタクトホールが導電層で充填された後、ＣＭＰなど
の平坦化エッチング工程が遂行されるとコンタクトパッ
ド１６ａ、１６ｂが完成される。
ば、自己整列コンタクト形成方法で形成される。もっと
具体的に、ゲート電極層１３ａ、１３ｂ、１３ｃが形成
された後、ゲート電極層１３ａ、１３ｂ、１３ｃを含ん
で半導体基板１０上に絶縁層１４が形成される。次に、
ゲート電極層１３ａ、１３ｂ、１３ｃ間の活性領域の一
部が露出されるように絶縁層１４がエッチングされてコ
ンタクトパッド形成用コンタクトホールが形成される。
コンタクトホールが導電層で充填された後、ＣＭＰなど
の平坦化エッチング工程が遂行されるとコンタクトパッ
ド１６ａ、１６ｂが完成される。
【００２９】コンタクトパッド１６ａ、１６ｂはストレ
ージ電極コンタクトパッド１６ａ及びビットラインコン
タクトパッド１６ｂを含む。図２、図７、そして図１２
を参照すると、コンタクトパッド１６ａ、１６ｂを含ん
で絶縁層１４上に絶縁層１８、ビットライン(bit line)
２０、２１、層間絶縁膜２２が順に形成される。ビット
ライン２０、２１は一般的な導電層蒸着及びパターニン
グ工程により形成され、層間絶縁膜２２は平らな上部表
面を有するように形成される。
ージ電極コンタクトパッド１６ａ及びビットラインコン
タクトパッド１６ｂを含む。図２、図７、そして図１２
を参照すると、コンタクトパッド１６ａ、１６ｂを含ん
で絶縁層１４上に絶縁層１８、ビットライン(bit line)
２０、２１、層間絶縁膜２２が順に形成される。ビット
ライン２０、２１は一般的な導電層蒸着及びパターニン
グ工程により形成され、層間絶縁膜２２は平らな上部表
面を有するように形成される。
【００３０】図２、図７、そして図１２と同じように、
層間絶縁膜２２上に本発明による核心パターン(key pat
tern)である物質層パターン２４が形成される。物質層
パターン２４は層間絶縁膜２２上に物質層が形成された
後、この分野でよく知られたフォトエッチング工程(pho
to lithography)でセルアレー領域のストレージ電極コ
ンタクトホール領域２５ａと、周辺回路領域の配線コン
タクトホール領域２５ｂがオープンされるようにパター
ニングされる。
層間絶縁膜２２上に本発明による核心パターン(key pat
tern)である物質層パターン２４が形成される。物質層
パターン２４は層間絶縁膜２２上に物質層が形成された
後、この分野でよく知られたフォトエッチング工程(pho
to lithography)でセルアレー領域のストレージ電極コ
ンタクトホール領域２５ａと、周辺回路領域の配線コン
タクトホール領域２５ｂがオープンされるようにパター
ニングされる。
【００３１】パターニング工程時物質層下部の層間絶縁
膜２２が過度にエッチングされないようにする。このた
め、物質層パターン２４は絶縁層１４、１８、層間絶縁
膜２２、そして後続層間絶縁膜２６と少なくとも１：５
以上のエッチング選択比を有する物質であり、反射率が
導電物質に比べて非常に低い物質で形成される。例え
ば、絶縁層１４、１８及び層間絶縁膜２２、２６は酸化
物質、窒化物質そしてこれらの複合物質中いずれか一つ
で形成され、物質層パターン２４はドーピングされてい
ないポリシリコン、窒化物質(nitride)ＳｉＯＮそして
Ａｌ2Ｏ3中いずれか一つで形成される。
膜２２が過度にエッチングされないようにする。このた
め、物質層パターン２４は絶縁層１４、１８、層間絶縁
膜２２、そして後続層間絶縁膜２６と少なくとも１：５
以上のエッチング選択比を有する物質であり、反射率が
導電物質に比べて非常に低い物質で形成される。例え
ば、絶縁層１４、１８及び層間絶縁膜２２、２６は酸化
物質、窒化物質そしてこれらの複合物質中いずれか一つ
で形成され、物質層パターン２４はドーピングされてい
ないポリシリコン、窒化物質(nitride)ＳｉＯＮそして
Ａｌ2Ｏ3中いずれか一つで形成される。
【００３２】したがって、物質層パターン２４はセルア
レー領域のストレージＮＯＤＥコンタクトホール形成の
ためのエッチング工程及び周辺回路領域の配線コンタク
トホール形成のためのエッチング工程時コンタクトホー
ルのサイズが大きくなることを防止するようになる。
レー領域のストレージＮＯＤＥコンタクトホール形成の
ためのエッチング工程及び周辺回路領域の配線コンタク
トホール形成のためのエッチング工程時コンタクトホー
ルのサイズが大きくなることを防止するようになる。
【００３３】図４、図９、そして図１４において、物質
層パターン２４及び層間絶縁膜２２上に厚い他の層間絶
縁膜２６が蒸着される。層間絶縁膜２６は少なくとも
０．４μｍ以上の厚さを有するように形成される。層間
絶縁膜２６は平らな上部表面を有するように形成されて
例えば、５０００Å乃至６０００Åの厚さを有するよう
に形成される。一方、層間絶縁膜２６の厚さは第２配線
２８ｂの厚さにより決定できる。
層パターン２４及び層間絶縁膜２２上に厚い他の層間絶
縁膜２６が蒸着される。層間絶縁膜２６は少なくとも
０．４μｍ以上の厚さを有するように形成される。層間
絶縁膜２６は平らな上部表面を有するように形成されて
例えば、５０００Å乃至６０００Åの厚さを有するよう
に形成される。一方、層間絶縁膜２６の厚さは第２配線
２８ｂの厚さにより決定できる。
【００３４】再び、図１４を参照すると、層間絶縁膜２
６上に形成されたグルーブ(groove)マスク(図示せず)を
用いて周辺回路領域の層間絶縁膜２６、配線コンタクト
ホール領域２５ｂの層間絶縁膜２２、そして絶縁層１
８、１４が順にエッチングされて第１配線用オープニン
グ２７ａが形成される。この際、物質層パターン２４が
層間絶縁膜２６に対するエッチング停止層として用いら
れ、また、層間絶縁膜２２及び絶縁層１８、１４エッチ
ング時エッチングマスクとして用いられる。第１配線用
オープニング２７ａ形成と同時に、物質層パターン２４
をエッチング停止層として用いて層間絶縁膜２６がエッ
チングされて第２配線用オープニング２７bが形成され
る。
６上に形成されたグルーブ(groove)マスク(図示せず)を
用いて周辺回路領域の層間絶縁膜２６、配線コンタクト
ホール領域２５ｂの層間絶縁膜２２、そして絶縁層１
８、１４が順にエッチングされて第１配線用オープニン
グ２７ａが形成される。この際、物質層パターン２４が
層間絶縁膜２６に対するエッチング停止層として用いら
れ、また、層間絶縁膜２２及び絶縁層１８、１４エッチ
ング時エッチングマスクとして用いられる。第１配線用
オープニング２７ａ形成と同時に、物質層パターン２４
をエッチング停止層として用いて層間絶縁膜２６がエッ
チングされて第２配線用オープニング２７bが形成され
る。
【００３５】最後に、第１及び第２配線用オープニング
２７ａ、２７bを完全に充填するように層間絶縁膜２６
上に導電層が形成される。導電層をＣＭＰ等に第１及び
第２配線用オープニング２７ａ、２７b両側の層間絶縁
膜２６の上部表面が露出される時まで平坦化エッチング
すると図１５に示されたように、第１配線２８ａ及び第
２配線２８ｂなどのダマシン(damascene)配線が形成さ
れる。この際、第２配線２８ｂはダミーパターン(dummy
pattern)で用いられることができる。上述のように、
第１配線２８ａ及び第２配線２８ｂがダマシン(damasce
ne)工程で形成されることによって、従来反射率が高い
メタル物質がパターニングされる時生じる誤整列問題が
なくなる。
２７ａ、２７bを完全に充填するように層間絶縁膜２６
上に導電層が形成される。導電層をＣＭＰ等に第１及び
第２配線用オープニング２７ａ、２７b両側の層間絶縁
膜２６の上部表面が露出される時まで平坦化エッチング
すると図１５に示されたように、第１配線２８ａ及び第
２配線２８ｂなどのダマシン(damascene)配線が形成さ
れる。この際、第２配線２８ｂはダミーパターン(dummy
pattern)で用いられることができる。上述のように、
第１配線２８ａ及び第２配線２８ｂがダマシン(damasce
ne)工程で形成されることによって、従来反射率が高い
メタル物質がパターニングされる時生じる誤整列問題が
なくなる。
【００３６】導電層は、タングステンＷ、ＴｉＮ、Ｗ
Ｎ、Ａｌ、そしてＣｕなどのダマシン(damascene)メタ
ル物質中いずれか一つで形成される。第１配線２８ａ、
第２配線２８ｂ、そして層間絶縁膜２６上に絶縁層３０
が形成された後、後続工程で第３配線３１及び絶縁層３
２が順に形成される。絶縁層３０は層間絶縁膜２６の厚
さを含んで１００００Å乃至１２０００Å程度の厚さを
有するように形成される。その結果、層間絶縁膜２６と
絶縁層３０の各厚さの合計は後続工程で形成されるスト
レージ電極４０の高さとほぼ同じくなる。
Ｎ、Ａｌ、そしてＣｕなどのダマシン(damascene)メタ
ル物質中いずれか一つで形成される。第１配線２８ａ、
第２配線２８ｂ、そして層間絶縁膜２６上に絶縁層３０
が形成された後、後続工程で第３配線３１及び絶縁層３
２が順に形成される。絶縁層３０は層間絶縁膜２６の厚
さを含んで１００００Å乃至１２０００Å程度の厚さを
有するように形成される。その結果、層間絶縁膜２６と
絶縁層３０の各厚さの合計は後続工程で形成されるスト
レージ電極４０の高さとほぼ同じくなる。
【００３７】次に、セルアレー領域にキャパシタ４３が
形成された後、キャパシタ４３上に絶縁層４４が蒸着さ
れる。例えば、キャパシタ４３は、望ましくは、周辺回
路領域と同様に同一なダマシン(damascene)方法で形成
される。もっと具体的に、ストレージ電極形成用マスク
(図示せず)を用いてセルアレー領域の絶縁層３０、層間
絶縁膜２６、２２、そして絶縁層１８が順にエッチング
されてストレージ電極用オープニングが形成される。こ
の際、物質層パターン２４がやはり層間絶縁膜２６に対
するエッチング停止層として用いられ、また層間絶縁膜
２２及び絶縁層１８に対するエッチングマスクとして用
いられる。
形成された後、キャパシタ４３上に絶縁層４４が蒸着さ
れる。例えば、キャパシタ４３は、望ましくは、周辺回
路領域と同様に同一なダマシン(damascene)方法で形成
される。もっと具体的に、ストレージ電極形成用マスク
(図示せず)を用いてセルアレー領域の絶縁層３０、層間
絶縁膜２６、２２、そして絶縁層１８が順にエッチング
されてストレージ電極用オープニングが形成される。こ
の際、物質層パターン２４がやはり層間絶縁膜２６に対
するエッチング停止層として用いられ、また層間絶縁膜
２２及び絶縁層１８に対するエッチングマスクとして用
いられる。
【００３８】ストレージ電極用オープニングの内壁すな
わち、オープニングの下部及び両側壁を含んで絶縁層３
０上にストレージ電極用導電層が形成された後、これを
ＣＭＰ等で平坦化エッチングするとストレージ電極４０
が形成される。ストレージ電極４０はシリンダ型(cylin
der type)乃至スタック型(stack type)中いずれの形態
でも可能である。ストレージ電極４０両側の絶縁層３０
及び層間絶縁膜２６が湿式エッチングなどの等方性エッ
チングで除去される。
わち、オープニングの下部及び両側壁を含んで絶縁層３
０上にストレージ電極用導電層が形成された後、これを
ＣＭＰ等で平坦化エッチングするとストレージ電極４０
が形成される。ストレージ電極４０はシリンダ型(cylin
der type)乃至スタック型(stack type)中いずれの形態
でも可能である。ストレージ電極４０両側の絶縁層３０
及び層間絶縁膜２６が湿式エッチングなどの等方性エッ
チングで除去される。
【００３９】ストレージ電極４０及び物質層パターン２
４上にキャパシタ誘電膜４１及びプレート電極(plate e
lectrode)４２が順に形成されると図５及び図１０に示
されたように、キャパシタ４３が完成される。プレート
電極４２は、例えば、平らな上部表面を有するように形
成される。プレート電極４２上に絶縁層４４が形成され
る。スタック型のストレージ電極の場合、ダマシン(dam
ascene)技術でない一般的な導電層パターン方法で形成
されることができるが、フォト工程数が増えるだけでな
く、工程が複雑でコストが増える問題点がある。
４上にキャパシタ誘電膜４１及びプレート電極(plate e
lectrode)４２が順に形成されると図５及び図１０に示
されたように、キャパシタ４３が完成される。プレート
電極４２は、例えば、平らな上部表面を有するように形
成される。プレート電極４２上に絶縁層４４が形成され
る。スタック型のストレージ電極の場合、ダマシン(dam
ascene)技術でない一般的な導電層パターン方法で形成
されることができるが、フォト工程数が増えるだけでな
く、工程が複雑でコストが増える問題点がある。
【００４０】一方、周辺回路領域の第１配線２８ａ及び
第２配線２８ｂ形成工程とセルアレー領域のキャパシタ
４３形成工程順序を変えて形成することも可能である。
すなわち、セルアレー領域にダマシン（damascene）方
法乃至導電層パターン方法等でキャパシタ４３が形成さ
れた後、キャパシタ４３上に絶縁層４４が蒸着される。
続けて、周辺回路領域の層間絶縁膜２６、２２及び絶縁
層１８、１４が順にエッチングされて第１配線用オープ
ニング２７ａ及び第２配線用オープニング２７bが各々
形成される。
第２配線２８ｂ形成工程とセルアレー領域のキャパシタ
４３形成工程順序を変えて形成することも可能である。
すなわち、セルアレー領域にダマシン（damascene）方
法乃至導電層パターン方法等でキャパシタ４３が形成さ
れた後、キャパシタ４３上に絶縁層４４が蒸着される。
続けて、周辺回路領域の層間絶縁膜２６、２２及び絶縁
層１８、１４が順にエッチングされて第１配線用オープ
ニング２７ａ及び第２配線用オープニング２７bが各々
形成される。
【００４１】第１配線用オープニング２７ａ及び第２配
線用オープニング２７bが導電物質で充填されて各々第
１配線２８ａ及び第２配線２８ｂが形成される。この
際、第２配線２８ｂはダミーパターン(dummy pattern)
として用いられることができる。第１配線２８ａ及び第
２配線２８ｂ、そして層間絶縁膜２６上に第３配線３１
を間に置いて絶縁層３０、３２が順に形成される。キャ
パシタ４３のストレージ電極４０、第１配線２８ａ、そ
して第２配線２８ｂがダマシン(damascene)方法で形成
される場合、物質層パターン２４がこれら工程に同一に
適用されてエッチング停止層及びエッチングマスクとし
て用いられる。
線用オープニング２７bが導電物質で充填されて各々第
１配線２８ａ及び第２配線２８ｂが形成される。この
際、第２配線２８ｂはダミーパターン(dummy pattern)
として用いられることができる。第１配線２８ａ及び第
２配線２８ｂ、そして層間絶縁膜２６上に第３配線３１
を間に置いて絶縁層３０、３２が順に形成される。キャ
パシタ４３のストレージ電極４０、第１配線２８ａ、そ
して第２配線２８ｂがダマシン(damascene)方法で形成
される場合、物質層パターン２４がこれら工程に同一に
適用されてエッチング停止層及びエッチングマスクとし
て用いられる。
【００４２】
【発明の効果】本発明は層間絶縁膜上に層間絶縁膜とエ
ッチング選択比を有する物質でコンタクトホール領域が
オープンされた物質層パターンを形成することによっ
て、セルアレー領域と周辺回路領域にダマシン(damasce
ne)グルーブ形成時コンタクトホールの形成を容易にで
き、フォト工程数を減らすことによって工程を単純化さ
せることができ、フォト工程の誤整列マージンを確保す
ることができる。
ッチング選択比を有する物質でコンタクトホール領域が
オープンされた物質層パターンを形成することによっ
て、セルアレー領域と周辺回路領域にダマシン(damasce
ne)グルーブ形成時コンタクトホールの形成を容易にで
き、フォト工程数を減らすことによって工程を単純化さ
せることができ、フォト工程の誤整列マージンを確保す
ることができる。
【図１】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
【図２】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
【図３】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
【図４】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
【図５】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
【図６】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
【図７】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
【図８】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
【図９】 本発明の実施形態による半導体メモリ装置の
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
【図１０】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、ビット
ラインの延長方向に切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、ビット
ラインの延長方向に切取った断面図である。
【図１１】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
【図１２】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
【図１３】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
【図１４】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
【図１５】 本発明の実施形態による半導体メモリ装置
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
１０ 半導体基板 １２ 素子隔離膜 １３ａ−１３ｃ ゲート電極 １４，１８，３０，３２，４４ 絶縁層 １６ａ，１６ｂ コンタクトパッド ２０，２１ ビットライン ２２，２６ 層間絶縁膜 ２４ 物質層パターン ２５ａ ストレージ電極コンタクトホール領域 ２５ｂ 配線コンタクトホール領域 ２７ａ，２７b 配線用オープニング ２８ａ，２８ｂ，３１ 配線 ４０ ストレージ電極 ４１ キャパシタ誘電膜 ４２ プレート電極 ４３ キャパシタ
Claims (19)
- 【請求項１】 セルアレー領域と周辺回路領域を有す
る半導体基板上に活性領域と非活性領域を定義するため
の素子隔離膜を形成する段階と、 前記半導体基板全面に第１絶縁層、ビットライン、そし
て第２絶縁層を順に形成する段階と、 前記第２絶縁層上にセルアレー領域のストレージ電極コ
ンタクトホール領域と、周辺回路領域の配線コンタクト
ホール領域がオープンされた物質層パターンを形成する
段階と、 前記物質層パターン及び第２絶縁層上に第３絶縁層を形
成する段階と、 グルーブマスクを用いて前記周辺回路領域の第３絶縁
層、第２絶縁層、そして第１絶縁層を順にエッチングし
て第１配線用オープニングを形成し、同時に第３絶縁層
をエッチングして第２配線用オープニングを形成し、前
記物質層パターンをエッチング停止層として用いて形成
する段階と、 前記第１配線用オープニング及び第２配線用オープニン
グに各々導電物質を充填して第１配線及び第２配線を形
成する段階とを含むことを特徴とする半導体メモリ装置
の製造方法。 - 【請求項２】 前記物質層パターンは、前記第１絶縁
層、第２絶縁層、そして第３絶縁層とエッチング選択比
を有する物質で形成されることを特徴とする請求項１に
記載の半導体メモリ装置の製造方法。 - 【請求項３】 前記物質層パターンは、前記第１絶縁
層、第２絶縁層、そして第３絶縁層と少なくとも１：５
以上のエッチング選択比を有する物質で形成されること
を特徴とする請求項２に記載の半導体メモリ装置の製造
方法。 - 【請求項４】 前記物質層パターンは、前記第１配線
用オープニング形成のための第２絶縁層及び第１絶縁層
エッチング時マスクとして用いられることを特徴とする
請求項１に記載の半導体メモリ装置の製造方法。 - 【請求項５】 前記物質層パターンは、ドーピングさ
れていないポリシリコン、窒化物質、ＳｉＯＮそしてＡ
ｌ2Ｏ3中いずれか一つで形成され、前記第１絶縁層、第
２絶縁層、そして第３絶縁層は各々酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成され
ることを特徴とする請求項１に記載の半導体メモリ装置
の製造方法。 - 【請求項６】 前記第３絶縁層は、少なくとも０．４
μｍ以上の厚さで形成されることを特徴とする請求項１
に記載の半導体メモリ装置の製造方法。 - 【請求項７】 前記導電物質は、タングステンＷ、Ｔ
ｉＮ、ＷＮ、Ａｌ、そしてＣｕ中いずれか一つであるこ
とを特徴とする請求項１に記載の半導体メモリ装置の製
造方法。 - 【請求項８】 前記第１及び第２配線、そして第３絶
縁層上に第４絶縁層を形成する段階と、 ストレージ電極形成用マスクを用いて前記セルアレー領
域の第４絶縁層、第３絶縁層、第２絶縁層、そして第１
絶縁層を順にエッチングしてストレージ電極用オープニ
ングを形成し、前記物質層パターンを前記第３絶縁層に
対するエッチング停止層として用いて形成する段階を付
加的に含むことを特徴とする請求項１に記載の半導体メ
モリ装置の製造方法。 - 【請求項９】 セルアレー領域と周辺回路領域を有す
る半導体基板上に活性領域と非活性領域を定義するため
の素子隔離膜を形成する段階と、 前記半導体基板全面に第l絶縁層、ビットライン、そし
て第２絶縁層を順に形成する段階と、 前記第２絶縁層上にセルアレー領域のストレージ電極コ
ンタクトホール領域と、周辺回路領域の配線コンタクト
ホール領域がオープンされた物質層パターンを形成する
段階と、 前記物質層パターンをマスクとして用いてセルアレー領
域の第２絶縁層及び第１絶縁層を順にエッチングしてス
トレージ電極コンタクトホールを形成する段階と、 前記ストレージ電極コンタクトホールを通して半導体基
板と電気的に接続されるストレージ電極、誘電層、そし
てプレート電極を順に形成してキャパシタを形成する段
階と、 半導体基板全面に第３絶縁層を形成する段階と、 グルーブマスクを用いて前記周辺回路領域の第３絶縁
層、第２絶縁層、そして第１絶縁層を順にエッチングし
て第１配線用オープニングを形成し、同時に第３絶縁層
をエッチングして第２配線用オープニングを形成し、前
記物質層パターンをエッチング停止層として用いて形成
する段階と、 前記第１配線用オープニング及び第２配線用オープニン
グに各々導電物質を充填して第１配線及び第２配線を形
成する段階とを含むことを特徴とする半導体メモリ装置
の製造方法。 - 【請求項１０】 前記物質層パターンは、前記第１絶
縁層、第２絶縁層、そして第３絶縁層とエッチング選択
比を有する物質で形成されることを特徴とする請求項９
に記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記物質層パターンは、前記第１絶
縁層、第２絶縁層、そして第３絶縁層と少なくとも１：
５以上のエッチング選択比を有する物質で形成されるこ
とを特徴とする請求項１０に記載の半導体メモリ装置の
製造方法。 - 【請求項１２】 前記物質層パターンは、第１配線用
オープニング形成のための前記第２絶縁層及び第１絶縁
層エッチング時マスクとして用いることを特徴とする請
求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１３】 前記物質層パターンは、ドーピング
されていないポリシリコン、窒化物質、ＳｉＯＮそして
Ａｌ2Ｏ3中いずれか一つで形成され、前記第１絶縁層、
第２絶縁層、そして第３絶縁層は各々酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成され
ることを特徴とする請求項９に記載の半導体メモリ装置
の製造方法。 - 【請求項１４】 前記第３絶縁層は、少なくとも０．
４μｍ以上の厚さで形成されることを特徴とする請求項
９に記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記導電物質は、タングステンＷ、
ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ中いずれか一つである
ことを特徴とする請求項９に記載の半導体メモリ装置の
製造方法。 - 【請求項１６】 セルアレー領域と周辺回路領域を有
する半導体基板上に活性領域と非活性領域を定義するた
めに形成された素子隔離膜と、 半導体基板全面にビットラインをその内部に含むように
形成された絶縁層と、 前記絶縁層上に形成されており、セルアレー領域のスト
レージ電極コンタクトホール領域及び周辺回路領域の配
線コンタクトホール領域がオープンされるように形成さ
れた物質層パターンと、 前記物質層パターン上に形成されており、前記絶縁層を
貫通してセルアレー領域及び周辺回路領域の半導体基板
と各々電気的に接続されるように形成されたキャパシタ
及び配線を含むことを特徴とする半導体メモリ装置。 - 【請求項１７】 前記物質層パターンは、前記絶縁層
とエッチング選択比を有する物質で形成されることを特
徴とする請求項１６に記載の半導体メモリ装置。 - 【請求項１８】 前記絶縁層は、酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成さ
れ、前記物質層パターンは、ドーピングされていないポ
リシリコン、窒化物質、ＳｉＯＮそしてＡｌ2Ｏ3中いず
れか一つで形成されることを特徴とする請求項１６に記
載の半導体メモリ装置の製造方法。 - 【請求項１９】 前記配線物質は、タングステンＷ、
ＴｉＮ、ＷＮ、Ａｌ、そしてＣｕ中いずれか一つである
ことを特徴とする請求項１６に記載の半導体メモリ装置
の製造方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1019980026585A KR100279298B1 (ko) | 1998-07-02 | 1998-07-02 | 반도체 메모리 장치의 제조 방법 및 그 구조 |
| KR199826585 | 1998-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000031429A true JP2000031429A (ja) | 2000-01-28 |
| JP4064005B2 JP4064005B2 (ja) | 2008-03-19 |
Family
ID=19542818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18780999A Expired - Fee Related JP4064005B2 (ja) | 1998-07-02 | 1999-07-01 | 半導体メモリ装置の製造方法及びその構造 |
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| Country | Link |
|---|---|
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| JP (1) | JP4064005B2 (ja) |
| KR (1) | KR100279298B1 (ja) |
| CN (1) | CN1119834C (ja) |
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| KR100400302B1 (ko) * | 2000-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100431656B1 (ko) * | 2001-09-11 | 2004-05-17 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100444773B1 (ko) * | 2001-12-18 | 2004-08-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100434511B1 (ko) * | 2002-08-12 | 2004-06-05 | 삼성전자주식회사 | 다마신 배선을 이용한 반도체 소자의 제조방법 |
| US6835653B1 (en) * | 2003-09-16 | 2004-12-28 | Nanya Technology Corp. | Method of forming adjacent holes on a semiconductor substrate |
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| US7135401B2 (en) * | 2004-05-06 | 2006-11-14 | Micron Technology, Inc. | Methods of forming electrical connections for semiconductor constructions |
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