JP2000031429A - 半導体メモリ装置の製造方法及びその構造 - Google Patents
半導体メモリ装置の製造方法及びその構造Info
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Abstract
ールの形成を容易にし、フォト工程時誤整列マージンが
確保できる半導体メモリ装置の製造方法及びその構造を
提供する。 【解決手段】 素子隔離膜を形成する段階と、第1絶縁
層、ビットライン、第2絶縁層を順に形成する段階と、
第2絶縁層上にセルアレー領域のストレージ電極コンタ
クトホール領域と、物質層パターンを形成する段階と、
物質層パターン及び第2絶縁層上に第3絶縁層を形成す
る段階と、周辺回路領域の第3絶縁層、第2絶縁層、第
1絶縁層を順にエッチングして第1配線用オープニング
を形成し、第2配線用オープニングを形成し、物質層パ
ターンを形成する段階と、第1配線用オープニング及び
第2配線用オープニングを導電物質で充填して各々第1
配線及び第2配線を形成する段階とを含むことを特徴と
する。
Description
法及びその構造に関するものであり、より詳しくは半導
体メモリ装置の製造方法及びその構造に関するものであ
る。特に、限界解像力以下のパターン(pattern)を構成
すると同時に多層配線のための象嵌(以下‘ダマシン(da
mascene)'と称する)技法を利用した半導体メモリ装置の
製造方法及びその構造に関するものである。
て、露光技術に対する要求が非常に深く議論されてい
る。露光技術は、一貫して波長(wave length)を短くす
る方向に展開されている。具体的には、g-ライン(lin
e)(水銀ランプ波長;436nm)及びi-ライン(波長:3
65nm)に続いて、最近にはKrFエキサイマレーザ
ー(excimer laser)(波長:248nm)が用いられてお
り、今後は、ArFエキサイマレーザー(波長:193n
m)が有力である。このように、露光技術が短波長化さ
れていることはこれが微細パターンに非常に決定的な役
割をするためである。すなわち、微細パターンは集積回
路の性能を向上させるだけでなく、生産性向上を通した
コスト節減効果を提供することになる。
は光源の波長と係数K1に比例し、露光光学系の開口数
NAに反比例する。係数K1はレジスト(resist)の性能
と超解像技術の有無で決定される。現在の開口数とレジ
ストの性能、そして超解像技術から見て、i-ラインに
対しては0.3μmを限界とみており、KrFに対して
は0.15μmを限界とみている。ArFの場合におい
ては現在明確に知られていないが、0.10μm程度が
可能とする予測が支配的である。
件から抽出されるものである。しかし、実際に工程を進
行する場合に、最適の条件を維持することは非常に難し
いことである。変化可能なトポロジイ(topology)があ
り、これによるフォトレジストの厚さの変化、そしてパ
ターニング物質(patterning material)の反射率の変化
等多くの問題点を持っているためである。
ntegration)において、実質的な限界として台頭される
のがパターン上の限界よりもっと深刻な問題点として現
れている。実質的な影響を最も大きく及ぼすものは、工
程の安全性を持たせるものとして、フォト進行時に生じ
る他の層(other layer)との誤整列マージン(misalignma
rgin)と、広い工程ウィンドウ(process window)、例え
ば、優れた平坦化及び低い縦横比(low aspect ratio)等
である。
ン形成に準じており、これはパターン技術の能力の向上
に比べて不足した状態で進められている。これは素子が
高集積化されて行くことによってクリティカル層(criti
cal layer)であってもなくてもすべてに該当されてい
る。また、高集積化は大口径化、もっと大きいチップサ
イズ(chip size)、そしてもっと大きい基板を意味する
とも言える。これはすなわちフォト進行時の誤整列マー
ジンと直結され、これに対する安全性が要求される。
マシン(damascene)が採用されている。ダマシン(damasc
ene)とは、美術工芸で金乃至銀などを象嵌することを意
味する。このような理由で、配線用グルーブ(groove)に
メタルを埋め込んで形成するグルーブ配線をダマシン(d
amascene)配線と呼ぶ。
術分野で脚光を浴びるようになった理由は、銅Cu配線
が今後配線技術として活発に研究開発されているためで
ある。銅は抵抗が低くて配線としての信頼性が高い材料
として注目されているが、エッチング(etching)が難し
くて通常のアルミニウムAl配線のように膜を形成した
後、エッチングして配線を形成することがむずかしい。
したがって、配線用グルーブをあらかじめ形成した後、
グルーブを化学気相蒸着(chemical vapor deposition;
以下‘CVD’と称する)またはスパッタリング/リフ
ロー(sputtering/reflow)方式を通して埋め込む。次
に、グルーブ両側の表面に残っている銅をCMP(chemi
cal mechanical polishing)方法で取り除いてグルーブ
配線を完成するダマシン(damascene)配線が試みられて
きた。
局所配線であるタングステンW配線で始まったが、タン
グステンに対しては既にCVD技術が確立され、銅及び
アルミニウム等に展開されており、CMP技術もまた最
近急成長して一般に用いられている。
うな理由で始まったが、最近には非常に多くの検討が行
なわれている。最近素子が高集積化されて行くことによ
って、パターンサイズ(pattern size)が非常に小さくな
っており、また素子の特性上の損害を最小化するために
垂直スケーリング(vertical scaling)は用いられていな
い。これは配線として用いられる物質の種類、物質の厚
さ、そしてパターンサイズ等は変わらなく、むしろ変化
の反対方向に逆行しようとするためである。
ン(damascene)配線技術が積極的に導入されている。こ
れは導電層をパターニングする場合において、高い反射
率のためフォトレジストパターン形成が難しく、導電層
の高い厚さに対するエッチングが難しくて(選択比及び
ゆがみ(skew)等)、後続工程すなわち平坦化工程が非常
に難しいという弱点を克服できるためである。
ascene)配線技術はパターンサイズが0.5μm以下で
ある配線及びコンタクトホールを持っている場合、多く
の問題点を持っている。特に、ダマシン(damascene)技
術の問題点は既に形成しておいたコンタクトホールがダ
マシン(damascene)配線のためのグルーブ形成時そのサ
イズが大きくなることである。これを防止するためコン
タクトホールのサイズを小さくすることは素子が高集積
化されて行くことによってもっと難しくなるのが実情で
ある。
ためのグルーブ形成後コンタクトホールを形成する場
合、コンタクトホール形成のためのフォトレジストパタ
ーンがグルーブパターンのなかで形成可能でなければで
きない。しかし、この方法はグルーブの深さが深くなる
ほど、またグルーブパターンのサイズが小さくなるほど
もっと難しくなる問題点がある。
問題点を解決するため提案されたものとして、ダマシン
(damascene)配線技術を用いる時生じるコンタクトホー
ルを形成する難しさを解決でき、フォト工程時誤整列マ
ージンを確保することができる半導体メモリ装置の製造
方法及びその構造を提供する。
めの本発明によると、半導体メモリ装置の製造方法は、
セルアレー領域と周辺回路領域を有する半導体基板上に
活性領域と非活性領域を定義するための素子隔離膜を形
成する段階と、半導体基板全面に第1絶縁層、ビットラ
イン、そして第2絶縁層を順に形成する段階と、第2絶
縁層上にセルアレー領域のストレージ電極コンタクトホ
ール領域と、周辺回路領域の配線コンタクトホール領域
がオープンされた物質層パターンを形成する段階と、物
質層パターン及び第2絶縁層上に第3絶縁層を形成する
段階と、グルーブマスクを用いて周辺回路領域の第3絶
縁層、第2絶縁層、そして第1絶縁層を順にエッチング
して第1配線用オープニングを形成し、同時に第3絶縁
層をエッチングして第2配線用オープニングを形成し、
物質層パターンをエッチング停止層として用いて形成す
る段階と、第1配線用オープニング及び第2配線用オー
プニングに各々導電物質を充填して第1配線及び第2配
線を形成する段階とを含む。
1及び第2配線、そして第3絶縁層上に第4絶縁層を形
成する段階と、ストレージ電極形成用マスクを用いてセ
ルアレー領域の第4絶縁層、第3絶縁層、第2絶縁層、
そして第1絶縁層を順にエッチングしてストレージ電極
用オープニングを形成し、物質層パターンを第3絶縁層
に対するエッチング停止層として用いて形成する段階を
付加的に含むことができる。
と、半導体メモリ装置の製造方法は、セルアレー領域と
周辺回路領域を有する半導体基板上に活性領域と非活性
領域を定義するための素子隔離膜を形成する段階と、半
導体基板全面に第1絶縁層、ビットライン、そして第2
絶縁層を順に形成する段階と、第2絶縁層上にセルアレ
ー領域のストレージ電極コンタクトホール領域と、周辺
回路領域の配線コンタクトホール領域がオープンされた
物質層パターンを形成する段階と、物質層パターンをマ
スクとして用いてセルアレー領域の第2絶縁層及び第1
絶縁層を順にエッチングしてストレージ電極コンタクト
ホールを形成する段階と、ストレージ電極コンタクトホ
ールを通して半導体基板と電気的に接続されるストレー
ジ電極、誘電層、そしてプレート電極を順に形成してキ
ャパシタを形成する段階と、半導体基板全面に第3絶縁
層を形成する段階と、グルーブマスクを用いて周辺回路
領域の第3絶縁層、第2絶縁層、そして第1絶縁層を順
にエッチングして第1配線用オープニングを形成し、同
時に第3絶縁層をエッチングして第2配線用オープニン
グを形成し、物質層パターンをエッチング停止層として
用いて形成する段階と、第1配線用オープニング及び第
2配線用オープニングを導電物質で充填して各々第1配
線及び第2配線を形成する段階とを含む。
と、半導体メモリ装置は、セルアレー領域と周辺回路領
域を有する半導体基板上に活性領域と非活性領域を定義
するために形成された素子隔離膜と、半導体基板全面に
ビットラインを間に置いて形成された絶縁層と、絶縁層
上に形成されており、セルアレー領域のストレージ電極
コンタクトホール領域及び周辺回路領域の配線コンタク
トホール領域がオープンされるように形成された物質層
パターンと、物質層パターン上に形成されており、絶縁
層を貫通してセルアレー領域及び周辺回路領域の半導体
基板と各々電気的に接続されるように形成されたキャパ
シタ及び配線とを含む。
実施形態による新規な半導体メモリ装置の製造方法及び
その構造は、絶縁層上にセルアレー領域のストレージ電
極コンタクトホール領域と、周辺回路領域の配線コンタ
クトホール領域がオープンされた物質層パターンが形成
される。物質層パターン及び絶縁層上に厚い層間絶縁膜
が蒸着される。グルーブマスクを用いて周辺回路領域の
層間絶縁膜及び絶縁層が順にエッチングされて第1配線
用オープニングが形成され、同時に層間絶縁膜がエッチ
ングされて第2配線用オープニングが形成される。
層として用いられる。このような半導体装置の製造方法
及びその構造により、層間絶縁膜上に層間絶縁膜とエッ
チング選択比を有する物質でコンタクトホール領域がオ
ープンされた物質層パターンを形成することによって、
ダマシン(damascene)グルーブ形成時コンタクトホール
の形成を容易にでき、フォト工程数を減らすことによっ
て工程を単純化させることができ、コンタクトホール形
成のためのフォト工程の誤整列マージンを確保すること
ができる。
本発明の実施形態を詳しく説明する。図6乃至図10そ
して図11乃至図15において、図1乃至図5に示され
た半導体メモリ装置の構成要素と同一な機能を有する構
成要素に対しては同一な参照番号を明記する。図1乃至
図5は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、ワードライ
ンの延長方向に切取った断面図であり、図6乃至図10
は本発明の実施形態による半導体メモリ装置の製造方法
の工程の流れを順次的に示す図であり、ビットラインの
延長方向に切取った断面図である。また、図11乃至図
15は本発明の実施形態による半導体メモリ装置の製造
方法の工程の流れを順次的に示す図であり、周辺回路領
域を切取った断面図である。
本発明の実施形態による半導体メモリ装置の構造を説明
する。図5、図10及び図15において、本発明の実施
形態による半導体メモリ装置は、セルアレー領域と周辺
回路領域を有する半導体基板10上に活性領域と非活性
領域を定義するため素子隔離膜12が形成されている。
半導体基板10上にゲート電極層13a、13b、13
cが形成されており、セルアレー領域のゲート電極層1
3a間の活性領域と電気的に接続されるようにコンタク
トパッド16a、16bが形成されている。コンタクト
パッド16a、16bの両側には絶縁層14が形成され
ている。コンタクトパッド16a、16b及び絶縁層1
4上に絶縁層18、ビットライン20、21、そして層
間絶縁膜22が順に形成されている。
レージ電極コンタクトホール領域25a及び周辺回路領
域の配線コンタクトホール領域25bがオープンされる
ように物質層パターン24が形成されている。セルアレ
ー領域の物質層パターン24上に、層間絶縁膜22及び
絶縁層18を貫通してコンタクトパッド16aと電気的
に接続されるようにキャパシタ43が形成されている。
キャパシタ43はストレージ電極40、ストレージ電極
40を含んで物質層パターン24上に形成されたキャパ
シタ誘電膜41、そしてキャパシタ誘電膜41上に形成
されたプレート電極(plate electrode)42を含む。
amascene)工程で形成され、ドーピングされたポリシリ
コン、タングステンW、TiW、そしてTiSixなど
の導電物質中いずれか一つで形成される。
い層間絶縁膜26が形成されており、層間絶縁膜26、
22及び絶縁層18、14を貫通て半導体基板10と電
気的に接続されるように第1配線28aが形成されてい
る。また、層間絶縁膜26を貫通して物質層パターン2
4と接触するように第2配線28bが形成されている。
ここで、物質層パターン24は層間絶縁膜26、22及
び絶縁層18、14と少なくとも1:5以上のエッチン
グ選択比を有する物質で形成される。例えば、層間絶縁
膜26、22及び絶縁層18、14は酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成さ
れ、物質層パターン24はドーピングされていないポリ
シリコン、窒化物質、SiON、そしてAl2O3中いず
れか一つで形成される。
第2配線28b上に第3配線31を間に置いて絶縁層3
0、32が形成されている。第1配線28a及び第2配
線28bは例えば、ダマシン(damascene)工程で形成さ
れ、タングステンW、TiN、WN、Al、そしてCu
などのメタル物質中いずれか一つで形成される。セルア
レー領域のストレージ電極40の高さと、周辺回路領域
の第1配線28a及び絶縁層30の高さがほぼ同じく形
成されている。これは、セルアレー領域と周辺回路領域
の段差がほぼないことを示す。
は次の通りである。図1、図6、そして図11におい
て、半導体メモリ装置の製造方法は、まず、セルアレー
領域と周辺回路領域を有する半導体基板10上に活性領
域と非活性領域を定義するために素子隔離膜12が形成
される。素子隔離膜12は、例えば、LOCOS及び浅
いトレンチ隔離(shallow trench isolation)などの方法
中いずれか一つで形成される。半導体基板10上にゲー
ト電極層13a、13b、13c及びソース/ドレーン
領域(図示せず)を含むトランジスタ(transistor)と、コ
ンタクトパッド16a、16bが形成される。ゲート電
極層13a、13b、13cは活性領域上にゲート酸化
膜(図示せず)を間に置いて形成されており、例えば、ポ
リシリコン膜及びシリサイド膜が順に積層された導電層
及びこの導電層を包むように形成されたシリコン窒化膜
を含む。
ば、自己整列コンタクト形成方法で形成される。もっと
具体的に、ゲート電極層13a、13b、13cが形成
された後、ゲート電極層13a、13b、13cを含ん
で半導体基板10上に絶縁層14が形成される。次に、
ゲート電極層13a、13b、13c間の活性領域の一
部が露出されるように絶縁層14がエッチングされてコ
ンタクトパッド形成用コンタクトホールが形成される。
コンタクトホールが導電層で充填された後、CMPなど
の平坦化エッチング工程が遂行されるとコンタクトパッ
ド16a、16bが完成される。
ージ電極コンタクトパッド16a及びビットラインコン
タクトパッド16bを含む。図2、図7、そして図12
を参照すると、コンタクトパッド16a、16bを含ん
で絶縁層14上に絶縁層18、ビットライン(bit line)
20、21、層間絶縁膜22が順に形成される。ビット
ライン20、21は一般的な導電層蒸着及びパターニン
グ工程により形成され、層間絶縁膜22は平らな上部表
面を有するように形成される。
層間絶縁膜22上に本発明による核心パターン(key pat
tern)である物質層パターン24が形成される。物質層
パターン24は層間絶縁膜22上に物質層が形成された
後、この分野でよく知られたフォトエッチング工程(pho
to lithography)でセルアレー領域のストレージ電極コ
ンタクトホール領域25aと、周辺回路領域の配線コン
タクトホール領域25bがオープンされるようにパター
ニングされる。
膜22が過度にエッチングされないようにする。このた
め、物質層パターン24は絶縁層14、18、層間絶縁
膜22、そして後続層間絶縁膜26と少なくとも1:5
以上のエッチング選択比を有する物質であり、反射率が
導電物質に比べて非常に低い物質で形成される。例え
ば、絶縁層14、18及び層間絶縁膜22、26は酸化
物質、窒化物質そしてこれらの複合物質中いずれか一つ
で形成され、物質層パターン24はドーピングされてい
ないポリシリコン、窒化物質(nitride)SiONそして
Al2O3中いずれか一つで形成される。
レー領域のストレージNODEコンタクトホール形成の
ためのエッチング工程及び周辺回路領域の配線コンタク
トホール形成のためのエッチング工程時コンタクトホー
ルのサイズが大きくなることを防止するようになる。
層パターン24及び層間絶縁膜22上に厚い他の層間絶
縁膜26が蒸着される。層間絶縁膜26は少なくとも
0.4μm以上の厚さを有するように形成される。層間
絶縁膜26は平らな上部表面を有するように形成されて
例えば、5000Å乃至6000Åの厚さを有するよう
に形成される。一方、層間絶縁膜26の厚さは第2配線
28bの厚さにより決定できる。
6上に形成されたグルーブ(groove)マスク(図示せず)を
用いて周辺回路領域の層間絶縁膜26、配線コンタクト
ホール領域25bの層間絶縁膜22、そして絶縁層1
8、14が順にエッチングされて第1配線用オープニン
グ27aが形成される。この際、物質層パターン24が
層間絶縁膜26に対するエッチング停止層として用いら
れ、また、層間絶縁膜22及び絶縁層18、14エッチ
ング時エッチングマスクとして用いられる。第1配線用
オープニング27a形成と同時に、物質層パターン24
をエッチング停止層として用いて層間絶縁膜26がエッ
チングされて第2配線用オープニング27bが形成され
る。
27a、27bを完全に充填するように層間絶縁膜26
上に導電層が形成される。導電層をCMP等に第1及び
第2配線用オープニング27a、27b両側の層間絶縁
膜26の上部表面が露出される時まで平坦化エッチング
すると図15に示されたように、第1配線28a及び第
2配線28bなどのダマシン(damascene)配線が形成さ
れる。この際、第2配線28bはダミーパターン(dummy
pattern)で用いられることができる。上述のように、
第1配線28a及び第2配線28bがダマシン(damasce
ne)工程で形成されることによって、従来反射率が高い
メタル物質がパターニングされる時生じる誤整列問題が
なくなる。
N、Al、そしてCuなどのダマシン(damascene)メタ
ル物質中いずれか一つで形成される。第1配線28a、
第2配線28b、そして層間絶縁膜26上に絶縁層30
が形成された後、後続工程で第3配線31及び絶縁層3
2が順に形成される。絶縁層30は層間絶縁膜26の厚
さを含んで10000Å乃至12000Å程度の厚さを
有するように形成される。その結果、層間絶縁膜26と
絶縁層30の各厚さの合計は後続工程で形成されるスト
レージ電極40の高さとほぼ同じくなる。
形成された後、キャパシタ43上に絶縁層44が蒸着さ
れる。例えば、キャパシタ43は、望ましくは、周辺回
路領域と同様に同一なダマシン(damascene)方法で形成
される。もっと具体的に、ストレージ電極形成用マスク
(図示せず)を用いてセルアレー領域の絶縁層30、層間
絶縁膜26、22、そして絶縁層18が順にエッチング
されてストレージ電極用オープニングが形成される。こ
の際、物質層パターン24がやはり層間絶縁膜26に対
するエッチング停止層として用いられ、また層間絶縁膜
22及び絶縁層18に対するエッチングマスクとして用
いられる。
わち、オープニングの下部及び両側壁を含んで絶縁層3
0上にストレージ電極用導電層が形成された後、これを
CMP等で平坦化エッチングするとストレージ電極40
が形成される。ストレージ電極40はシリンダ型(cylin
der type)乃至スタック型(stack type)中いずれの形態
でも可能である。ストレージ電極40両側の絶縁層30
及び層間絶縁膜26が湿式エッチングなどの等方性エッ
チングで除去される。
4上にキャパシタ誘電膜41及びプレート電極(plate e
lectrode)42が順に形成されると図5及び図10に示
されたように、キャパシタ43が完成される。プレート
電極42は、例えば、平らな上部表面を有するように形
成される。プレート電極42上に絶縁層44が形成され
る。スタック型のストレージ電極の場合、ダマシン(dam
ascene)技術でない一般的な導電層パターン方法で形成
されることができるが、フォト工程数が増えるだけでな
く、工程が複雑でコストが増える問題点がある。
第2配線28b形成工程とセルアレー領域のキャパシタ
43形成工程順序を変えて形成することも可能である。
すなわち、セルアレー領域にダマシン(damascene)方
法乃至導電層パターン方法等でキャパシタ43が形成さ
れた後、キャパシタ43上に絶縁層44が蒸着される。
続けて、周辺回路領域の層間絶縁膜26、22及び絶縁
層18、14が順にエッチングされて第1配線用オープ
ニング27a及び第2配線用オープニング27bが各々
形成される。
線用オープニング27bが導電物質で充填されて各々第
1配線28a及び第2配線28bが形成される。この
際、第2配線28bはダミーパターン(dummy pattern)
として用いられることができる。第1配線28a及び第
2配線28b、そして層間絶縁膜26上に第3配線31
を間に置いて絶縁層30、32が順に形成される。キャ
パシタ43のストレージ電極40、第1配線28a、そ
して第2配線28bがダマシン(damascene)方法で形成
される場合、物質層パターン24がこれら工程に同一に
適用されてエッチング停止層及びエッチングマスクとし
て用いられる。
ッチング選択比を有する物質でコンタクトホール領域が
オープンされた物質層パターンを形成することによっ
て、セルアレー領域と周辺回路領域にダマシン(damasce
ne)グルーブ形成時コンタクトホールの形成を容易にで
き、フォト工程数を減らすことによって工程を単純化さ
せることができ、フォト工程の誤整列マージンを確保す
ることができる。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ワードラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
製造方法の工程の流れを順次に示す図であり、ビットラ
インの延長方向に切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、ビット
ラインの延長方向に切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
の製造方法の工程の流れを順次に示す図であり、周辺回
路領域を切取った断面図である。
Claims (19)
- 【請求項1】 セルアレー領域と周辺回路領域を有す
る半導体基板上に活性領域と非活性領域を定義するため
の素子隔離膜を形成する段階と、 前記半導体基板全面に第1絶縁層、ビットライン、そし
て第2絶縁層を順に形成する段階と、 前記第2絶縁層上にセルアレー領域のストレージ電極コ
ンタクトホール領域と、周辺回路領域の配線コンタクト
ホール領域がオープンされた物質層パターンを形成する
段階と、 前記物質層パターン及び第2絶縁層上に第3絶縁層を形
成する段階と、 グルーブマスクを用いて前記周辺回路領域の第3絶縁
層、第2絶縁層、そして第1絶縁層を順にエッチングし
て第1配線用オープニングを形成し、同時に第3絶縁層
をエッチングして第2配線用オープニングを形成し、前
記物質層パターンをエッチング停止層として用いて形成
する段階と、 前記第1配線用オープニング及び第2配線用オープニン
グに各々導電物質を充填して第1配線及び第2配線を形
成する段階とを含むことを特徴とする半導体メモリ装置
の製造方法。 - 【請求項2】 前記物質層パターンは、前記第1絶縁
層、第2絶縁層、そして第3絶縁層とエッチング選択比
を有する物質で形成されることを特徴とする請求項1に
記載の半導体メモリ装置の製造方法。 - 【請求項3】 前記物質層パターンは、前記第1絶縁
層、第2絶縁層、そして第3絶縁層と少なくとも1:5
以上のエッチング選択比を有する物質で形成されること
を特徴とする請求項2に記載の半導体メモリ装置の製造
方法。 - 【請求項4】 前記物質層パターンは、前記第1配線
用オープニング形成のための第2絶縁層及び第1絶縁層
エッチング時マスクとして用いられることを特徴とする
請求項1に記載の半導体メモリ装置の製造方法。 - 【請求項5】 前記物質層パターンは、ドーピングさ
れていないポリシリコン、窒化物質、SiONそしてA
l2O3中いずれか一つで形成され、前記第1絶縁層、第
2絶縁層、そして第3絶縁層は各々酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成され
ることを特徴とする請求項1に記載の半導体メモリ装置
の製造方法。 - 【請求項6】 前記第3絶縁層は、少なくとも0.4
μm以上の厚さで形成されることを特徴とする請求項1
に記載の半導体メモリ装置の製造方法。 - 【請求項7】 前記導電物質は、タングステンW、T
iN、WN、Al、そしてCu中いずれか一つであるこ
とを特徴とする請求項1に記載の半導体メモリ装置の製
造方法。 - 【請求項8】 前記第1及び第2配線、そして第3絶
縁層上に第4絶縁層を形成する段階と、 ストレージ電極形成用マスクを用いて前記セルアレー領
域の第4絶縁層、第3絶縁層、第2絶縁層、そして第1
絶縁層を順にエッチングしてストレージ電極用オープニ
ングを形成し、前記物質層パターンを前記第3絶縁層に
対するエッチング停止層として用いて形成する段階を付
加的に含むことを特徴とする請求項1に記載の半導体メ
モリ装置の製造方法。 - 【請求項9】 セルアレー領域と周辺回路領域を有す
る半導体基板上に活性領域と非活性領域を定義するため
の素子隔離膜を形成する段階と、 前記半導体基板全面に第l絶縁層、ビットライン、そし
て第2絶縁層を順に形成する段階と、 前記第2絶縁層上にセルアレー領域のストレージ電極コ
ンタクトホール領域と、周辺回路領域の配線コンタクト
ホール領域がオープンされた物質層パターンを形成する
段階と、 前記物質層パターンをマスクとして用いてセルアレー領
域の第2絶縁層及び第1絶縁層を順にエッチングしてス
トレージ電極コンタクトホールを形成する段階と、 前記ストレージ電極コンタクトホールを通して半導体基
板と電気的に接続されるストレージ電極、誘電層、そし
てプレート電極を順に形成してキャパシタを形成する段
階と、 半導体基板全面に第3絶縁層を形成する段階と、 グルーブマスクを用いて前記周辺回路領域の第3絶縁
層、第2絶縁層、そして第1絶縁層を順にエッチングし
て第1配線用オープニングを形成し、同時に第3絶縁層
をエッチングして第2配線用オープニングを形成し、前
記物質層パターンをエッチング停止層として用いて形成
する段階と、 前記第1配線用オープニング及び第2配線用オープニン
グに各々導電物質を充填して第1配線及び第2配線を形
成する段階とを含むことを特徴とする半導体メモリ装置
の製造方法。 - 【請求項10】 前記物質層パターンは、前記第1絶
縁層、第2絶縁層、そして第3絶縁層とエッチング選択
比を有する物質で形成されることを特徴とする請求項9
に記載の半導体メモリ装置の製造方法。 - 【請求項11】 前記物質層パターンは、前記第1絶
縁層、第2絶縁層、そして第3絶縁層と少なくとも1:
5以上のエッチング選択比を有する物質で形成されるこ
とを特徴とする請求項10に記載の半導体メモリ装置の
製造方法。 - 【請求項12】 前記物質層パターンは、第1配線用
オープニング形成のための前記第2絶縁層及び第1絶縁
層エッチング時マスクとして用いることを特徴とする請
求項9に記載の半導体メモリ装置の製造方法。 - 【請求項13】 前記物質層パターンは、ドーピング
されていないポリシリコン、窒化物質、SiONそして
Al2O3中いずれか一つで形成され、前記第1絶縁層、
第2絶縁層、そして第3絶縁層は各々酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成され
ることを特徴とする請求項9に記載の半導体メモリ装置
の製造方法。 - 【請求項14】 前記第3絶縁層は、少なくとも0.
4μm以上の厚さで形成されることを特徴とする請求項
9に記載の半導体メモリ装置の製造方法。 - 【請求項15】 前記導電物質は、タングステンW、
TiN、WN、Al、そしてCu中いずれか一つである
ことを特徴とする請求項9に記載の半導体メモリ装置の
製造方法。 - 【請求項16】 セルアレー領域と周辺回路領域を有
する半導体基板上に活性領域と非活性領域を定義するた
めに形成された素子隔離膜と、 半導体基板全面にビットラインをその内部に含むように
形成された絶縁層と、 前記絶縁層上に形成されており、セルアレー領域のスト
レージ電極コンタクトホール領域及び周辺回路領域の配
線コンタクトホール領域がオープンされるように形成さ
れた物質層パターンと、 前記物質層パターン上に形成されており、前記絶縁層を
貫通してセルアレー領域及び周辺回路領域の半導体基板
と各々電気的に接続されるように形成されたキャパシタ
及び配線を含むことを特徴とする半導体メモリ装置。 - 【請求項17】 前記物質層パターンは、前記絶縁層
とエッチング選択比を有する物質で形成されることを特
徴とする請求項16に記載の半導体メモリ装置。 - 【請求項18】 前記絶縁層は、酸化物質、窒化物
質、そしてこれらの複合物質中いずれか一つで形成さ
れ、前記物質層パターンは、ドーピングされていないポ
リシリコン、窒化物質、SiONそしてAl2O3中いず
れか一つで形成されることを特徴とする請求項16に記
載の半導体メモリ装置の製造方法。 - 【請求項19】 前記配線物質は、タングステンW、
TiN、WN、Al、そしてCu中いずれか一つである
ことを特徴とする請求項16に記載の半導体メモリ装置
の製造方法。
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