JPH1187263A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH1187263A JPH1187263A JP24005597A JP24005597A JPH1187263A JP H1187263 A JPH1187263 A JP H1187263A JP 24005597 A JP24005597 A JP 24005597A JP 24005597 A JP24005597 A JP 24005597A JP H1187263 A JPH1187263 A JP H1187263A
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- Japan
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- film
- integrated circuit
- circuit device
- semiconductor integrated
- insulating film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 タングステン層を備えている配線層の高性能
化および高信頼度化ができる半導体集積回路装置の製造
方法を提供する。 【解決手段】 導電性の多結晶シリコン膜（導電膜）５
とタングステン層６とからなる積層構造の配線層を堆積
する工程と、タングステン層６の上に、窒化シリコン膜
（絶縁膜）７からなるハードマスクを形成する工程と、
窒化シリコン膜７の上のレジスト膜をエッチング用マス
クとして用いて、エッチング技術を使用して、タングス
テン層６をパターン化して、配線層のパターンとしての
タングステン層６のパターンを形成する工程と、レジス
ト膜を取り除いた後、窒化シリコン膜７からなるハード
マスクをエッチング用マスクとして用いて、エッチング
技術を使用して、多結晶シリコン膜５をパターン化し
て、配線層のパターンとしての多結晶シリコン膜５のパ
ターンを形成する工程とを有するものである。
化および高信頼度化ができる半導体集積回路装置の製造
方法を提供する。 【解決手段】 導電性の多結晶シリコン膜（導電膜）５
とタングステン層６とからなる積層構造の配線層を堆積
する工程と、タングステン層６の上に、窒化シリコン膜
（絶縁膜）７からなるハードマスクを形成する工程と、
窒化シリコン膜７の上のレジスト膜をエッチング用マス
クとして用いて、エッチング技術を使用して、タングス
テン層６をパターン化して、配線層のパターンとしての
タングステン層６のパターンを形成する工程と、レジス
ト膜を取り除いた後、窒化シリコン膜７からなるハード
マスクをエッチング用マスクとして用いて、エッチング
技術を使用して、多結晶シリコン膜５をパターン化し
て、配線層のパターンとしての多結晶シリコン膜５のパ
ターンを形成する工程とを有するものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、タングステン層を備えてい
る配線層の高性能化および高信頼度化ができる半導体集
積回路装置の製造方法に関するものである。
置の製造方法に関し、特に、タングステン層を備えてい
る配線層の高性能化および高信頼度化ができる半導体集
積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】本発明者は、半導体集積回路装置の製造
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。
方法について検討した。以下は、本発明者によって検討
された技術であり、その概要は次のとおりである。
【０００３】すなわち、半導体集積回路装置の製造方法
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）におけるゲート電極
などの配線層に、タングステン（Ｗ）層を有する積層
（多層配線）構造の配線層が使用されているものがあ
る。
において、例えばＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）におけるゲート電極
などの配線層に、タングステン（Ｗ）層を有する積層
（多層配線）構造の配線層が使用されているものがあ
る。
【０００４】この場合、多結晶シリコン膜の上にタング
ステン層を有するゲート電極（配線層）のパターンを形
成する際に、タングステン層の上に窒化シリコン膜から
なるハードマスクを形成した後、そのハードマスクをエ
ッチング用マスクとして用いて、六フッ化イオウ（ＳＦ
6 ）を用いたドライエッチング法を使用して、ゲート電
極のパターンを形成している。
ステン層を有するゲート電極（配線層）のパターンを形
成する際に、タングステン層の上に窒化シリコン膜から
なるハードマスクを形成した後、そのハードマスクをエ
ッチング用マスクとして用いて、六フッ化イオウ（ＳＦ
6 ）を用いたドライエッチング法を使用して、ゲート電
極のパターンを形成している。
【０００５】なお、半導体集積回路装置における配線層
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
の形成技術について記載されている文献としては、例え
ば平成元年１１月２日、（株）プレスジャーナル発行の
「’９０最新半導体プロセス技術」ｐ２６７〜ｐ２７３
に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したゲ
ート電極のパターンを形成する場合、ハードマスクもタ
ングステン層と同様にエッチングが進行し、ハードマス
クの残膜量の確保が困難となるという問題点が発生して
いる。
ート電極のパターンを形成する場合、ハードマスクもタ
ングステン層と同様にエッチングが進行し、ハードマス
クの残膜量の確保が困難となるという問題点が発生して
いる。
【０００７】したがって、ハードマスクの残膜量が確保
できないことにより、セルフアライン構造のコンタクト
ホール（配線層のコンタクト領域）を形成するためのハ
ードマスクのある程度の残膜量を必要とする製造工程を
採用する際に、セルフアライン構造のコンタクトホール
を形成することができないという問題点が発生してい
る。
できないことにより、セルフアライン構造のコンタクト
ホール（配線層のコンタクト領域）を形成するためのハ
ードマスクのある程度の残膜量を必要とする製造工程を
採用する際に、セルフアライン構造のコンタクトホール
を形成することができないという問題点が発生してい
る。
【０００８】そのために、ハードマスクのパターンを形
成するためのハードマスクの上に形成されているレジス
ト膜をエッチング用マスクとして用いて、タングステン
層とその下の多結晶シリコン膜とをエッチングする製造
方法が考えられる。
成するためのハードマスクの上に形成されているレジス
ト膜をエッチング用マスクとして用いて、タングステン
層とその下の多結晶シリコン膜とをエッチングする製造
方法が考えられる。
【０００９】しかしながら、この場合、レジスト膜をエ
ッチング用マスクとして用いて、タングステン層とその
下の多結晶シリコン膜とをエッチングすると、多結晶シ
リコン膜の下のゲート絶縁膜もエッチングされてしま
い、実用化が困難となるという問題点が発生している。
ッチング用マスクとして用いて、タングステン層とその
下の多結晶シリコン膜とをエッチングすると、多結晶シ
リコン膜の下のゲート絶縁膜もエッチングされてしま
い、実用化が困難となるという問題点が発生している。
【００１０】本発明の目的は、タングステン層を備えて
いる配線層の高性能化および高信頼度化ができる半導体
集積回路装置の製造方法を提供することにある。
いる配線層の高性能化および高信頼度化ができる半導体
集積回路装置の製造方法を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板などの基板の上に、導電性の多
結晶シリコン膜などからなる導電膜とタングステン層と
からなる積層構造の配線層を堆積する工程と、タングス
テン層の上に、ハードマスクとなる絶縁膜を堆積した
後、絶縁膜の上に形成されたレジスト膜をエッチング用
マスクとして用いて、絶縁膜をパターン化して、絶縁膜
からなるハードマスクを形成する工程と、レジスト膜を
エッチング用マスクとして用いて、エッチング技術を使
用して、タングステン層をパターン化して、配線層のパ
ターンとしてのタングステン層のパターンを形成する工
程と、レジスト膜を取り除いた後、絶縁膜からなるハー
ドマスクをエッチング用マスクとして用いて、エッチン
グ技術を使用して、導電膜をパターン化して、配線層の
パターンとしての導電膜のパターンを形成する工程とを
有するものである。
製造方法は、半導体基板などの基板の上に、導電性の多
結晶シリコン膜などからなる導電膜とタングステン層と
からなる積層構造の配線層を堆積する工程と、タングス
テン層の上に、ハードマスクとなる絶縁膜を堆積した
後、絶縁膜の上に形成されたレジスト膜をエッチング用
マスクとして用いて、絶縁膜をパターン化して、絶縁膜
からなるハードマスクを形成する工程と、レジスト膜を
エッチング用マスクとして用いて、エッチング技術を使
用して、タングステン層をパターン化して、配線層のパ
ターンとしてのタングステン層のパターンを形成する工
程と、レジスト膜を取り除いた後、絶縁膜からなるハー
ドマスクをエッチング用マスクとして用いて、エッチン
グ技術を使用して、導電膜をパターン化して、配線層の
パターンとしての導電膜のパターンを形成する工程とを
有するものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１５】図１〜図１０は、本発明の一実施の形態で
ある半導体集積回路装置の製造工程を示す概略断面図で
ある。本実施の形態の半導体集積回路装置は、メモリセ
ルにキャパシタを備えているＤＲＡＭ（Dynamic Random
Access Memory）を有するものである。同図を用いて、
本実施の形態の半導体集積回路装置の製造方法を具体的
に説明する。
ある半導体集積回路装置の製造工程を示す概略断面図で
ある。本実施の形態の半導体集積回路装置は、メモリセ
ルにキャパシタを備えているＤＲＡＭ（Dynamic Random
Access Memory）を有するものである。同図を用いて、
本実施の形態の半導体集積回路装置の製造方法を具体的
に説明する。
【００１６】まず、図１に示すように、例えば単結晶シ
リコンからなるｐ型の半導体基板（基板）１を用意し、
その半導体基板１にｐ型のウエル２とｎ型のウエル（図
示を省略）を形成した後、半導体基板１の表面の選択的
な領域を熱酸化してＬＯＣＯＳ（Local Oxidation of S
ilicon）構造の酸化シリコン膜からなる素子分離用のフ
ィールド絶縁膜３を形成する。
リコンからなるｐ型の半導体基板（基板）１を用意し、
その半導体基板１にｐ型のウエル２とｎ型のウエル（図
示を省略）を形成した後、半導体基板１の表面の選択的
な領域を熱酸化してＬＯＣＯＳ（Local Oxidation of S
ilicon）構造の酸化シリコン膜からなる素子分離用のフ
ィールド絶縁膜３を形成する。
【００１７】次に、半導体基板１の表面を熱酸化して１
０nm程度の膜厚の酸化シリコン膜（ゲート絶縁膜）４を
形成し、この酸化シリコン膜４の上に、ＣＶＤ（Chemic
al Vapor Deposition ）法を使用して、ゲート電極とな
る配線層を堆積する。
０nm程度の膜厚の酸化シリコン膜（ゲート絶縁膜）４を
形成し、この酸化シリコン膜４の上に、ＣＶＤ（Chemic
al Vapor Deposition ）法を使用して、ゲート電極とな
る配線層を堆積する。
【００１８】この場合、ゲート電極となる配線層は、５
０nm程度の膜厚の導電性の多結晶シリコン膜（導電膜）
５と、１００nm程度の膜厚のタングステン層６とからな
る積層構造としている。また、ゲート電極となる配線層
の他の態様として、導電性の多結晶シリコン膜５とタン
グステン層６の間にタングステンシリサイド膜、窒化タ
ングステン膜などの導電膜が介在されている積層構造の
配線層を採用することができる。また、ゲート電極とし
ての配線層は、ＤＲＡＭのワード線（ワードライン；Ｗ
Ｌ）となっている。
０nm程度の膜厚の導電性の多結晶シリコン膜（導電膜）
５と、１００nm程度の膜厚のタングステン層６とからな
る積層構造としている。また、ゲート電極となる配線層
の他の態様として、導電性の多結晶シリコン膜５とタン
グステン層６の間にタングステンシリサイド膜、窒化タ
ングステン膜などの導電膜が介在されている積層構造の
配線層を採用することができる。また、ゲート電極とし
ての配線層は、ＤＲＡＭのワード線（ワードライン；Ｗ
Ｌ）となっている。
【００１９】その後、半導体基板１の上に、ＣＶＤ法を
使用して、ハードマスクとなる窒化シリコン膜（絶縁
膜）７を２００nm程度の膜厚をもって形成する。次に、
窒化シリコン膜７の上に、レジスト膜８を塗布した後、
リソグラフィ技術を使用して、レジスト膜８のパターン
化を行う。
使用して、ハードマスクとなる窒化シリコン膜（絶縁
膜）７を２００nm程度の膜厚をもって形成する。次に、
窒化シリコン膜７の上に、レジスト膜８を塗布した後、
リソグラフィ技術を使用して、レジスト膜８のパターン
化を行う。
【００２０】次に、パターン化されたレジスト膜８をエ
ッチング用マスクとして用いて、ドライエッチングなど
のエッチング技術を使用して、ハードマスクとしての窒
化シリコン膜７のパターン化を行う（図２）。この場
合、窒化シリコン膜７は、ゲート電極としての配線層の
パターンを形成する際のハードマスクである。
ッチング用マスクとして用いて、ドライエッチングなど
のエッチング技術を使用して、ハードマスクとしての窒
化シリコン膜７のパターン化を行う（図２）。この場
合、窒化シリコン膜７は、ゲート電極としての配線層の
パターンを形成する際のハードマスクである。
【００２１】その後、レジスト膜８をエッチング用マス
クとして用いて、六フッ化イオウ（ＳＦ6 ）を用いたプ
ラズマドライエッチング法を使用して、タングステン層
６をパターニングしてゲート電極としてのパターンを形
成する（図３）。この場合、ハードマスクとしての窒化
シリコン膜７の上にレジスト膜８が塗布されていること
により、ハードマスクとしての窒化シリコン膜７のエッ
チングが防止でき、窒化シリコン膜７の削れ量をなくす
ることができるので、ハードマスクとしての窒化シリコ
ン膜７の残膜量の確保ができる。
クとして用いて、六フッ化イオウ（ＳＦ6 ）を用いたプ
ラズマドライエッチング法を使用して、タングステン層
６をパターニングしてゲート電極としてのパターンを形
成する（図３）。この場合、ハードマスクとしての窒化
シリコン膜７の上にレジスト膜８が塗布されていること
により、ハードマスクとしての窒化シリコン膜７のエッ
チングが防止でき、窒化シリコン膜７の削れ量をなくす
ることができるので、ハードマスクとしての窒化シリコ
ン膜７の残膜量の確保ができる。
【００２２】次に、不要となったレジスト膜８をアッシ
ング法などを使用して取り除いた後、ハードマスクとし
ての窒化シリコン膜７をエッチング用マスクとして用い
て、プロセスガスの塩素に酸素を添加しているガスを用
いたプラズマドライエッチング法を使用して、多結晶シ
リコン膜５をパターニングしてゲート電極を形成する
（図４）。この場合、窒化シリコン膜７からなるハード
マスクをエッチング用マスクとして用いていることによ
り、ゲート絶縁膜としての酸化シリコン膜４に対して多
結晶シリコン膜５のエッチング選択性を確保でき、多結
晶シリコン膜５のみをエッチングすることができるの
で、ゲート絶縁膜としての酸化シリコン膜４のエッチン
グを防止することができる。
ング法などを使用して取り除いた後、ハードマスクとし
ての窒化シリコン膜７をエッチング用マスクとして用い
て、プロセスガスの塩素に酸素を添加しているガスを用
いたプラズマドライエッチング法を使用して、多結晶シ
リコン膜５をパターニングしてゲート電極を形成する
（図４）。この場合、窒化シリコン膜７からなるハード
マスクをエッチング用マスクとして用いていることによ
り、ゲート絶縁膜としての酸化シリコン膜４に対して多
結晶シリコン膜５のエッチング選択性を確保でき、多結
晶シリコン膜５のみをエッチングすることができるの
で、ゲート絶縁膜としての酸化シリコン膜４のエッチン
グを防止することができる。
【００２３】その後、半導体基板１の上に、ＣＶＤ法を
使用して、窒化シリコン膜を堆積した後、リソグラフィ
技術とエッチング技術とを使用して、不要な領域の窒化
シリコン膜を取り除いて、ゲート電極としての配線層の
側壁に、窒化シリコン膜からなる側壁絶縁膜（サイドウ
ォールスペーサ）９を形成する。この場合、側壁絶縁膜
９は、ハードマスクとしての窒化シリコン膜７と同一の
材料である絶縁膜を使用している。次に、半導体基板１
の上のｐ型のウエル２に、例えばリンなどのｎ型の不純
物をイオン注入してソースおよびドレインとなるｎ型の
半導体領域１０を形成する（図５）。また、図示を省略
しているが、半導体基板１の上のｎ型のウエルに、例え
ばホウ素などのｐ型の不純物をイオン注入してソースお
よびドレインとなるｐ型の半導体領域を形成する。
使用して、窒化シリコン膜を堆積した後、リソグラフィ
技術とエッチング技術とを使用して、不要な領域の窒化
シリコン膜を取り除いて、ゲート電極としての配線層の
側壁に、窒化シリコン膜からなる側壁絶縁膜（サイドウ
ォールスペーサ）９を形成する。この場合、側壁絶縁膜
９は、ハードマスクとしての窒化シリコン膜７と同一の
材料である絶縁膜を使用している。次に、半導体基板１
の上のｐ型のウエル２に、例えばリンなどのｎ型の不純
物をイオン注入してソースおよびドレインとなるｎ型の
半導体領域１０を形成する（図５）。また、図示を省略
しているが、半導体基板１の上のｎ型のウエルに、例え
ばホウ素などのｐ型の不純物をイオン注入してソースお
よびドレインとなるｐ型の半導体領域を形成する。
【００２４】次に、ソースおよびドレインとなるｎ型の
半導体領域１０の上における表面が露出しているゲート
絶縁膜としての酸化シリコン膜４を必要に応じて取り除
いた後、半導体基板１の上に絶縁膜１１を形成する（図
６）。絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法
により形成した後、表面研磨を行いその表面を平坦化処
理することにより、平坦化された絶縁膜１１を形成す
る。平坦化処理は、絶縁膜１１の表面を例えばエッチバ
ック法またはＣＭＰ（Chemical Mechanical Polishing
、化学機械研磨）法により平坦にする態様を採用する
ことができる。
半導体領域１０の上における表面が露出しているゲート
絶縁膜としての酸化シリコン膜４を必要に応じて取り除
いた後、半導体基板１の上に絶縁膜１１を形成する（図
６）。絶縁膜１１は、例えば酸化シリコン膜をＣＶＤ法
により形成した後、表面研磨を行いその表面を平坦化処
理することにより、平坦化された絶縁膜１１を形成す
る。平坦化処理は、絶縁膜１１の表面を例えばエッチバ
ック法またはＣＭＰ（Chemical Mechanical Polishing
、化学機械研磨）法により平坦にする態様を採用する
ことができる。
【００２５】その後、リソグラフィ技術およびエッチン
グ技術を用いて、絶縁膜１１の選択的な領域にコンタク
トホール（スルーホール）１２を形成する。この場合、
ゲート電極としての配線層（タングステン層６と多結晶
シリコン膜５）の上の領域にハードマスクとしての窒化
シリコン膜７が形成されていると共にゲート電極として
の配線層（タングステン層６と多結晶シリコン膜５）の
側壁の領域に側壁絶縁膜９としての窒化シリコン膜が形
成されていることにより、酸化シリコン膜からなる絶縁
膜１１をエッチングしてコンタクトホール１２を形成す
る際に、ハードマスクとしての窒化シリコン膜７と側壁
絶縁膜９としての窒化シリコン膜がエッチングされるこ
とが防止できるので、セルフアライン構造のコンタクト
ホール（配線層のコンタクト領域）１２を容易に形成す
ることができる。
グ技術を用いて、絶縁膜１１の選択的な領域にコンタク
トホール（スルーホール）１２を形成する。この場合、
ゲート電極としての配線層（タングステン層６と多結晶
シリコン膜５）の上の領域にハードマスクとしての窒化
シリコン膜７が形成されていると共にゲート電極として
の配線層（タングステン層６と多結晶シリコン膜５）の
側壁の領域に側壁絶縁膜９としての窒化シリコン膜が形
成されていることにより、酸化シリコン膜からなる絶縁
膜１１をエッチングしてコンタクトホール１２を形成す
る際に、ハードマスクとしての窒化シリコン膜７と側壁
絶縁膜９としての窒化シリコン膜がエッチングされるこ
とが防止できるので、セルフアライン構造のコンタクト
ホール（配線層のコンタクト領域）１２を容易に形成す
ることができる。
【００２６】次に、コンタクトホール１２に、例えば導
電性の多結晶シリコン膜またはタングステンなどの導電
性材料を埋め込んで、コンタクトホール１２にプラグ
（plug）１３を形成する（図７）。
電性の多結晶シリコン膜またはタングステンなどの導電
性材料を埋め込んで、コンタクトホール１２にプラグ
（plug）１３を形成する（図７）。
【００２７】その後、半導体基板１の上に、薄膜の酸化
シリコン膜などの絶縁膜１４を形成した後、特定のプラ
グ１３の上の絶縁膜１４にコンタクトホールを形成した
後、例えばアルミニウム層などからなる配線層１５を形
成する。この場合、配線層１５は、ＤＲＡＭのビット線
（ビットライン；ＢＬ）となっている。
シリコン膜などの絶縁膜１４を形成した後、特定のプラ
グ１３の上の絶縁膜１４にコンタクトホールを形成した
後、例えばアルミニウム層などからなる配線層１５を形
成する。この場合、配線層１５は、ＤＲＡＭのビット線
（ビットライン；ＢＬ）となっている。
【００２８】次に、半導体基板１の上に絶縁膜１６を形
成する。絶縁膜１６は、例えば酸化シリコン膜をＣＶＤ
法により形成した後、表面研磨を行いその表面を平坦化
処理することにより、平坦化された絶縁膜１６を形成す
る。この場合、絶縁膜１６は、例えばリンを含んでいる
酸化シリコン膜であるＰＳＧ（Phospho Silicate Glas
s）膜またはホウ素およびリンを含んでいる酸化シリコ
ン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜
あるいは回転塗布法により形成できるＳＯＧ（Spin On
Glass)膜などを適用することができる。
成する。絶縁膜１６は、例えば酸化シリコン膜をＣＶＤ
法により形成した後、表面研磨を行いその表面を平坦化
処理することにより、平坦化された絶縁膜１６を形成す
る。この場合、絶縁膜１６は、例えばリンを含んでいる
酸化シリコン膜であるＰＳＧ（Phospho Silicate Glas
s）膜またはホウ素およびリンを含んでいる酸化シリコ
ン膜であるＢＰＳＧ（Boro Phospho Silicate Glass)膜
あるいは回転塗布法により形成できるＳＯＧ（Spin On
Glass)膜などを適用することができる。
【００２９】その後、リソグラフィ技術およびエッチン
グ技術を用いて、絶縁膜１６およびその下部の絶縁膜１
４の選択的な領域にコンタクトホール１７を形成する
（図８）。
グ技術を用いて、絶縁膜１６およびその下部の絶縁膜１
４の選択的な領域にコンタクトホール１７を形成する
（図８）。
【００３０】次に、コンタクトホール１７に例えば導電
性の多結晶シリコンまたはタングステンなどの導電性材
料を埋め込んでプラグ１８を形成する（図９）。
性の多結晶シリコンまたはタングステンなどの導電性材
料を埋め込んでプラグ１８を形成する（図９）。
【００３１】その後、半導体基板１の上にＣＯＢ（Capa
citor Over Bitline）型メモリセルのキャパシタの電極
であるストレージ・ノード（蓄積電極）１９を形成す
る。ストレージ・ノード１９は、半導体基板１の上に例
えばリンなどの不純物が含有されている導電性の多結晶
シリコン膜をＣＶＤ法により堆積した後、リソグラフィ
技術およびエッチング技術を用いてパターン化すること
により形成する。この場合、ストレージ・ノード１９
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における下部電極としての機能を備えているものであ
る。
citor Over Bitline）型メモリセルのキャパシタの電極
であるストレージ・ノード（蓄積電極）１９を形成す
る。ストレージ・ノード１９は、半導体基板１の上に例
えばリンなどの不純物が含有されている導電性の多結晶
シリコン膜をＣＶＤ法により堆積した後、リソグラフィ
技術およびエッチング技術を用いてパターン化すること
により形成する。この場合、ストレージ・ノード１９
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における下部電極としての機能を備えているものであ
る。
【００３２】次に、ストレージ・ノード１９を含む半導
体基板１の上に誘電体膜２０を堆積する。誘電体膜２０
は、例えばＳｉ3 Ｎ4 （シリコンナイトライド）、Ｔａ
2 Ｏ5 （５酸化タンタル）または強誘電体膜であるＰＺ
Ｔ（チタン酸ジルコン酸鉛）などを堆積する。その後、
半導体基板１の上にキャパシタの電極であるプレート電
極２１を形成する。プレート電極２１は、半導体基板１
の上に例えばリンなどの不純物が含有されている導電性
の多結晶シリコン膜をＣＶＤ法により堆積した後、リソ
グラフィ技術およびエッチング技術を用いてパターン化
することにより形成する。この場合、プレート電極２１
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における上部電極としての機能を備えているものであ
る。
体基板１の上に誘電体膜２０を堆積する。誘電体膜２０
は、例えばＳｉ3 Ｎ4 （シリコンナイトライド）、Ｔａ
2 Ｏ5 （５酸化タンタル）または強誘電体膜であるＰＺ
Ｔ（チタン酸ジルコン酸鉛）などを堆積する。その後、
半導体基板１の上にキャパシタの電極であるプレート電
極２１を形成する。プレート電極２１は、半導体基板１
の上に例えばリンなどの不純物が含有されている導電性
の多結晶シリコン膜をＣＶＤ法により堆積した後、リソ
グラフィ技術およびエッチング技術を用いてパターン化
することにより形成する。この場合、プレート電極２１
は、メモリセルの情報蓄積用容量素子であるキャパシタ
における上部電極としての機能を備えているものであ
る。
【００３３】次に、半導体基板１の上に、層間絶縁膜と
しての絶縁膜２２を形成する（図１０）。その後、リソ
グラフィ技術およびエッチング技術を用いて、絶縁膜２
２の選択的な領域に、必要に応じてコンタクトホール
（図示を省略）を形成する。絶縁膜２２は、例えば酸化
シリコン膜をＣＶＤ法により形成した後、表面研磨を行
いその表面を平坦化処理することにより、平坦化された
絶縁膜２２を形成する。平坦化処理は、絶縁膜２２の表
面を例えばエッチバック法またはＣＭＰ法により平坦に
する態様を採用することができる。また、絶縁膜２２
は、例えばリンを含んでいる酸化シリコン膜であるＰＳ
Ｇ膜またはホウ素およびリンを含んでいる酸化シリコン
膜であるＢＰＳＧ膜あるいは回転塗布法により形成でき
るＳＯＧ膜などを適用することができる。
しての絶縁膜２２を形成する（図１０）。その後、リソ
グラフィ技術およびエッチング技術を用いて、絶縁膜２
２の選択的な領域に、必要に応じてコンタクトホール
（図示を省略）を形成する。絶縁膜２２は、例えば酸化
シリコン膜をＣＶＤ法により形成した後、表面研磨を行
いその表面を平坦化処理することにより、平坦化された
絶縁膜２２を形成する。平坦化処理は、絶縁膜２２の表
面を例えばエッチバック法またはＣＭＰ法により平坦に
する態様を採用することができる。また、絶縁膜２２
は、例えばリンを含んでいる酸化シリコン膜であるＰＳ
Ｇ膜またはホウ素およびリンを含んでいる酸化シリコン
膜であるＢＰＳＧ膜あるいは回転塗布法により形成でき
るＳＯＧ膜などを適用することができる。
【００３４】その後、半導体基板１の上に、配線層２３
を形成する。この場合、配線層２３は、前述したゲート
電極としての配線層（導電性の多結晶シリコン膜５とタ
ングステン層６とからなる配線層）と同様に、導電性の
多結晶シリコン膜（導電膜）２４とタングステン層２５
とからなる積層構造としている。また、配線層２３のパ
ターンを形成する製造工程は、タングステン層２５の上
に、ハードマスクとしての窒化シリコン膜２６を形成
し、前述したゲート電極としての配線層の製造工程と同
様な製造工程を適用している。
を形成する。この場合、配線層２３は、前述したゲート
電極としての配線層（導電性の多結晶シリコン膜５とタ
ングステン層６とからなる配線層）と同様に、導電性の
多結晶シリコン膜（導電膜）２４とタングステン層２５
とからなる積層構造としている。また、配線層２３のパ
ターンを形成する製造工程は、タングステン層２５の上
に、ハードマスクとしての窒化シリコン膜２６を形成
し、前述したゲート電極としての配線層の製造工程と同
様な製造工程を適用している。
【００３５】したがって、タングステン層２５をパター
ン化する際に、ハードマスクとしての窒化シリコン膜２
６の上にレジスト膜が塗布されていることにより、ハー
ドマスクとしての窒化シリコン膜２６のエッチングが防
止でき、窒化シリコン膜２６の削れ量をなくすることが
できるので、ハードマスクとしての窒化シリコン膜２６
の残膜量の確保ができる。
ン化する際に、ハードマスクとしての窒化シリコン膜２
６の上にレジスト膜が塗布されていることにより、ハー
ドマスクとしての窒化シリコン膜２６のエッチングが防
止でき、窒化シリコン膜２６の削れ量をなくすることが
できるので、ハードマスクとしての窒化シリコン膜２６
の残膜量の確保ができる。
【００３６】また、多結晶シリコン膜２４に配線層２３
としてのパターンを形成する際に、窒化シリコン膜２６
からなるハードマスクをエッチング用マスクとして用い
ていることにより、酸化シリコン膜などの絶縁膜２２に
対して多結晶シリコン膜２４のエッチング選択性を確保
でき、多結晶シリコン膜２４のみをエッチングすること
ができるので、酸化シリコン膜などの絶縁膜２２のエッ
チングを防止することができる。
としてのパターンを形成する際に、窒化シリコン膜２６
からなるハードマスクをエッチング用マスクとして用い
ていることにより、酸化シリコン膜などの絶縁膜２２に
対して多結晶シリコン膜２４のエッチング選択性を確保
でき、多結晶シリコン膜２４のみをエッチングすること
ができるので、酸化シリコン膜などの絶縁膜２２のエッ
チングを防止することができる。
【００３７】前述した配線層２３の他の態様として、導
電性の多結晶シリコン膜２４とタングステン層２５の間
にタングステンシリサイド膜、窒化タングステン膜など
の導電膜が介在されている積層構造の配線層を採用する
ことができる。また、多結晶シリコン膜２４の代替えと
して、アルミニウム膜、銅膜、高融点金属膜などの導電
膜を使用し、その導電膜の上にタングステン層２５を配
置している積層構造の配線層の態様を採用することがで
きる。
電性の多結晶シリコン膜２４とタングステン層２５の間
にタングステンシリサイド膜、窒化タングステン膜など
の導電膜が介在されている積層構造の配線層を採用する
ことができる。また、多結晶シリコン膜２４の代替えと
して、アルミニウム膜、銅膜、高融点金属膜などの導電
膜を使用し、その導電膜の上にタングステン層２５を配
置している積層構造の配線層の態様を採用することがで
きる。
【００３８】その後、設計仕様に応じて、前述した層間
絶縁膜と配線層との製造工程を繰り返し行って、多層配
線層を形成した後、パッシベーション膜を形成すること
により、半導体集積回路装置の製造工程を終了する。
絶縁膜と配線層との製造工程を繰り返し行って、多層配
線層を形成した後、パッシベーション膜を形成すること
により、半導体集積回路装置の製造工程を終了する。
【００３９】前述した本実施の形態の半導体集積回路装
置の製造方法によれば、レジスト膜８をエッチング用マ
スクとして用いて、六フッ化イオウ（ＳＦ6 ）を用いた
プラズマドライエッチング法を使用して、タングステン
層６にゲート電極としてのパターンを形成しており、そ
の後、不要となったレジスト膜８を取り除いた後、ハー
ドマスクとしての窒化シリコン膜（絶縁膜）７をエッチ
ング用マスクとして用いて、プロセスガスの塩素に酸素
を添加しているガスを用いたプラズマドライエッチング
法を使用して、多結晶シリコン膜（導電膜）５をパター
ニングしてゲート電極を形成している。
置の製造方法によれば、レジスト膜８をエッチング用マ
スクとして用いて、六フッ化イオウ（ＳＦ6 ）を用いた
プラズマドライエッチング法を使用して、タングステン
層６にゲート電極としてのパターンを形成しており、そ
の後、不要となったレジスト膜８を取り除いた後、ハー
ドマスクとしての窒化シリコン膜（絶縁膜）７をエッチ
ング用マスクとして用いて、プロセスガスの塩素に酸素
を添加しているガスを用いたプラズマドライエッチング
法を使用して、多結晶シリコン膜（導電膜）５をパター
ニングしてゲート電極を形成している。
【００４０】したがって、本実施の形態の半導体集積回
路装置の製造方法によれば、タングステン層６にゲート
電極としてのパターンを形成する際に、ハードマスクと
しての窒化シリコン膜７の上にレジスト膜８が塗布され
ていることにより、ハードマスクとしての窒化シリコン
膜７のエッチングが防止でき、窒化シリコン膜７の削れ
量をなくすることができるので、ハードマスクとしての
窒化シリコン膜７の残膜量の確保ができる。また、多結
晶シリコン膜５にゲート電極としてのパターンを形成す
る際に、窒化シリコン膜７からなるハードマスクをエッ
チング用マスクとして用いていることにより、ゲート絶
縁膜としての酸化シリコン膜４に対して多結晶シリコン
膜５のエッチング選択性を確保でき、多結晶シリコン膜
５のみをエッチングすることができるので、ゲート絶縁
膜としての酸化シリコン膜４のエッチングを防止するこ
とができる。
路装置の製造方法によれば、タングステン層６にゲート
電極としてのパターンを形成する際に、ハードマスクと
しての窒化シリコン膜７の上にレジスト膜８が塗布され
ていることにより、ハードマスクとしての窒化シリコン
膜７のエッチングが防止でき、窒化シリコン膜７の削れ
量をなくすることができるので、ハードマスクとしての
窒化シリコン膜７の残膜量の確保ができる。また、多結
晶シリコン膜５にゲート電極としてのパターンを形成す
る際に、窒化シリコン膜７からなるハードマスクをエッ
チング用マスクとして用いていることにより、ゲート絶
縁膜としての酸化シリコン膜４に対して多結晶シリコン
膜５のエッチング選択性を確保でき、多結晶シリコン膜
５のみをエッチングすることができるので、ゲート絶縁
膜としての酸化シリコン膜４のエッチングを防止するこ
とができる。
【００４１】また、本実施の形態の半導体集積回路装置
の製造方法によれば、半導体基板（基板）１の上に、配
線層２３を形成する際に、前述したゲート電極としての
配線層（導電性の多結晶シリコン膜５とタングステン層
６とからなる配線層）と同様に、導電性の多結晶シリコ
ン膜（導電膜）２４とタングステン層２５とからなる積
層構造としている。また、配線層２３のパターンを形成
する製造工程は、タングステン層２５の上に、ハードマ
スクとしての窒化シリコン膜（絶縁膜）２６を形成し、
前述したゲート電極としての配線層の製造工程と同様な
製造工程を適用している。
の製造方法によれば、半導体基板（基板）１の上に、配
線層２３を形成する際に、前述したゲート電極としての
配線層（導電性の多結晶シリコン膜５とタングステン層
６とからなる配線層）と同様に、導電性の多結晶シリコ
ン膜（導電膜）２４とタングステン層２５とからなる積
層構造としている。また、配線層２３のパターンを形成
する製造工程は、タングステン層２５の上に、ハードマ
スクとしての窒化シリコン膜（絶縁膜）２６を形成し、
前述したゲート電極としての配線層の製造工程と同様な
製造工程を適用している。
【００４２】したがって、本実施の形態の半導体集積回
路装置の製造方法によれば、タングステン層２５をパタ
ーン化する際に、ハードマスクとしての窒化シリコン膜
２６の上にレジスト膜が塗布されていることにより、ハ
ードマスクとしての窒化シリコン膜２６のエッチングが
防止でき、窒化シリコン膜２６の削れ量をなくすること
ができるので、ハードマスクとしての窒化シリコン膜２
６の残膜量の確保ができる。
路装置の製造方法によれば、タングステン層２５をパタ
ーン化する際に、ハードマスクとしての窒化シリコン膜
２６の上にレジスト膜が塗布されていることにより、ハ
ードマスクとしての窒化シリコン膜２６のエッチングが
防止でき、窒化シリコン膜２６の削れ量をなくすること
ができるので、ハードマスクとしての窒化シリコン膜２
６の残膜量の確保ができる。
【００４３】また、多結晶シリコン膜２４に配線層２３
としてのパターンを形成する際に、窒化シリコン膜２６
からなるハードマスクをエッチング用マスクとして用い
ていることにより、層間絶縁膜としての酸化シリコン膜
などの絶縁膜２２に対して多結晶シリコン膜２４のエッ
チング選択性を確保でき、多結晶シリコン膜２４のみを
エッチングすることができるので、酸化シリコン膜など
の絶縁膜２２のエッチングを防止することができる。
としてのパターンを形成する際に、窒化シリコン膜２６
からなるハードマスクをエッチング用マスクとして用い
ていることにより、層間絶縁膜としての酸化シリコン膜
などの絶縁膜２２に対して多結晶シリコン膜２４のエッ
チング選択性を確保でき、多結晶シリコン膜２４のみを
エッチングすることができるので、酸化シリコン膜など
の絶縁膜２２のエッチングを防止することができる。
【００４４】その結果、本実施の形態の半導体集積回路
装置の製造方法によれば、タングステン層６, ２５など
のタングステン層を備えている配線層の高性能化および
高信頼度化ができる。
装置の製造方法によれば、タングステン層６, ２５など
のタングステン層を備えている配線層の高性能化および
高信頼度化ができる。
【００４５】本実施の形態の半導体集積回路装置の製造
方法によれば、ゲート電極としての配線層の上にハード
マスクとしての窒化シリコン膜（絶縁膜）７を残存させ
ており、ゲート電極としての配線層の側壁に、窒化シリ
コン膜からなる側壁絶縁膜（サイドウォールスペーサ）
９を形成している。この場合、側壁絶縁膜９は、ハード
マスクとしての窒化シリコン膜７と同一の材料である絶
縁膜を使用している。その後、半導体基板（基板）１の
上に形成している絶縁膜１１に、コンタクトホール（ス
ルーホール）１２を形成している。
方法によれば、ゲート電極としての配線層の上にハード
マスクとしての窒化シリコン膜（絶縁膜）７を残存させ
ており、ゲート電極としての配線層の側壁に、窒化シリ
コン膜からなる側壁絶縁膜（サイドウォールスペーサ）
９を形成している。この場合、側壁絶縁膜９は、ハード
マスクとしての窒化シリコン膜７と同一の材料である絶
縁膜を使用している。その後、半導体基板（基板）１の
上に形成している絶縁膜１１に、コンタクトホール（ス
ルーホール）１２を形成している。
【００４６】したがって、本実施の形態の半導体集積回
路装置の製造方法によれば、ゲート電極としての配線層
（タングステン層６と多結晶シリコン膜５）の上の領域
にハードマスクとしての窒化シリコン膜７が形成されて
いると共にゲート電極としての配線層（タングステン層
６と多結晶シリコン膜５）の側壁の領域に側壁絶縁膜９
としての窒化シリコン膜が形成されていることにより、
酸化シリコン膜からなる絶縁膜１１をエッチングしてコ
ンタクトホール１２を形成する際に、ハードマスクとし
ての窒化シリコン膜７と側壁絶縁膜９としての窒化シリ
コン膜がエッチングされることが防止できるので、セル
フアライン構造のコンタクトホール（配線層のコンタク
ト領域）１２を簡単な製造プロセスによって容易にしか
も確実に形成することができる。
路装置の製造方法によれば、ゲート電極としての配線層
（タングステン層６と多結晶シリコン膜５）の上の領域
にハードマスクとしての窒化シリコン膜７が形成されて
いると共にゲート電極としての配線層（タングステン層
６と多結晶シリコン膜５）の側壁の領域に側壁絶縁膜９
としての窒化シリコン膜が形成されていることにより、
酸化シリコン膜からなる絶縁膜１１をエッチングしてコ
ンタクトホール１２を形成する際に、ハードマスクとし
ての窒化シリコン膜７と側壁絶縁膜９としての窒化シリ
コン膜がエッチングされることが防止できるので、セル
フアライン構造のコンタクトホール（配線層のコンタク
ト領域）１２を簡単な製造プロセスによって容易にしか
も確実に形成することができる。
【００４７】本実施の形態の半導体集積回路装置の製造
方法によれば、タングステン層を備えている配線層の高
性能化および高信頼度化ができる共にセルフアライン構
造のコンタクトホール（配線層のコンタクト領域）１２
を簡単な製造プロセスによって容易にしかも確実に形成
することができることによって、高精度なパターンを有
ししかも微細加工化ができる配線層を製造することがで
きるので、ＤＲＡＭなどの半導体集積回路装置の高集積
化および高性能化ができる。
方法によれば、タングステン層を備えている配線層の高
性能化および高信頼度化ができる共にセルフアライン構
造のコンタクトホール（配線層のコンタクト領域）１２
を簡単な製造プロセスによって容易にしかも確実に形成
することができることによって、高精度なパターンを有
ししかも微細加工化ができる配線層を製造することがで
きるので、ＤＲＡＭなどの半導体集積回路装置の高集積
化および高性能化ができる。
【００４８】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４９】例えば、本発明は、半導体素子を形成して
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができる。
いる半導体基板をＳＯＩ（Siliconon Insulator）基板
などの種々の基板に変更することができる。
【００５０】また、本発明は、ＭＯＳＦＥＴ、ＣＭＯＳ
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭまたはＳＲＡＭ（Static Random Access Memory ）
などのメモリ系を有する半導体集積回路装置の製造方法
に適用できる。
ＦＥＴ、ＢｉＣＭＯＳＦＥＴなどを構成要素とするＤＲ
ＡＭまたはＳＲＡＭ（Static Random Access Memory ）
などのメモリ系を有する半導体集積回路装置の製造方法
に適用できる。
【００５１】さらに、本発明は、ＭＯＳＦＥＴ、ＣＭＯ
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジス
タなどを構成要素とするロジック系などの種々の半導体
集積回路装置の製造方法に適用できる。
ＳＦＥＴ、ＢｉＣＭＯＳＦＥＴ、バイポーラトランジス
タなどを構成要素とするロジック系などの種々の半導体
集積回路装置の製造方法に適用できる。
【００５２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５３】（１）．本発明の半導体集積回路装置の製
造方法によれば、タングステン層にゲート電極としての
パターンを形成する際に、ハードマスクとしての窒化シ
リコン膜（絶縁膜）の上にレジスト膜が塗布されている
ことにより、ハードマスクとしての窒化シリコン膜のエ
ッチングが防止でき、窒化シリコン膜の削れ量をなくす
ることができるので、ハードマスクとしての窒化シリコ
ン膜の残膜量の確保ができる。また、多結晶シリコン膜
（導電膜）にゲート電極としてのパターンを形成する際
に、窒化シリコン膜からなるハードマスクをエッチング
用マスクとして用いていることにより、ゲート絶縁膜と
しての酸化シリコン膜に対して多結晶シリコン膜のエッ
チング選択性を確保でき、多結晶シリコン膜のみをエッ
チングすることができるので、ゲート絶縁膜としての酸
化シリコン膜のエッチングを防止することができる。
造方法によれば、タングステン層にゲート電極としての
パターンを形成する際に、ハードマスクとしての窒化シ
リコン膜（絶縁膜）の上にレジスト膜が塗布されている
ことにより、ハードマスクとしての窒化シリコン膜のエ
ッチングが防止でき、窒化シリコン膜の削れ量をなくす
ることができるので、ハードマスクとしての窒化シリコ
ン膜の残膜量の確保ができる。また、多結晶シリコン膜
（導電膜）にゲート電極としてのパターンを形成する際
に、窒化シリコン膜からなるハードマスクをエッチング
用マスクとして用いていることにより、ゲート絶縁膜と
しての酸化シリコン膜に対して多結晶シリコン膜のエッ
チング選択性を確保でき、多結晶シリコン膜のみをエッ
チングすることができるので、ゲート絶縁膜としての酸
化シリコン膜のエッチングを防止することができる。
【００５４】（２）．本発明の半導体集積回路装置の製
造方法によれば、半導体基板（基板）の上に、配線層を
形成する際に、前述したゲート電極としての配線層と同
様に、導電性の多結晶シリコン膜（導電膜）とタングス
テン層とからなる積層構造としている。また、配線層の
パターンを形成する製造工程は、タングステン層の上
に、ハードマスクとしての窒化シリコン膜（絶縁膜）を
形成し、前述したゲート電極としての配線層の製造工程
と同様な製造工程を適用している。
造方法によれば、半導体基板（基板）の上に、配線層を
形成する際に、前述したゲート電極としての配線層と同
様に、導電性の多結晶シリコン膜（導電膜）とタングス
テン層とからなる積層構造としている。また、配線層の
パターンを形成する製造工程は、タングステン層の上
に、ハードマスクとしての窒化シリコン膜（絶縁膜）を
形成し、前述したゲート電極としての配線層の製造工程
と同様な製造工程を適用している。
【００５５】したがって、本発明の半導体集積回路装置
の製造方法によれば、タングステン層をパターン化する
際に、ハードマスクとしての窒化シリコン膜の上にレジ
スト膜が塗布されていることにより、ハードマスクとし
ての窒化シリコン膜のエッチングが防止でき、窒化シリ
コン膜の削れ量をなくすることができるので、ハードマ
スクとしての窒化シリコン膜の残膜量の確保ができる。
また、多結晶シリコン膜に配線層としてのパターンを形
成する際に、窒化シリコン膜からなるハードマスクをエ
ッチング用マスクとして用いていることにより、層間絶
縁膜としての酸化シリコン膜などの絶縁膜に対して多結
晶シリコン膜のエッチング選択性を確保でき、多結晶シ
リコン膜のみをエッチングすることができるので、酸化
シリコン膜などの絶縁膜のエッチングを防止することが
できる。
の製造方法によれば、タングステン層をパターン化する
際に、ハードマスクとしての窒化シリコン膜の上にレジ
スト膜が塗布されていることにより、ハードマスクとし
ての窒化シリコン膜のエッチングが防止でき、窒化シリ
コン膜の削れ量をなくすることができるので、ハードマ
スクとしての窒化シリコン膜の残膜量の確保ができる。
また、多結晶シリコン膜に配線層としてのパターンを形
成する際に、窒化シリコン膜からなるハードマスクをエ
ッチング用マスクとして用いていることにより、層間絶
縁膜としての酸化シリコン膜などの絶縁膜に対して多結
晶シリコン膜のエッチング選択性を確保でき、多結晶シ
リコン膜のみをエッチングすることができるので、酸化
シリコン膜などの絶縁膜のエッチングを防止することが
できる。
【００５６】（３）．本発明の半導体集積回路装置の製
造方法によれば、タングステン層を備えている配線層の
高性能化および高信頼度化ができる。
造方法によれば、タングステン層を備えている配線層の
高性能化および高信頼度化ができる。
【００５７】（４）．本発明の半導体集積回路装置の製
造方法によれば、ゲート電極としての配線層の上にハー
ドマスクとしての窒化シリコン膜（絶縁膜）を残存させ
ており、ゲート電極としての配線層の側壁に、窒化シリ
コン膜からなる側壁絶縁膜（サイドウォールスペーサ）
を形成している。この場合、側壁絶縁膜は、ハードマス
クとしての窒化シリコン膜と同一の材料である絶縁膜を
使用している。その後、半導体基板（基板）の上に形成
している絶縁膜に、コンタクトホール（スルーホール）
を形成している。
造方法によれば、ゲート電極としての配線層の上にハー
ドマスクとしての窒化シリコン膜（絶縁膜）を残存させ
ており、ゲート電極としての配線層の側壁に、窒化シリ
コン膜からなる側壁絶縁膜（サイドウォールスペーサ）
を形成している。この場合、側壁絶縁膜は、ハードマス
クとしての窒化シリコン膜と同一の材料である絶縁膜を
使用している。その後、半導体基板（基板）の上に形成
している絶縁膜に、コンタクトホール（スルーホール）
を形成している。
【００５８】したがって、本発明の半導体集積回路装置
の製造方法によれば、ゲート電極としての配線層（タン
グステン層と多結晶シリコン膜）の上の領域にハードマ
スクとしての窒化シリコン膜が形成されていると共にゲ
ート電極としての配線層の側壁の領域に側壁絶縁膜とし
ての窒化シリコン膜が形成されていることにより、酸化
シリコン膜からなる絶縁膜をエッチングしてコンタクト
ホールを形成する際に、ハードマスクとしての窒化シリ
コン膜と側壁絶縁膜としての窒化シリコン膜がエッチン
グされることが防止できるので、セルフアライン構造の
コンタクトホール（配線層のコンタクト領域）を簡単な
製造プロセスによって容易にしかも確実に形成すること
ができる。
の製造方法によれば、ゲート電極としての配線層（タン
グステン層と多結晶シリコン膜）の上の領域にハードマ
スクとしての窒化シリコン膜が形成されていると共にゲ
ート電極としての配線層の側壁の領域に側壁絶縁膜とし
ての窒化シリコン膜が形成されていることにより、酸化
シリコン膜からなる絶縁膜をエッチングしてコンタクト
ホールを形成する際に、ハードマスクとしての窒化シリ
コン膜と側壁絶縁膜としての窒化シリコン膜がエッチン
グされることが防止できるので、セルフアライン構造の
コンタクトホール（配線層のコンタクト領域）を簡単な
製造プロセスによって容易にしかも確実に形成すること
ができる。
【００５９】（５）．本発明の半導体集積回路装置の製
造方法によれば、タングステン層を備えている配線層の
高性能化および高信頼度化ができる共にセルフアライン
構造のコンタクトホール（配線層のコンタクト領域）を
簡単な製造プロセスによって容易にしかも確実に形成す
ることができることによって、高精度なパターンを有し
しかも微細加工化ができる配線層を製造することができ
るので、ＤＲＡＭなどの半導体集積回路装置の高集積化
および高性能化ができる。
造方法によれば、タングステン層を備えている配線層の
高性能化および高信頼度化ができる共にセルフアライン
構造のコンタクトホール（配線層のコンタクト領域）を
簡単な製造プロセスによって容易にしかも確実に形成す
ることができることによって、高精度なパターンを有し
しかも微細加工化ができる配線層を製造することができ
るので、ＤＲＡＭなどの半導体集積回路装置の高集積化
および高性能化ができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す概略断面図である。
置の製造工程を示す概略断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造工程を示す概略断面図である。
装置の製造工程を示す概略断面図である。
１ 半導体基板（基板） ２ ウエル ３ フィールド絶縁膜 ４ 酸化シリコン膜（ゲート絶縁膜） ５ 多結晶シリコン膜（導電膜） ６ タングステン層 ７ 窒化シリコン膜（絶縁膜） ８ レジスト膜 ９ 側壁絶縁膜 １０ 半導体領域 １１ 絶縁膜 １２ コンタクトホール １３ プラグ １４ 絶縁膜 １５ 配線層 １６ 絶縁膜 １７ コンタクトホール １８ プラグ １９ ストレージ・ノード ２０ 誘電体膜 ２１ プレート電極 ２２ 絶縁膜 ２３ 配線層 ２４ 多結晶シリコン膜（導電膜） ２５ タングステン層 ２６ 窒化シリコン膜（絶縁膜）
Claims (7)
- 【請求項１】 基板の上に、導電膜とタングステン層と
からなる積層構造の配線層を堆積する工程と、 前記タングステン層の上に、ハードマスクとなる絶縁膜
を堆積した後、前記絶縁膜の上に形成されたレジスト膜
をエッチング用マスクとして用いて、前記絶縁膜をパタ
ーン化して、前記絶縁膜からなるハードマスクを形成す
る工程と、 前記レジスト膜をエッチング用マスクとして用いて、エ
ッチング技術を使用して、前記タングステン層をパター
ン化して、配線層のパターンとしての前記タングステン
層のパターンを形成する工程と、 前記レジスト膜を取り除いた後、前記絶縁膜からなる前
記ハードマスクをエッチング用マスクとして用いて、前
記エッチング技術を使用して、前記導電膜をパターン化
して、配線層のパターンとしての前記導電膜のパターン
を形成する工程とを有することを特徴とする半導体集積
回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ハードマスクとしての前記絶縁膜
は、窒化シリコン膜を使用しており、前記タングステン
層をパターン化する際のエッチング技術は、フッ化イオ
ウを用いたプラズマドライエッチング法を使用している
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記導電膜と前記タングステ
ン層とからなる積層構造の前記配線層は、ＭＯＳＦＥＴ
のゲート電極であることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項４】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記導電膜と前記タングステ
ン層とからなる積層構造の前記配線層は、層間絶縁膜の
上の配線層であることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項５】 請求項１〜４のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記導電膜と前
記タングステン層とからなる積層構造の前記配線層の側
壁に、前記ハードマスクの前記絶縁膜と同一の材料から
なる側壁絶縁膜を形成する工程を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、前記側壁絶縁膜がコンタクトホールの
側壁の一部として使用されているコンタクトホールを形
成する工程を有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記導電膜と前
記タングステン層とからなる積層構造の前記配線層は、
ＤＲＡＭの配線層として使用されていることを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24005597A JPH1187263A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24005597A JPH1187263A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187263A true JPH1187263A (ja) | 1999-03-30 |
Family
ID=17053820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24005597A Pending JPH1187263A (ja) | 1997-09-04 | 1997-09-04 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187263A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| KR100439771B1 (ko) * | 2001-12-15 | 2004-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 하드마스크 손실 방지 방법 |
-
1997
- 1997-09-04 JP JP24005597A patent/JPH1187263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001148356A (ja) * | 1999-10-07 | 2001-05-29 | Samsung Electronics Co Ltd | チャンファが形成された金属シリサイド層を備えた半導体素子の製造方法 |
| KR100439771B1 (ko) * | 2001-12-15 | 2004-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 하드마스크 손실 방지 방법 |
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