KR100266238B1 - 저 해상도 고화질 tv 수상기 - Google Patents

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Abstract

NTSC 해상도 이미지를 생성하기 위해 각각의 블록에서 데이타를 절결하는 블록 코드화된 HDTV 압축 디지탈 비디오 신호들을 수신하기 위한 수신기에 관한 것이다.

Description

저 해상도 고화질 TV 수상기
제1도는 본 발명을 설명하기 위해 신호를 계층화한 표시도이다.
제2도는 압축된 디지탈 TV 신호를 처리하기 위한 형태의 대표적인 TV 수상기의 블록이다.
제3도는 HDTV 수상기와 관련하여 제2도의 구성요소(14)에 내장할 수 있는 감압 장치의 블록도이다.
제4,5,7및 8도는 본 발명을 실현하는 감압 회로의 다른 실시예들을 나타내는 블록도이다.
제6도는 제5도의 보간기(319)에 의해 제공되는 대표적인 샘플 포맷의 표시도이다.
제8a, 8b 및 8c도는 제8도의 구성요소(308)에서 실행될 수 있는 대표적인 마스크 기능을 나타내는 도면이다.
제9도는 제8도의 계수 마스킹 장치(308)의 블록도이다.
제10도는 제7도의 장치의 일부분의 동작 흐름도이다.
본 발명은 Advanced Television Research Consortium (NBC, Thomson Consumer Electronics, North American Philips Corporation 및 SRI/DSRC)에 의해 제안된 유형의 압축된 디지탈 TV 신호에 관하여 설명하고 있으며, Motion Picture Experts Group(MPEG)에 의해 제안되고, 1990년 12월 18일자로 발간된 "International Organization for Standardization", ISO-IEC JT(1/SC2/WG1), Coding of Moving Pictures and Associated Audio, MPEG 90/176 Rev.2에서 상세하게 설명된 표준 신호와 유사하다. 이 신호는 제1도에서 예시한 형태처럼 계층화 되어 있다. 본 발명은 이 신호로 사용하는 것에만 한정되는 것이 아니고 유사한 포맷을 갖는 신호들에도 응용가능하다.
제1도는 일반적인 형태의 MPEG 압축 TV 신호를 도식적으로 나타내고 있다. 이 신호는 연속적인 화상 그룹 GOPi로 정열되고, 각각의 그룹은 동일한 수의 화상 프레임으로부터 압축 데이타를 포함하고 있다. 화상의 그룹은 L1으로 표시된 상부행의 박스로 나타내진다. 각각의 GOP(L2)는 화상 데이타의 세그머트에 뒤따르는 헤더를 포함하고 있다. 상기 GOP헤더는 수평 및 수직 화상 사이즈, 가로세로비, 필드/프레임 비, 비트율 등과 관련된 데이타를 포함하고 있다.
각각의 필드/프레임에 대응하는 화상 데이타(L3)는 슬라이스 데이타(L4)에 뒤따르는 화상 헤더를 포함하고 있다. 각각의 슬라이스 GOBi는 연속 화상 영역에 대한 화상 정보를 포함하며, 예로 각각의 GOB는 16개의 연속적 수평 라인을 나타내는 데이타를 포함할 수도 있다. 상기 화상 헤더는 필드/프레임 수 및 화상 코드 형태를 포함하고 있다. 각각의 슬라이스(L4)는 ㅎ내의 위치를 지정하는 헤더를 포함하며, 데이타 MBi의 복수의 매크로 블록에 뒤따른다. 또한 상기 슬라이스 헤더는 그룹수 및 양자 파라미터를 포함할 수도 있다.
매크로 블록은 슬라이스 부분에 대한 데이타를 나타내는 이미지를 포함하고 있다. MPEG 포맷에서 대표적인 매크로 블록은 16×16픽셀의 매트릭스를 커버하는 ㅎ 영역을 나타내고 있다. 실제로 상기 매크로 블록은 6개의 블록을 구비하는데, 그중 4개는 휘도 정보를 전달하고, 나머지 2개는 색도 정보를 전달한다. 4개의 휘도 블록 각각은 8×8매트릭스의 픽셀 또는 16×16 매트릭스의 ¼을 나타낸다. 8×8 매트릭스인 색도 블록의 각각은 전체 16×16 매트릭스의 픽셀을 나타낸다. 상기 각각의 블록은 각 매트릭스의 픽셀 데이타에서 발생된 Discrete Cosine Transform (DCT : 이산 코사인 변환)계수를 포함하고 있다.
예컨대, 8×8 픽셀 매트릭스에서 발생된 각 휘도 블록은 8×8, 즉 64DCT계수와 같은 수를 포함하고 있다. 하나의 계수는 DC 즉 평균 광도 정보를 전달하고, 잔여 계수의 각각은 상이한 화상 공간 주파수 스펙트럼에 관련된 정보를 전달한다. 상기 계수들은 스펙트럼 중요도에 따라 첫번째 DC 계수 및 잔여 계수로서 특별한 순서로 정열된다. 많은 화상들은 대부분의 DCT 계수가 제로 값이 되는 적은 세목을 포함할 수도 있다. 각 블록내의 상기 계수 체계에 있어서, 최종 비제로값 계수에 잇따르는 모든 베로값 계수들은 블록 데이타에서 삭제되고 최종 블록 코드(EOB)는 최종 비제로 값 계수 뒤에 삽입된다. 더우기 최종 비제로값 계수가 코드화된 길이고 되기 전에 제로값 계수가 발생한다. 그러므로 이것들은 데이타 블록내에서 64계수보다 적게 할 수도 있다.
각각의 매크로 블록 MBi(L5)는 동작 벡터 및 코드화된 계수에 뒤따르는 헤더를 포함하고 있다. 이 MBi 헤더는 매크로 블록 어드레스, 매크로 블록 형태 및 양자 파라미터를 포함하고 있다. 상기 코드화된 계수들은 층 L6에 예시되어 있다. DCT 계수 및 헤더 데이타를 포함하는 대부분의 데이타는 코드화된 가변 길이이다. 더우기, DC DCT 계수 및 동작 벡터와 같은 몇몇 데이타는 코드화된 DPCM이다.
제1도에서 나타낸 데이타는 블록 에러의 충격을 줄이기 위해 통상 뒤섞이고, 수상기에서 동기화를 촉진하기 위해 고정된 수의 바이트의 전송 패킷으로 재편성된다. 더우기, 데이타의 전송 패킷은 일예로 Reed-Soloman Coder나 패리티 체크 비트에 의해 에러로 인코드될 수 있다.
제2도는 HDTV 수상기의 일반적 형태를 예시하고 있다. 방송용 HDTV 신호는 안테나(9)에 의해 수신되어 튜너 복조기(10)에 인가된다. 튜너 복조기의 출력은 디지탈 비트 스트림으로 정방향 에러 정정기 및 전환기(11)에 인가된다. 이 정방향 에러 정정기 및 전환기(11)는 신호 전송중에 초래된 데이타 에러들을 검출하여 정정하는 Reed-Soloman 에러 정정기와 뒤섞이는 역 데이타를 제공하는 장치를 포함하고 있다. 상기 에러 정정 되고 전환된 데이타는 전송 패킷 포맷을 분해하고, 제1도에서 예시한 일반적 순서로 데이타를 배치하는 디패킹(depacket) 회로(12)에 인가된다. 상기 에러 정정, 전환 및 디패킹 기능은 다른 순서로 발생할 수도 있고, 이 순서는 전송기에서 실행되는 상호 역순으로 된다.
이 교정된 데이타는 가변 길이 디코더(13)에 인가되는데, 가변 길이 인코드 된 데이타는 디코드되고, 어느 한 길이 인코드된 데이타도 디코드된다. 상기 디코드된 데이타는 압축된 화상 데이타를 레스터 픽셀 데이터로 변환하여 이 픽셀 데이타를 화상 메모리, 즉 VRAM에 인가하는 감압기(14)에 인가된다. 그후 VRAM내의 픽셀 데이타는 디스플레이 장치, 레코더 또는 다른 비디오 신호 이용 장치에 인가된다.
제3도는 MPEG 형 포맷의 비디오 데이타를 처리하기 위해 정열된 대표적인 감압 장치를 예시하고 있다. 제3도의 시스템은 공지된 다양한 동작 보상 예보 비디오 디코더와 유사한데 상세한 설명은 하지 않겠다. 제3도에 있어서, 가변길이 디코더(300)에 의해 제공된 데이타는 감압 제어기(302)에 인가된다. 이 감압 제어기 내에 내장된 것은 반전 DPCM 코더(306A, 306B)이다. 상기 제어기(302)는 압축된 비디오 데이타로부터 헤더 데이타를 그 감압 순서로 프로그램하기 위해 뽑아낸다. 통상 상태 머신인 상기 제어기는 헤더 데이타 내에 포함되는 변수를 특정 루틴에서 실행하도록 프로그램된다.
상기 제어기(302)는 계수 데이타를 반전 DPCM 코더(306A)를 통해 보내는데, 특정 코드워어드가 필요에 따라 불변되게 또는 디코드되어 통과된다. 동작 벡터 데이타는 반전 DPCM 코더(306B)를 통해 보내지는데 이 벡터들은 디코드된다. 상기 디코드된 동작 벡터는 동작 보상 예보기(304)에 전달되고, 상기 계수들은 반전 DCT 장치, 즉 IDCT(310)에 전달된다. 상기 IDCT 장치는 설정된 순서로 가산기(312)에 인가되는 8×8 매트릭스의 픽셀 정보를 발생시키는 계수 블록에 응답한다. 가산기(312)로부터의 출력 데이타는 감압 픽셀 값에 대응한다. 디스플레이 장치에 인가될 수 있는 이들 값는 표시 메모리(VRAM)(318)에 입력된다. 가산기(312)로부터의 출력 값은 한쌍의 버퍼 메모리, 즉 VRAM(314, 316)에 인가된다. 상기 메모리(314, 316)의 각각은 픽셀 데이타의 한 이미지 프레임을 기억하는데 충분한 용량을 가지고 있다. 또, 이 메모리(314, 316)는 예보기(304)에 결합된다. 동작 벡터에 응답하는 예보기(304)는 상기 메모리(314, 316)로부터 8×8블록의 픽셀 데이타를 액세스하여 똑같이 가산기(312)에 인가한다.
일반적으로, MPEG 형 시스템에서 설정된 프레임을 나타내는 데이타는 인코드된 내부 프레인이고, 나머지 프레임을 나타내는 데이타는 인코드된 중간 프레임이다. 인코드된 내부 프레임을 나타내는 데이타는 픽셀 값을 각각의 8×8 블록으로 세그먼트하여 발생되며 픽셀 데이타의 DCT를 실행한다. 이와 역으로, 인코드된 중간 프레임을 나타내는 선행 프레임, 그 다음의 프레임 또는 이들 둘다로 부터 이미지 프레임을 예보하고; 예보된 프레임과 실제 프레임 간의 차이(나머지)를 결정하고; 나머지 데이타의 8×8 블록상의 DCT를 실행함으로써 발생된다. 따라서 내부 프레임 DCT 계수는 이미지 데이타를 나타내고, 중간 프레임 DCT 계수는 프레임 차이 데이타를 나타낸다. 무동작 벡터는 인코드된 내부 프레임용으로 발생되고, 인코드된 중간 프레임용 동작 벡터는 발생되는 예고된 프레임으로 부터 프레임내의 8×8 블록 필셀을 인식하는 코드워드이며, 상기 블록과 거의 일치하는 블록은 현재 인코드되는 플레임 내에서 처리된다. MPEG 형 코딩/디코딩 처리의 더욱 상세한 설명은 미국 특허 제5,122,875호를 참조 바란다.
다시 제3도를 참조하면, 인코드된 내부 프레임(I)이 처리될때, 예보기(304)는 가산기(312)에 제로값을 인가하도록 조절된다. 상기 반전 DCT에서 처리된 데이타는 블록의 픽셀 값에 대응하는 IDCT(310)에 의해 제공된다. 이들 값들은 가산기(312)에 의해 변하지 않고 통과되어, 디스플레이를 위해 VRAM(318)내로 로드되고, 추후 프레임을 예보하기 위해 사용하는 VRAM(314, 316)중의 하나에 로드된다. 프레임이 디코된 후 즉, I 프레임 후의 설정된 수의 프레임을 발생하는 한 프레임에 대응하는 인코드된 중간 프레임(P)이 가변길이 디코더에서 이용가능하다. 상기 디코더에서 이 P 프레임은 선행하는 I 프레임으로 예고된다. 상기 P 프레임의 DCT 계수는 나머지를 나타내는데 그 나머지가 디코드된 I 프레임의 픽셀 값에 가산될때, 현재 P 프레임용 픽셀 값을 발생시킨다. 이 P 프레임을 디코드 할 때, IDCT(310)는 디코드된 나머지 값들을 가산기(312)에 제공하고, 동작 벡터에 응답하는 예보기(304)는 I 프레임의 픽셀 값에 대응하는 블록을 VRAM에서 액세스해 가산기(312)에 그것들을 순서대로 인가한다. 가산기에서 제공된 상기 합은 이 P 프레임용 픽셀 값들이다. 이들 픽셀 값들은 표시 RAM(318) 및 VRAM(314, 316) 중의 하나로 로드되는데 상기 디코드된 I 프레임 픽셀 값들을 기억하지 않는다.
상기 P 프레임을 디코딩한 후, 상기 인코드된 프레임들(B 프레임들)은 I 및 P 프레임이 제공되는 즉시 발생하고, 그 발생된 프레임은 인코드된 중간 프레임이 되고, P 프레임과 유사하게 디코드 된다. 그러나, 디코드된 B 프레임 데이타가 다른 프레임들을 예보하는데 사용하지 않는 것처럼, 디코드된 B 프레임 데이타 역시 VRAM(314, 316)내에 저장되지 않는다.
제4도는 본 발명의 제1실시예를 예시하고 있다. 제4도는 제3도의 관련 장치의 부분들을 축소한 형태로 나타낸 것으로, 제4도의 구성요소는 제3의 구성 요소의 수와 동일하게 표시되었으며 유사하다. 제4도에 있어서, 2차원 데시메이터(311)는 IDCT(310)와 가산기(312)사이에 배치된다. 상기 데시메이터(311)는 상기 IDCT에서 제공되는 픽셀 매트릭스의 나머지 행에서 모든 다른 열의 값과 모든 다른 값(픽셀 값 또는 픽셀의 나머지)를 제거하고, 픽셀 데이타 포인트를 4의 인자로 감소시키기 위해 서브 샘플러를 포함하고 있다. 상기 서브 샘플러는 수직으로 정열된 픽셀 데이타를 제거하거나, 또는 5점형 포맷에 따라 감소된 데이타로 고효율 해상도를 제공하도록 정열될 수도 있다. 또한, 상기 데시메이터는 서브 샘플링 처리에 의해 얼라이어싱(aliasing)을 막기 위해 저대역 필터를 포함하고 있다. 다른 서브 샘플링 포맷도 이용될 수도 있다. 그러나, 샘플링이 단순히 픽셀 값을 떨어 뜨리면서 실행되는 경우, 상기 서브 샘플링 인자는 2로 제한된다. 이와 역으로, 서브 샘플링이 간섭으로 실행되는 경우, 데시메이터 인자의 선택을 광범위하게 할 수 있다.
상기 데이타가 4의 인자에 의해 감소되기 때문에, 버퍼 즉 VRAM 메모리 용량이 제3도의 장치와 관련하여 4의 인자로 감소된다. 제4도에서 나타낸 VRAM(315)은 일반적으로 제3도에서 나타낸 메모리(314,316)의 형태로 된다. 그러나, 제3도에서 2개의 메모리(314, 316)는 단일 메모리 소자나 복수개의 메모리 소자로 실현될 수도 있다.
데시메이터(311)를 잇따르는 회로 속도 역시 유사하게 감소되며, 동작 벡터에 응답하는 예보기(304')는 제3도의 예보기(304)와 다르며, 8×8 매트릭스 라기 보다 메모리로 부터 4×4 매트릭스의 픽셀 값을 액세스 한다. 다른 차이는 어드레싱 구조이다. 통칭 예보기는 어드레스들, 즉 동작 벡터에 의해 인지된 매트릭스의 픽셀들을 액세스 하는 적어도 하나의 스타팅 어드레스를 발생시킨다. 상기 감소된 사이즈의 VRAM은 동작 벡터에 의해 나타난 모든 가능한 어드레스들에 대응하는 어드레스 위치(어드레스들)를 갖지 않는다. 그러나, 이것은 대용량의 메모리 구조에 대해서 처럼 예보기 내에서 어드레스들을 발생시키는데 적합할 수도 있지만, 발생된 어드레스들의 최하위 비트에만 사용한다. 이 경우에 상기 데이타가 수평 및 수직 방향에서 2의 인자에 의해 추출되어 제거되고, 이 결과는 수직 및 수평 어드레스 값의 주요 비트를 VRAM 어드레스 버스에 전부 인가한다. 이와 역으로, 상기 동작 벡터들은 결절 소자(307)에서 표시되듯이 예보기에 인가되기 전에 결절될 수도 있다.
제5도는 제4도의 실시예 상에서 개량된 화상을 생성하는 또다른 실시예를 예시하고 있다. 본 실시예는 결절된 동작 벡터가 아닌 전체 동작 벡터 도는 메모리 어드레스들을 VRAM(315)으로 결절되는 장점을 가지고 있다. 제5도에 있어서, 보간기(319)는 VRAM(315)과 예보기(304")와의 사이에 배치된다. 더우기, 데시메이터(312)와 유사한 2차원 데시메이터(313)는 예보기(304")와 가산기 (312)와의 사이에 배치된다. 상기 보간기(319)는 VRAM(315)으로부터 데이타의 블록을 받아들여 예보기에 전달되는 8×8 매트릭스를 발생시킨다. 상기 예보기는 8×8블록 데이타를 데시메이터(311)로부터 가산기로 인가되는 데이타 포맷에 일치시켜 4×4 블록의 데이타를 데이타 후퇴시켜 서브 샘플링하는 데시메이터(313)로 전달한다.
이해를 돕기 위해, 제5도 및 제6도를 참조하여 이러한 처리를 통해 이미지 재구성 정확도가 향상되는지 설명하겠다. 제6도는 보간기(319)로 실행되는 알고리즘을 나타낸다. 이 대표적인 알고리즘에 대해 5×5 블록 데이타는 4×4 블록이 아닌 VRAM(315)에서 액세스 된다고 가정한다. 결절된 어드레스를 액세스 하는 경우 상기 4×4 블록 데이타는 VRAM 에서 액세스되는 5×5 블록의 좌상부 코너에 포함된다. 메모리에서 액세스된 5×5 블록데이타는 제6도에서 ○로 나타내고, ◆는 보간치를 나타낸다. 상기 보간치는 공지된 2차원 보간 기술로 발생될 수도 있다. 예컨대, 짝수행 R0, R2, R4, R6 및 R8 내의 보간치는 놓여진 보간치들 사이의 두값을 평균함으로 발생될 수도 있다. 홀수행 내의 보간치들은 상기 각각 보간된 값 이상과 이하를 평균함으로서 발생될 수도 잇다. 제6도에서 나타낸 매트릭스 값들은 9행과 9열로 이루어진다. 상기 보간기는 예보기(304)로 8행 8열의 매트릭스를 제공한다. 따라서, 데이타의 선택이 가능하다. 본 실시예에서, 이러한 선택은 블록 데이타를 VRAM(315)에서 액세스 하기 위해 예보기에서 발생된 스타팅 포인트 어드레스의 최저 비트 LSB에 의해 결정된다. 수직 어드레스의 LSB가 짝수 또는 논리 제로인 경우, 보간기에 의한 매트릭스 출력은 행 R0~R7를 포함하며, 수직 어드레스의 LSB가 홀수 또는 논리 1인 경우, 보간기에 의한 매트릭스의 출력은 행 R1~R8을 포함한다. 마찬가지로, 수평(또는 열)의 LSB가 짝수(홀수)인 경우, 매트릭스의 출력은 열 C0~C7(C1~C8)을 포함한다. 결절 범위에 있어서, 그 역의 매트릭스 선택은 행 및/또는 열에 의해 대체되고, 재구성 감소된 해상도 이미지의 정확도에서 절반 정도의 픽셀 개선(서브 샘플된 이미지에 대해)된다.
구성요소(319) 대신에 보간 장치가 이용될 수도 있으며, 이 장치는 VRAM(315)에서 액세스된 매트릭스의 사이즈(예컨대, 4×4, 5×5, 6×6)를 결정한다.
제5도의 실시예는 데이메이터(311)에 잇따르는 회로 소자들에 대해 메모리를 감소시키고, 해상도를 높일 수 있고, 계산 속도를 적게할 수 있는 장점을 가지고 있다.
제7도는 제5도의 실시예에서 유사한 또다른 실시예를 예시하고 있는데, 절반 정도의 픽셀 해상도를 증가시킨다. 제7도의 장치는 가산기(312)의 출력단과 VRAM의 입력단과의 사이에 접속되도록 이동되었다. 이것은 예보기(304)와 가산기(312)사이의 데시메이터의 필요성을 제거함으로써, 제5도의 장치 보다 하드웨어를 줄였다. 그러나 본 실시예에서, 상기 가산기는 블록당 4×4 즉 16회의 덧셈을 행하지 않고 블록당 8×8 즉 64회의 덧셈을 행하도록 요구된다. 상기 회로중의 나머지 것들은 제5도의 회로와 동일한 방법으로 동작한다.
제7도의 회로에서는 변화는 VRAM(315)을 예보기(304")에 직접 접속하고 보간기(319)를 예보기(304")와 가산기(312)와의 사이에 배치함으로써 실현될 수도 있다.
제8도는 VRAM 들의 사이즈를 감소시킬 뿐만 아니라, IDCT(320)의 단순화를 실현하는 양호한 실시예를 예시하고 있다. 제8도에 있어서, 픽셀 매트릭스의 데시메이션은 직접 IDCT(320)에서 행해진다. 즉, IDCT는 가산기(312)에 결정된 블록의 필셀 값들을 제공하며, 회로의 나머지 부분이 정열되듯이 제5도의 장치와 유사하게 동작한다. IDCT(320)에 제공된 데이타는 8×8 픽셀의 매트릭스로 표현된 공간 주파수 스펙트럼의 화상 영역을 나타내는 시퀀스 계수이다. 본 실시예에 있어서, 각 화상 영역에 대한 각 주파수 스펙트럼은 화상 내용에 다라 64개의 계수들로 표현된다. 상기 IDCT에 제공되는 계수의 수가 적은 경우, 화상영역의 공간 해상도는 동시적으로 적어지는 IDCT 에 의한 출력인 픽셀 매트릭스로 표현된다. 상기 공간 해상도가 줄어들기 때문에, 상기 화상 영역은 화상의 품질에 추가로 영향을 주지 않고 적은 수의 픽셀로 표현될 수 있다. 상기 화상 영역이 적은수의 픽셀로 표현될 수 있는 경우, 상기 IDCT는 더 적은 출력값을 계산하여 정열될 수 있다.
제8도의 시스템이 전송된 정보의 수직 및 수평 방향에서 2개의 인자에 의해 데시메이션에 대응하는 이미지를 제공한다고 가정하면, 상기 IDCT(320)는 8×8 매트릭스의 입력 계수로부터 4×4 매트릭스의 출력 값을 계산하기 위해 정열된다. 이것은 IDCT 내에 저장하고 IDCT의 필수적인 동작 속도를 떨어뜨리는 하드웨어로 해석한다. 상기 IDCT(320)는 8×8매트릭스의 전송 계수에서 선택된 4×4 매트릭스의 계수로 제공된다. 이 4×4 매트릭스 계수의 선택은 제8도에서 나타낸 계수 마스킹 장치(308)로 이루어진다. 이 계수 마스킹 장치(308)는 8×8 도트의 매트릭스로 상자처럼 예시되었고, 각각의 도트는 계수를 나타낸다. 도트에 사선이 쳐진 부분은 IDCT에 인가되지 않거나 버려지는 계수들을 나타낸 것을 의미한다. 화상 재구성에 대한 각 계수의 중요도는 이미 공지되었다.
그러므로 디자이너는 화상 재구성시 가장 중요하다고 자신이 믿는 계수들은 처리를 위해 자유롭게 선택할 수 있다. 공칭 MPEG 신호 포맷에 있어서, 상기 계수들은 주파수 스펙트럼이 올라가는 순서로 발생하고, 예시된 매트릭스에 대해서는 지그-재그 배열로 발생한다. 그러므로 가장 단순한 경우에 있어서, 각 화상 영역에 대해 전송된 첫번째 16개의 계수들중의 하나만을 선택할때만 필요하다.
제8도에 있어서, 데시메이션은 상기 주파수 영역에서 효율적으로 실행되므로, 데시메이터(313)에서 필요로 될 수 있는 것을 제외한 프로세싱 체인에서 안티얼라이어스(antialinas)필터가 필요치 않다.
상기 마스킹 기능은 제9도에서 첨가된 구성요소(301)로 나타낸 바와같이, 감압 제어기(302)(제3도 참조)에서 실행될 수도 있다. 주목할 것은, 상기 구성요소(301)는 분리형 하드웨어 장치로 될 수도 있고, 그 기능은 제어기(302)에서 프로그램된다. 이 마스킹 처리는 제10도의 흐름도에 예시되어 있다.
상기 마스킹 기능 중의 하나는 이용 가능한 데이타를 모니터링하고 그 설정된 부분을 선택하는 것이다. 상기 데이타가 MPEG 포맷으로 된다면, 이 데이타는 제1도에서 예시된 바와같이 층별화된다. 모든 헤더 데이타는 감압 제어기에서 필요하며, 상기 구성요소(301)는 모든 헤더 데이타를 통과시키도록 제어된다. 블록 레벨에서, 상기 데이타는 DCT 계수 즉 EOB 코드를 포함하고 있다. 이미지 내용에 따라, 각 블록은 EOB 코드에 의해 뒤따르는 최종 비-제로 계수로서 1부터 64개의 계수들을 포함할 수도 있다. 블록이 16개 이상의 계수를 포함하는 경우, 상기 구성요소(301)는 상기 첫번째, 16개의 계수, 그 다음에 EOB 코드를 통과시키고, 블록에 포함된 뒤따르는 계수들은 무시한다. 상기 블록의 마지막은 원래 EOB 코드의 발생때 인지된다. 이 점에서 그다음의 연속 블록에 대한 데이타가 연속하고, 첫번째 16개의 계수가 선택된다.
제10도를 참조하면, 디코더(300)에서 데이타가 획득되어(단계 80) 시험된다(단계 81). 이 데이타가 헤더 데이타인 경우, 제어기(302)로 전달되어 카운트가 제로로 리셋된다(단계 84), 상기 데이타가 헤더 데이타가 아닌 경우, 이 데이타가 계수 데이타 인지를 결정하기 위해 시험된다(단계 83). 계수 데이타(예컨대, 동작 벡터 데이타 등일 수도 있는)가 아닌 경우, 이것은 제어기(302)로 전달된다. 계수 데이타인 경우, 카운트 값이 증가된다(단계 84), 상기 카운트 값이 시험되고, 상기 데이타가 EOB 코드인지를 결정하기 위해 시험된다(단계 85). 상기 카운트 값이 N(이경우에 N=16)보다 큰 경우, 무시되는 EOB가 발생할때까지 데이타는 무시되고 (단계 86), 데이타가 액세스 된다. 카운트 값이 N 보다 작은 경우, 데이타가 EOB인지를 결정하기 위해 시험된다(단계 88). EOB가 아닌 경우, 제어기로 전달되어(단계 87), 다음 데이타 워어드가 시험된다(단꼐 81). 데이타가 EOB 인 경우, 제로 값이 되는 블록내의 모든 나머지 계수들을 나타내고, 상기 EOB는 제어기(302)로 전달되어 상기 카운트 값은 그다음의 연속하는 블록의 데이타에 대해 스타트 데이타를 준비하기 위해 제로로 리셋된다(단계 89). 단계 85에서, 상기 카운트 값이 N과 동일한 경우, 상기 카운트를 N으로 증가시키는 데이타 워어드가 EOB로 대체된다.
제8a, 8b 및 8c도는 계수 데이타에 대해 그 역의 마스킹 기능도 가능하다는 것을 나타낸다. 제8c도의 마스킹 기능은 수직 및 수평 면적이 달라지는 것에 응답하는 공간 주파수에 따르게 된다. 상기와 같은 마스킹 기능은, 예컨대 4×3 화상이 16×9화상으로 변환되는 경우에 이용될 수도 있다.
전술한 설명은 수평 및 수직 면적에서 두개의 데시메이션 인자를 사용하지만, 본 발명은 두개의 인자로 제한된 것은 아니다. 일반적으로, 가장 작게 사용하는 경우가 2개이지만, 하나에서 여덟가지의 데시메이션 인자가 사용될 수도 있다.
본 발명은 고화질 TV(HDTV) 수상기에 관한 것으로, 보다 구체적으로는 HDTV 신호에 응답하지만 저비용과 NTSC 수상기에 상응하는 품질의 TV 수상기에 관한 것이다.
현재 미국의 미래형 HDTV 시스템으로 논의되고 있는 시스템은 디지탈 신호를 이용하여 비교적 고해상도의 화상을 제공하는 것이다. 상기 신호가 비교적 고해상도의 디지탈 신호이기 때문에, 상기와 같은 신호를 처리하기 위해 설계된 수상기는 비디오 메모리(VRAM)를 포함하는 많은 양의 종래의 하드웨어를 필요로 하게된다. 이러한 기술을 완성시키기 까지 10년 내지 15년의 세월이 소요되었는데, 이러한 아드웨어는 HDTV 수상기를 비싸게 하여, 중류 가정에서 가구당 한대 이상의 수상기를 구입하는 것을 방해하였다. 그러나, 대다수의 중류 가정에서는 그 가정에 한대 이상의 수상기를 가지고 있다. 따라서, 가까운 시일안에 저가의 HDTV수상기를 제공하는 것이 필요하다.
본 발명자는 약간의 화상 해상도를 희생하였지만 저가의 HDTV 수상기를 제공하는 것을 실현하였다. 상기와 같은 수상기들은 NTSC 수상기 보다 나은 장점을 여전히 가지지만 크로스칼라(crosscolor) 및 크로스루마(crossluma)와 같은 공통 NTSC가 가지고 있는 단점들을 극복하지 봇하기 때문에 디지탈로서 가정용 컴퓨터와 같은 다른 디지탈 장치와 호환성을 갖게 할 것이다.
전형적인 HDTV 신호는 1050 라인과 라인당 1440 필셀로 화상을 나타낼 수도 있다. 일예로, 전형적인 HDTV 수상기는 디코드된 신호를 처리하기 위한 4개의 VRAM가, 여러 필드의 압축 데이타를 버퍼에 기억하는 추가의 메모리를 필요로 할 수도 있다. 8비트 샘플을 고려하면, 4개의 VRAM은 48.38 메가비트의 매우 빠른 메모리를 필요로 한다. 이와 역으로, HDTV 신호가 라인당 910픽셀을 갖는 525 라인의 표준 NTSC 해상도로 디코드 되는 경우, 고해상도 화상용으로 요구되는 것의 ⅓에 해당하는 15.29 메가비트의 느린 VRAM만이 필요하게 된다. 용량이 작고 느린 메모리에 대한 필요성은 저해상도 수상기에서 비용을 절감하는데 중요하게 작용할 수 있다.
본 발명은 비교적 높은 해상도의 HDTV 신호를 수신하고 화상을 재생하는데 필요한 하드웨어를 감소시키기 위해 낮은 해상도의 화상을 나타내는 신호를 생성하도록 상기 HDTV 신호의 데이차 부분만을 활용하는 장치에 관한 것이다.

Claims (20)

  1. 복수개의 상이한 이미지 영역을 각각 구성하는 연속 프레임들중 각 이미지 영역을 제1공간 해상도로 표시하는 블록에서 발생하는 디지탈 변환 압축 비디오 데이타를 감압하는 장치에 있어서, 감압된 비디오 데이타를 기억하는 메모리 수단(315)과, 역 변환 수단을 포함하고, 대응하는 이미지 영역을 상기 제1공간 해상도보다 낮은 제2공간 해상도로 나타내는 감압된 비디오 신호를 제공하기 위해 각각의 데이터의 블록을 감압하는 수단(310, 311, 304';320,304")과, 상기 감압된 비디오 신호를 상기 메모리 수단에 제공하는 수단을 구비하는 것을 특징으로 하는 감압장치.
  2. 제1항에 있어서, 상기 압축 비디오 데이타는 M×M 픽셀을 나타내는 코드워어드의 블록에서 발생하고, 상기 감압 수단은 상기 이미지 영역을 나타내는 N×N 픽셀 (여기서, M은 N보다 큰 정수)의 블록을 생성하는 것을 특징으로 하는 감압 장치.
  3. 제1항에 있어서, 상기 압축 비디오 데이타의 블록들은 M×M 매트릭스의 픽셀 값에 걸쳐 변환을 실행하여 발생된 계수들을 구성하며, 상기 감압 수단(320)은 N×N 매트릭스의 변환 계수에 걸쳐 역 변환을 실행하는 역 변환 수단과, M×M 매트릭스의 픽셀 값에 걸쳐 변환을 실행함으로써 발생된 상기 계수들에 응답하여, 각각의 이미지 영역들에 대한 역변환을 실행하는 상기 역 변환 수단에 N×N 매트릭스의 계수(여기서, M은 N보다 큰 정수)들을 제공하는 수단(308)을 포함하는 것을 특징으로 하는 감압 장치.
  4. 제1항에 있어서, 상기 압축 비디오 데이타의 블록들은 M×M 매트릭스의 픽셀 값에 걸쳐 이산 코사인 변환을 실행함으로써 발생된 계수들을 구성하며, 상기 감압 수단은 N×N 매트릭스의 이산 코사인 변환 계수에 걸쳐 역 이산 코사인 변환을 실행하는 역이산 코사인 변환 수단과, M×M 매트릭스의 픽셀 값에 걸쳐 이산 코사인 변환을 실행함으로써 발생된 상기 계수들에 응답하여, 각각의 이미지 영역들에 대한 역 이산 코사인 변환을 실행하는 상기 역 이산 코사인 변환 수단에 N×N 매트릭스의 계수(여기서, M은 N보다 큰 정수)들을 제공하는 수단(308)을 포함하는 것을 특징으로 하는 감압 장치.
  5. 제3항에 있어서, 상기 역 변환 수단에 결합된 제1 입력 단자와, 제2 입력 단자와, 상기 메모리수단(315)에 결합된 출력 단자를 갖는 가산 수단(312)과, 상기 메모리 수단과 상기 가산 수단의 상기 제2 입력 단자사이에 결합된 비디오 신호 동작 보상 예보기(304')를 추가로 포함하는 것을 특징으로 하는 감압장치.
  6. 제5항에 있어서, 상기 메모리 수단과 상기 비디오 신호 동작 보상 예보기 사이에 결합되어, 상기 메모리 수단에서 액세스된 N×N 매트릭스의 픽셀 값들로 부터 M×M 매트릭스의 픽셀 값들을 발생시키는 보간 수단(319)과, 상기 비디오 신호 동작 보상 예보기와 상기 가산 수단의 제2 입력 단자 사이에 결합되어, 상기 비디오 신호 동작 보상 예보기에서 제공된 M×M 매트릭스의 픽셀 값으로부터 N×N 매트릭스의 픽셀 값들을 발생시키는 데시메이터(313)를 추가로 포함하는 것을 특징으로 하는 감압 장치.
  7. 제6항에 있어서, 상기 압축 비디오 데이타는 상기 비디오 신호 동작 보상 예보기(304')에 결합되어 각 매트릭스의 픽셀 값을 액세스 하는 메모리 판독 어드레스를 발생시키기 위해 상기 비디오 신호 동작 보상 예보기를 조절하는 동작 벡터와, 상기 보간 수단을 제어하기 위해 결합된 상기 메모리 판독 어드레스의 최하위 비트를 포함하는 것을 특징으로 하는 감압 장치.
  8. 제1항에 있어서, 상기 각각의 데이터의 블록을 감압하는 수단은, 상기 압축 비디오 데이터의 블록을 수신하는 입력 단자와 출력 단자를 가지며, M×M 매트릭스의 압축 비디오 신호 값으로부터 N×N 매트릭스의 압축 비디오 신호 값을 제공하는 제1 데이메이터(311)와, 상기 제1 데시메이터의 출력 단자에 결합된 제1 입력 단자와, 제2 입력 단자와, 상기 메모리 수단에 결합된 출력 단자를 갖는 가산 수단(312)과, 상기 메모리 수단에 결합된 입력 단자와 출력 단자를 가지며, 상기 메모리 수단에서 액세스된 N×N 매트릭스의 픽셀 값으로부터 M×M 매트릭스의 픽셀 값들을 생성하는 보간 수단(319)과, 상기 보간 수단의 출력 단자에 결합된 입력 단자와 출력 단자를 갖는 비디오 신호 동작 보상 예보기(304")와, 상기 비디오 신호 동작 보상 예보기와 상기 가산 수단의 제2 입력 단자 사이에 결합되어, 상기 비디오 신호 동작 보상 예보기에서 제공된 M×M 매트릭스의 픽셀 값들로부터 N×N 매트릭스의 픽셀 값들을 발생시키는 제2 데시메이터(313)를 포함하는 것을 특징으로 하는 감압 장치.
  9. 제8항에 있어서, 상기 압축 비디오 데이타는 상기 비디오 신호 동작 보상 예보기(304")에 결합되어 각 매트릭스의 픽셀 값들을 액세스하는 메모리 판독 어드레스를 발생시키기 위해 상기 비디오 신호 동작 보상 예보기를 조절하는 동작 벡터와, 상기 보간 수단을 제어하기 위해 결합된 상기 메모리 판독 어드레스의 최하위 비트를 포함하는 것을 특징으로 하는 감압 장치.
  10. 제1항에 있어서, 상기 각각의 데이터의 블록을 감압하는 수단은,상기 압축 비디오 데이터의 블록을 수신하기 위해 결합된 제1 입력 단자와, 제2 입력 단자, 및 출력 단자를 갖는 가산 수단(312)과, 상기 가산 수단의 출력 단자에 결합된 입력 단자와 상기 메모리 수단의 입력 단자에 결합된 출력 단자를 가지며, 상기 가산 수단에서 제공된 M×M 매트릭스의 값들로부터 N×N 매트릭스의 값들을 제공하는 데시메이터(311)와, 상기 메모리 수단에 결합된 입력 단자와 출력 단자를 가지며, 상기 메모리 수단에서 액세스된 N×N 매트릭스의 픽셀 값들로부터 M×M 매트릭스의 픽셀 값들을 발생시키는 보간 수단(319)과, 상기 보간 수단의 출력 단자에 결합된 입력 단자와, 상기 가산 수단의 제2 입력 단자에 결합된 출력 단자를 갖는 비디오 신호 동작 보상 예보기(304")를 포함하는 것을 특징으로 하는 감압 장치.
  11. 제10항에 있어서, 상기 압축 비디오 데이타는 상기 비디오 신호 동작 보상 예보기(304")에 결합되어 각 매트릭스의 픽셀 값들을 액세스 하는 메모리 판독 어드레스를 발생시키기 위해 상기 비디오 신호 동작 보상 예보기를 조절하는 동작벡터와, 상기 보간 수단을 제어하기 위해 결합된 상기 메모리 판독 어드레스의 최하위 비트를 포함하는 것을 특징으로 하는 감압 장치.
  12. 제1항에 있어서, 상기 각각의 데이터의 블록을 감압하는 수단은, 상기 압축 비디오 데이터의 블록을 수신하기 위해 결합되는 제1 입력 단자와, 제2 입력 단자, 및 출력 단자를 갖는 가산 수단(312)과, 상기 가산 수단의 출력 단자에 결합된 입력 단자와 상기 메모리 수단의 입력 단자에 결합된 출력 단자를 가지며, 상기 가산 수단에서 제공된 M×M 매트릭스의 값들로부터 N×N 매트릭스의 값들을 제공하는 데시메이터(311)와, 상기 메모리 수단에 결합된 입력 단자와, 출력 단자를 갖는 비디오 신호 동작 보상예보기(304")와, 상기 비디오 신호 동작 보상 예보기의 출력 단자에 결합된 입력 단자와, 상기 가산 수단의 제2 입력단자에 결합된 출력 단자를 가지며, 상기 비디오 신호 동작 보상 예보기에 의해 제공되는 N×N 매트릭스의 픽셀 값들로부터 M×M 매트릭스의 픽셀 값들을 발생시키는 보간 수단(319)을 포함하는 것을 특징으로 하는 감압 장치.
  13. 제12항에 있어서, 상기 압축 비디오 데이타는 상기 비디오 신호 동작 보상 예보기에 결합되어 각 매트릭스의 픽셀 값들을 액세스 하는 메모리 판독 어드레스를 발생시키기 위해 상기 비디오 신호 동작 보상 예보기를 조절하는 동작벡터와, 상기 보간 수단을 제어하기 위해 결합된 상기 메모리 판독 어드레스의 최하위 비트를 포함하는 것을 특징으로 하는 감압 장치.
  14. 대응하는 이미지 영역을 제1공간 해상도 보다 낮은 제2공간 해상도로 표시하는 감압 비디오 신호를 제공하기 위해 연속 프레임들중 각 이미지 영역을 제1공간 해상도로 표시하는 블록내에서 발생하며, 상기 비디오 데이터의 블록들은 M×N 매트릭스의 픽셀 값을 나타내는 M×N 매트릭스의 변환 계수와, 상기 픽셀의 제1공간 해상도와 적어도 동일한 공간 해상도를 갖는 동작 벡터를 포함하는 비디오 데이터를 감압하는 장치에 있어서, M×N 매트릭스의 변환 계수의 블록 공급원과, 역 변환 수단을 포함하고, 상기 M×N 변환 계수의 블록에 응답하여 대응하는 S×R 매트릭스(M, N, S, R은 M×N＞S×R의 관계를 갖는 정수)의 값을 생성하는 수단과, 동작 보상 예보기를 포함하고, 상기 S×R 매트릭스의 값과 동작 벡터에 응답하여 각각의 이미지 영역을 상기 제2 공간 해상도로 표시하는 S×R 매트릭스의 픽셀 값을 생성하는 수단을 구비하는데, 상기 동작 보상 예보기는 상기 동작 벡터의 공간 해상도와 S×R 매트릭스의 값에 따른 수단을 포함하고, 각각의 S×R 매트릭스의 픽셀 데이터를 기억하는 메모리 수단을 구비하는 것을 특징으로 하는 감압 장치.
  15. 제14항에 있어서, 상기 동작 보상 예보기를 포함하는 수단은, 상기 역 변환 수단에 결합된 제1 입력 단자와, 상기 동작 보상 예보기의 출력 단자에 결합된 제2 입력 단자와, 상기 메모리 수단에 결합된 출력 단자를 갖는 가산 수단을 추가로 포함하는 것을 특징으로 하는 감압 장치.
  16. 제14항에 있어서, 상기 동작 보상 예보기를 포함하는 수단은 상기 메모리 수단에서 액세스되는 S×R 매트릭스의 픽셀 값으로부터 M×N 매트릭스의 픽셀값을 발생시키는 상기 동작 보상 예보기와 결합되는 보간 수단을 추가로 포함하는 것을 특징으로 하는 감압 장치.
  17. 제16항에 있어서, 상기 동작 보상 예보기를 포함하는 수단은 상기 동작 보상 예보기와 상기 가산 수단의 제2 입력 단자와의 사이에 결합되어, 상기 가산 수단으로 S×R 매트릭스의 픽셀 값을 제공하는 데시메이터를 추가로 포함하는 것을 특징으로 하는 감압 장치.
  18. 제16항에 있어서, 상기 동작 벡터는 상기 동작 보상 예보기에 결합되어 각 매트릭스의 픽셀값을 액세스하는 메모리 판독 어드레스를 발생시키기 위해 상기 동작 보상 예보기를 조절하고, 상기 메모리 판독 어드레스의 최하위 비트는 상기 보간 수단에 결합되어 그 보간 수단을 제어하는 것을 특징으로 하는 감압 장치.
  19. 제14항에 있어서, 상기 역 변환 수단을 포함하는 M×N 매트릭스의 변환 계수의 블록 공급원에 결합되어 S×R 계수만을 상기 역 변환 수단에 제공하는 마스킹 장치를 추가로 포함하고, 상기 역 변환 수단은 S×R변환된 값을 제공하기 위해 S×R 계수 처리단에 배열되는 것을 특징으로 하는 감압 장치.
  20. 제14항에 있어서, 상기 역 변환 수단을 포함하는 M×N 매트릭스의 블록 공급원에 결합되어, M×N 계수의 블록에 대응하는 M×N 매트릭스의 변환된 값을 제공하는 상기 역 변환 수단으로 M×N 매트릭스의 변환 계수의 블록을 인가하는 수단과, 상기 역 변환 수단에 결합되어, M×N 매트릭스의 변환된 값을 상기 S×R 매트릭스의 값으로 데시메이팅하는 데시메이션 수단을 추가로 포함하는 것을 특징으로 하는 감압 장치.
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